CN106030712B - 闸流晶体管随机存取存储器中的功率减小 - Google Patents

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Abstract

本发明公开了一种使用垂直闸流晶体管的易失性存储器阵列，同时公开了减少这种阵列中功耗的方法。

Description

闸流晶体管随机存取存储器中的功率减小
相关申请的交叉引用
本专利申请涉及同一日期提交的题为“Thyristor Volatile Random AccessMemory and Methods of Manufacture”的美国专利申请No.14/841140、同一日期提交的题为“Methods of Reading and Writing Data in a Thyristor Random Access Memory”的美国专利申请No.14/841521、同一日期提交的题为“Methods of Retaining andRefreshing Data in a Thyristor Random Access Memory”的美国专利申请No.14/841578；所有这些申请都要求享有于2015年6月29日提交的题为“High-Density VolatileRAMs,Method of Operation and Manufacture Thereof”的美国临时专利申请No.62/186336的优先权，并且是2015年1月6日提交的题为“Cross-Coupled Thyristor SRAMCircuits and Methods of Operation”的美国申请No.14/590834的部分延续案，其要求享有2014年9月25日提交的美国临时专利申请No.62/055582的优先权；出于所有目的通过引用的方式将所有申请并入本文中。
背景技术
本发明涉及集成电路器件，并且具体而言，涉及通常被称为动态随机存取存储器(DRAM)的易失性随机存取存储器。
DRAM是一种类型的随机存取存储器集成电路，在最常用的商业实施方式中，其在耦合到集成电路内的晶体管的独立电容器中存储数据的每个位。电容器可以被充电或放电。充电或放电的状态被解释为位的值，即“0”和“1”。在过去30年间，一个晶体管一个电容器的单元已经是DRAM器件中使用的最商用的存储器单元。光刻缩放和增大工艺复杂性已经实现了大约每三年将DRAM中的存储器的位数翻四倍，然而，个体存储器单元现在非常小，维持每个单元的电容并减小电荷泄漏是阻碍尺寸进一步减小的主要问题。
响应于这些挑战和其它问题，已经提出了替代的DRAM存储器单元架构。一种这样的方法被称为浮体DRAM(FBDRAM)。FBDRAM是构建于绝缘体上硅(SOI)上的单个MOSFET(Okhonin，Int.SOI Conf.，2001)或构建于具有掩埋N植入物的三阱中(Ranica，VLSITechnology，2004)。晶体管的主体形成了抵靠绝缘衬底的电容器。该技术尚未解决其数据保持问题，尤其是在缩小的尺寸上。
新DRAM架构的另一种方法基于PNPN闸流晶体管的负差分电阻行为。在这些设计中，使用了有源或无源栅极。例如，美国专利6462359中描述的薄电容耦合闸流晶体管使用了SOI衬底上的横向PNPN闸流晶体管，其中耦合栅极用于提高开关速度。令人遗憾的是，该设计的横向外观连同其对栅极的需求，导致存储器单元显著大于常规的一个晶体管一个电容器的DRAM单元结构。
Liang在美国专利9013918中描述了PNPN闸流晶体管单元，其构造于硅衬底顶部并工作于正向和反向击穿区，以向单元中写入数据。令人遗憾的是，在标准CMOS工艺的后端使用外延或CVD半导体层增加了热循环和蚀刻步骤，这能够降低较早形成于同一衬底上的其它器件的性能和产率。此外，工作于击穿机制中的PNPN器件在工艺控制和功耗方面提出了挑战。
需要比常规的一个晶体管一个电容器小的DRAM存储器单元，其容易在20nm设计规则以下缩放，与标准的体硅处理兼容，并消耗更少的静态和动态功率。
发明内容
本发明提供了一种适于动态随机存取存储器的实施方式的易失性存储器阵列，其中垂直PNPN闸流晶体管形成在体硅衬底中并通过一个方向上的绝缘材料的浅沟槽和垂直方向上的绝缘材料的较深沟槽而彼此隔离。存储器单元阵列被布置成交叉点网格并由金属导体和掩埋重掺杂层来互连。
在一个实施例中，存储器阵列包括行线和列线，并且每个闸流晶体管具有连接到行线之一的阳极和耦合到列线的阴极。衬底优选为P导电类型，具有在第一方向上延伸的N导电类型掩埋层，以提供列线和闸流晶体管的耦合到该列线的阴极。掩埋层上的交替的P导电类型和N导电类型层提供了闸流晶体管的基极，上方P导电类型层提供了闸流晶体管的阳极。在与第一方向正交的第二方向上延伸的耦合到闸流晶体管的阳极的导电层提供了行线。如果希望的话，在绝缘材料中形成栅极，以提供NMOS和PMOS晶体管，用于改善开关速度。
一种制造阵列的方法包括向P导电类型半导体衬底中引入N导电类型掺杂剂以提供掩埋层的步骤，以为垂直闸流晶体管形成列线和阴极。然后在掩埋层上形成P导电类型外延层。然后蚀刻去除了所有的外延层和掩埋层以暴露衬底的部分，以形成平行的深沟槽，然后利用诸如二氧化硅的绝缘材料填充深沟槽。然后再次蚀刻外延层以形成垂直于深沟槽的较浅沟槽。在利用绝缘材料填充浅沟槽之后，对闸流晶体管的基极和阳极掺杂，并且形成期望的电接触部和连接器。
一种操作存储器阵列以将选定的闸流晶体管编程为“导通”的方法包括如下步骤：向与选定闸流晶体管连接的行线施加正电势，并向与选定闸流晶体管连接的列线施加较低电势，其中正电势与较低电势之间的差大于导通闸流晶体管所需的电势差。所有未选定的线被施加的电势不足以改变任何其它闸流晶体管的状态。为了关断选定的闸流晶体管，向行线施加低电势，并向列线施加足以将其关断的正电势。所有未选定的线被施加的电势不足以改变任何其它闸流晶体管的状态。
在向行线施加正电势并向列线施加较低电势的情况下读取选定的闸流晶体管。正电势与较低电势之间的差在选定的闸流晶体管被编程为导通的情况下足以将列线拉到更高电势，但在选定的闸流晶体管被编程为关断的情况下不足以使闸流晶体管将列线拉到更高电势。施加于未选定行和列线的电势不足以改变其数据。将行线和列线上的电势维持在足以使导通的闸流晶体管继续导通，但不足以将关断的闸流晶体管导通，这保持了阵列中存储的数据。
还提供了一种用于减小要被存取以进行操作的行线中的电流的技术。耦合到行线的存储器单元被分成组，并且用于在存储器单元上执行操作的列线是通过每次仅向一组施加该操作所必需的电势来实施的。所有其它列线维持在较低电势。然后执行操作，并选择下一组。
一种用于刷新存储器阵列的方法由如下操作构成：将阵列分成扇区，并且通过例如提供刷新线，以通过仅将扇区中要刷新的那些行线可切换地连接到刷新线来向扇区施加电流或电压脉冲，从而逐个扇区地对其刷新。
因为导通的闸流晶体管会耗电，所以可以通过使用校验位更密切地平衡导通和关断的闸流晶体管存储器单元的数量来控制阵列中的功耗。例如，两个校验位能够为存储的字定义四种状态，它们代表不改变存储的字、反转存储的字的前四位、反转存储的字的后四位、以及反转存储的字的所有位。该方法允许存储的字平均具有大约相同数量的导通和关断闸流晶体管。
在考虑以下具体实施方式和附图时，本发明的其它目的、特征和优点将变得显而易见，在所有附图中，相似附图标记表示相似特征。
附图说明
图1A是单个闸流晶体管存储器单元的电路图。
图1B是本文图中使用的等效电路图。
图2A是2×2存储器单元阵列的电路图。
图2B是显示在集成电路中实施的2×2存储器单元阵列的拓扑结构的布局图。
图3A-9A是示出用于制造图1的存储器单元的过程的截面图，显示了沿来自图2B的线A～A'的截面。
图3B-9B是示出用于制造图1的存储器单元的过程的截面图，显示了沿来自图2B的线B～B'的截面。
图10是示出图3-9的过程的替代过程的流程图。
图11A和11B是示出在向选定的存储器单元中写入“0”时施加于存储器单元阵列的电势的示图。
图12是示出在向选定的存储器单元中写入“1”时施加于存储器单元阵列的电势的示图。
图13A和13B是示出在读取选定的存储器单元时施加于存储器单元阵列的电势的示图。
图14是示出为保持存储器单元中存储的数据而施加于存储器单元阵列的电势的示图。
图15A-15B示出了闸流晶体管存储器单元，在与闸流晶体管相邻的沟槽中具有NMOS侧壁栅极；图15A显示单元的横向截面图，并且图15B显示单元的纵向截面图。
图16是示出使用图15A-B所示的栅极的单元阵列的电路图。
图17A-17B示出了闸流晶体管存储器单元，在与闸流晶体管相邻的沟槽中具有PMOS侧壁栅极；图17A显示单元的横向截面图，并且图17B显示单元的纵向截面图。
图18是示出使用图17A-B所示的栅极的单元阵列的电路图。
图19A-19B示出了滚动字线存取以减少行电流的方法；图19A显示该方法的一个步骤，其中选择第一组用于存取，并且图19B显示下一步骤，其中选择第二组用于存取。
图20是示出刷新存储器法扇区中存储的数据的方法的电路图。
图21是示出使用虚设位线来感测存储器单元的方法的电路图。
具体实施方式
1、个体存储器单元
本发明提供了一种基于闸流晶体管的存储器单元、制造单元的方法，以及操作这种单元的阵列的方法。存储器单元在用于动态随机存取存储器(DRAM)集成电路以及嵌入了DRAM存储器的电路中时特别有用。图1A是耦合在阳极存取线(AL)与阴极存取线(KL)之间的闸流晶体管的电路图。闸流晶体管由两个交叉耦合的双极晶体管10和12构成。PNP晶体管10的发射极耦合到阳极存取线，而NPN晶体管12的发射极耦合到阴极存取线。如所示，两个晶体管的集电极和基极耦合在一起。图1B是显示使用常规符号的闸流晶体管15的等效电路图。在以下后续的图中使用该符号。
图2A示出了耦合成网格图案以形成存储器阵列的四个闸流晶体管15a、15b、15c和15d的阵列。闸流晶体管15a和15b连接到同一行线AL 1，但连接到不同的列线KL 1和KL 2。类似地，闸流晶体管15c和15d连接到同一行线AL2，但连接到不同的列线KL1和KL2。
图2B是示出图2A中示为集成电路的电路的布局的布局图。四个闸流晶体管为垂直闸流晶体管，在布局的角部具有阳极20。深二氧化硅沟槽22将左侧的闸流晶体管与右侧那些隔离开，而浅沟槽21将上方闸流晶体管与下方那些隔离开。下面更详细地显示这些沟槽。导电线24提供用于存储器阵列的行线，并且耦合到闸流晶体管的阳极。类似的行线(未示出)延伸跨越行线24上方的行中的闸流晶体管的阳极。该图还显示在以下后续的图中使用的截面A～A'和B～B'的位置。
2、制造过程
图3A和3B是用于描述用于制造图2B的顶视图中所示的结构的过程的开始的图示。在该过程的第一步中，利用例如砷的N导电类型掺杂剂将P导电类型硅衬底30的选定区域掺杂到从1×1019到5×1020的范围的浓度。半导体衬底层30可以包括单晶半导体材料，例如硅或硅锗合金。通过公知的半导体制造技术(例如，离子注入)引入N导电类型掺杂剂32，其如所示的延伸到衬底30中达200nm～500nm的深度。因为整个单元阵列区域对该掩埋N型掺杂是开放的，所以在图3A和3B的两幅截面图之间没有差异。
接下来，如图4A和4B所示，还使用公知的半导体制造工艺技术在下方结构的顶部形成厚度介于大约300nm与500nm之间的外延硅层35。外延层35可以是本征的，或原位掺杂成P导电类型。
图5A和5B示出了该过程的下一个步骤。首先，跨半导体结构的上表面生长或沉积薄二氧化硅(焊盘)层36。在层36的顶部，使用公知的工艺技术形成氮化硅层38。使用掩模(未示出)，穿过氮化硅层38和焊盘氧化物层36蚀刻开口以暴露外延层35的上表面，上表面处要形成深沟槽39。在去除或不去除光致抗蚀剂的情况下使用图案化焊盘作为硬掩模，然后执行反应离子蚀刻(RIE)步骤，以蚀刻延伸通过存储器单元区域的深沟槽39，例如如图2B的顶视图所示。这些深沟槽穿过上方的层向下延伸到衬底30。注意，深沟槽彼此平行，并且因而未出现在图5B中所示的截面中。
如图6A接下来所示，用诸如二氧化硅42的绝缘材料填充深沟槽39。这是通过首先在沟槽的侧壁和底部的暴露的硅表面上生长薄衬垫氧化物来实现的。然后，例如，使用高密度等离子体(HDP)增强化学气相沉积(CVD)，用二氧化硅将沟槽填充到适当厚度，通常在结构的上表面上方延伸。接下来，使用利用高选择性研磨液的公知化学机械抛光(CMP)对表面进行平面化，并去除向下到达焊盘氮化物的过多的沟槽氧化物。然后，如图6B所示，执行另一掩模步骤并且蚀刻较浅沟槽40。需注意，较浅沟槽的深度延伸至N导电类型外延层32，而不向下延伸至P型衬底。
接下来，如图7B所示，通过与上文所述相同的方式，使较浅沟槽氧化，然后用二氧化硅45填充沟槽。在用二氧化硅填充沟槽并通过CMP使沟槽平面化之后，再次使用常规的湿法或干法蚀刻来蚀刻掉二氧化硅和氮化硅的上层。
图8A和8B示出了过程的后续步骤。使用离子注入步骤将P导电类型52和N导电类型54杂质引入半导体的上表面中，创建PNPN闸流晶体管结构。N导电类型杂质优选为砷，而P导电类型杂质优选为硼，例如二氟化硼。在形成区域52之后，诸如钛、钴或镍等难熔金属被沉积到上表面上。然后执行快速热退火(RTP)以在诸如区域50等半导体区域中创建导电金属硅化物，以提供与闸流晶体管的阳极50的欧姆接触。然后通过湿法蚀刻去除未反应的金属。掩埋N型区域32提供阴极连接。
图8B中还示出了提供将一行的闸流晶体管的阳极连接在一起的行线的导电线58。使用公知的半导体制造技术形成可以是金属、金属硅化物或掺杂多晶硅的这些导体。为了简单起见，仅在图8B中示出了行线导体，并且在本文后续附图中未示出行线导体。
图9A和9B示出了用于阳极结构56的替代的实施例。如所示，可以使用提高的源极/漏极技术，通过在结构的上表面上选择性外延生长硅来形成阳极。可以原位或使用掩模和注入步骤对P型区域52进行掺杂。根据前述实施例，可以使用难熔金属和退火步骤形成阳极电极。提高的源极/漏极技术提供了允许较浅沟槽的优点，不过仍然能够实现分别用于N和P区域54和35的额外空间。
图10是示出用于制造垂直闸流晶体管的替代实施例的流程图。上文所述用于制造垂直闸流晶体管的方法的一个可能缺点在于，注入的P型基极和N型基极区域(图8中的区域52和54)可能由于较高能量注入离子散射和沟道穿通而具有峰值浓度和厚度极限。图10示出了用于实现可能更符合期望的基极掺杂分布曲线，同时维持平面硅表面的替代过程。
过程开始于步骤60——掩埋层N型注入——如关于图3所述。然后在步骤61中，如图4所示，跨上表面生长期望厚度(例如80nm-130nm)的外延硅。接下来在步骤62中，利用光致抗蚀剂或其它材料对集成电路的周边区域进行掩蔽。然后在步骤65中，用适当的掺杂剂注入P型基极区域(图5中的区域35)。然后从晶片去除掩模材料(步骤66)，并且然后跨晶片的上表面生长期望厚度(例如120nm-200nm)的另一个外延层，并将该外延层掺杂为N型以形成N型基极区域。最后，替代过程返回到如以上图5-8中所述的沟槽隔离区域的形成。
3、存储器单元阵列的操作
图11A示出了使用上文描述的闸流晶体管的存储器单元的较大阵列的一部分。该图将允许解释操作任意尺寸的存储器阵列以读取、写入、刷新和通过其它方式操作存储阵列的方法。尽管示出了3×3阵列，但应当注意，本发明不限于任何特定数量的阳极和阴极存取线或存储器单元。在该示例性存储器阵列中，个体存储器单元72均被连接到阳极线AL和阴极线KL。例如，存储器单元72kn连接到阳极线ALk和阴极线KLn。
在图11A中以及在后续各图中，用于存储器阵列操作的“选定的”存储器单元是中心单元72jm。关于图11A描述的操作的目的是向选定的单元写入一位的数据(逻辑“0”)而不妨碍其它存储器单元的内容。出于例示的目的，在图中针对每个单元示出了在阵列的其它单元中存储的样本数据。例如，单元72im为存储“0”的“导通”，而单元72kn为存储“1”的“关断”。
图11中的每个阳极线和阴极线显示了施加于该线以实施期望的操作——向单元72jm写入逻辑状态“0”(闸流晶体管“导通”)的电压。应当注意，这里描述的电压范围仅仅出于例示的目的，因为特定实施方式中使用的精确电压取决于实际的几何设计，并且还取决于用于满足目标产品规格的精确掺杂浓度。此外，只要阳极线与阴极线之间的电压差保持相同，就可以向上或向下移动每个电压电平。
为了写入“0”，将未选定的阳极线ALi和ALk保持在大约1.8-2.1伏的电势，而将选定的阳极线ALj提高到2.4-3伏。将未选定的阴极线KL1和KLn保持在1.2-1.5伏，而将选定的阴极线KLm下拉到地电势。这些电势的效果是跨选定的闸流晶体管72jm的阳极和阴极施加2.4-3伏的电势，该电势足以将闸流晶体管72jm导通，代表“0”状态。未选定的AL和未选定的KL处的所有单元在其阳极与阴极之间具有大约0.6伏的电势，其被设计为待用或保持电压，使得那些闸流晶体管存储的数据不变。对于选定的AL/未选定的KL或选定的KL/未选定的AL处的单元，在其阳极与阴极之间看到1.2V-2.1V的电势，其上限由“0”状态到“1”状态的触发电压确定。
图11A的写入“0”偏压方案的一个可能缺点是来自选定的ALj或KLm上的“0”单元(72im和72jl)的暗中泄漏，因为在其阳极和阴极之间的电压差高于待用电压。在又一实施例中，图11B显示了采用半选择方案的替代的写入“0”操作。在该替代方法中，所有未选定的AL和KL都被偏压在选定的阳极电压电平的一半处。结果，未选定的AL和未选定的KL处的单元在其各自的阳极和阴极之间被偏压在0伏。
图12是与图11A和11B使用相同符号的示例性存储器单元阵列的电路图，以示出用于向选定的存储器单元72jm写入逻辑“1”的电势。显示了用以在闸流晶体管72jm上写入“1”的各个阳极和阴极线上的电势。将未选定的阴极线KL1和KLn保持在地电势，而将未选定的阳极线保持在0.5-0.7伏的电势。在第一实施例中，选定的阴极线被提高至1.8-2.0伏，选定的阳极线被拉至地电势。替代地，为了有利于解码器和驱动器设计，可以对AL和KL处的电势进行电平移位。例如，可以将选定的ALj和未选定的KL上的偏压从0V提高到0.6V，并且也将选定的KLm和未选定的AL上的偏压增大0.6V。
图13A是与图12使用相同符号的存储器单元阵列的电路图，以示出用于读取存储器单元的逻辑状态的阳极和阴极线上的电势。在该情况下，将未选定的阳极线ALi和ALk保持在0.5-0.7伏的电势，而将所有阴极线(选定的和未选定的二者)接地。选定的阳极线被提高至1.0-1.4伏。
如果选定的闸流晶体管72jm事先被编程为“导通”，即“0”逻辑状态，那么其阳极与阴极之间施加的电势将导通该闸流晶体管，并将阴极线KLm拉到较高电势。耦合到阴极线KLm的公知的感测放大器检测电势的提高。电势增大被解释为指示闸流晶体管处于“0”逻辑状态。另一方面，如果选定的闸流晶体管72jm事先被编程为“关断”，即“1”逻辑状态，那么其阳极与阴极之间施加的电势将不足以将其导通。在该情况下，感测放大器将不会检测到阴极线KLm的电势有任何提高。阴极线电势没有变化被解释为指示闸流晶体管处于“1”逻辑状态。替代地，也可以从阳极线感测选定的存储器单元的逻辑状态，因为相同的电流流入阳极并从阴极流出。
图13B示出了用于读取存储器单元中存储的逻辑状态的另一实施例。在该方法中，在一个周期中读取整列。所有未选定的阴极线(KL)被偏压在0.5-0.7V或其待用电平，并且选定的阳极线被预充电至待用电压以上的预定读取电压电平。示例性范围为1～1.4V，其驱动足够的单元电流通过存储“0”数据的单元。耦合到选定的AL的感测放大器检测用于“0”逻辑状态的任何电势下降。相反，如果选定的阳极线上的单元预先被编程为“关断”，则检测到逻辑状态“1”。因此，由于非导电单元的原因而没有电势下降。如果希望仅读取该列中的有限数量的单元，那么将未选定的AL偏压在0.5-0.7V，由此减少泄漏。
阵列中的个体闸流晶体管将由于泄漏电流而随着时间逐渐丢失其存储的数据。尽管该泄漏显著少于常规的一个晶体管一个电容器DRAM存储器单元中发生的泄漏，但为了克服泄漏电流，可以将阵列置于待用状态，从而保持存储的数据。图14示出了施加于阳极和阴极线以保持闸流晶体管存储器单元阵列中存储的数据的电势。在该状态中，所有阳极线保持在0.5-0.7伏，并且所有阴极线都接地。在该条件下，“关断”闸流晶体管不受影响，而“导通”闸流晶体管被连续充电到“导通”状态。因为该待用状态连续消耗电力，所以在使闸流晶体管维持待用与允许放电并周期性刷新阵列之间存在折中。在我们优选的实施方式中，每秒钟将整个阵列刷新1到10次。这远比基于常规FET的DRAM要求的刷新频率低——本发明的特别优点。
图15A和15B示出了本发明的闸流晶体管存储器单元的另一实施例。在该实施例中，向结构的深沟槽增加侧壁NMOS栅极80。结构的其余区域与上文关于图4-8所述的相同。增加栅极80的益处是增大写入速度并降低写入电压。因为增加栅极增大了工艺复杂性，所以栅极的使用取决于存储器阵列所预期的特定应用。
可以通过首先执行如上文关于图5所述的深硅蚀刻来在深沟槽中形成栅极80。然后氧化沟槽的侧壁，由此形成栅极氧化物，其将栅电极与掺杂区域32、59和57隔离开。然后例如通过化学气相沉积工艺利用二氧化硅对沟槽进行部分填充。然后跨所述结构沉积共形掺杂的多晶硅层。在各向异性蚀刻步骤去除了除图15A所示的之外的整个共形多晶硅层之后，执行另一个沟槽填充操作以完成沟槽填充。然后例如使用化学机械抛光或其它技术来执行适当的平面化步骤。稍后在该过程中，制作电连接以将栅极80耦合，从而控制栅极线(GL)。
图16是显示如上所述增加了栅极80的闸流晶体管存储器单元72的阵列的电路图。栅极80在被栅极线GL导通时短接NPN晶体管82，将PNP晶体管83的基极连接到阴极线KL。该方式具有上述优点——降低写入电压并允许更快地写入数据。
图17示出了在深沟槽中具有两个侧壁PMOS栅极86的垂直闸流晶体管单元的另一实施例。通过和上文描述的栅极80一样的方式形成这些单元。掩埋栅极86可以连接在拾取区域处并耦合到栅极线(GL)。以和上文描述的一样的方式形成这些栅极。在深硅沟槽蚀刻步骤之后，形成沟槽栅极氧化物。然后用二氧化硅将沟槽部分填充到高于N-阴极/P-基极结的深度。然后形成例如掺杂多晶硅的共形导电栅极层。然后对栅极层进行各向异性蚀刻以形成完全覆盖N型基极的侧壁栅极。最后，利用二氧化硅填充沟槽，然后使用公知的技术对沟槽进行平面化。
图18是使用图17的PMOS栅极86的存储器阵列的电路图。栅极86在被栅极线GL导通时短接PNP晶体管83，将NPN晶体管82的基极连接到阳极线AL。该方法与上文针对NMOS栅极所描述的具有相同的优点。
使用闸流晶体管阵列作为存储器单元的一个潜在问题是在存取操作期间需要较高的行电流来读取存储器单元。(这里使用“行”一词作为阳极的同义词，使用“列”作为阴极的同义词。也可以使用字线和位线。)为了减少对较高的行电流的需求，使用我们称为滚动字线的技术。结合图19对该方法进行描述。
图19A示出了存储器阵列中的闸流晶体管存储器单元的行。该行由被分成M组单元的N列存储器单元构成。在该行的左端示出了一组4个单元。为一组使用4个单元仅仅是示例；在实际集成电路中，一组中将有远超过4个单元。为了存取单元，例如，为了从它们读取数据或向它们写入数据，向该组所有成员的列线施加电压VSelected。所有其它列线接收电势VHold，其中VHold高于VSelected。结果，选定的组将具有电流：
I group selected＝M*I Selected，其中I Selected是用于一个单元的电流。
该行中其余的N/M-1组单元将具有电流：
I group hold＝(N/M-l)*M*I hold，其中I Hold是用于一个单元的电流。
在使用存储器阵列时，流程是向第一组施加用于期望操作的选定电势，同时将所有其余的组偏压到“hold”。一旦完成了对第一组的期望操作，就将第一组上的偏压变成“hold”，并且将下一组上的偏压变成选定的电势，例如图19B所示。通过重复将字线上的除选定组之外的所有组的单元保持在“hold”电势的这些步骤并逐个组地重复这一操作，减小了行电流。我们称这种技术为“滚动”字线。
对于具有高度非线性的电流和电压关系的存储器单元，用于单元的保持电流可以比选定单元的读取电流低几个数量级。例如，假设一行具有被分成8组的128列，每组具有16个单元。在典型的实施方式中，选定电流将大约为10μA，而保持电流将大约为10pA，相差六个数量级。因此：
在没有滚动的情况下：I row＝128*l0uA＝1.28mA
在滚动的情况下：I row＝16*l0uA+(128-16)*10pΑ＝160uA
因而，通过上述方式滚动字线提供了字线电流的88％的减小，以及8次滚动存取以存取完整的行。
因为存储器阵列中“导通”的每个闸流晶体管单元将消耗一些电流，所以存储器阵列的电流消耗以及这种“导通”单元的数量取决于正被存储在阵列中的特定数据。这具有将功耗关联到存储器中存储的实际数据的不希望的效果。可以使用目标是将大约50％的单元保持为逻辑“1”的数据编码来减小该待用电流。
例如，考虑具有2个额外校验位的8位字。
校验位＝00 无变化
校验位＝01 反转低4位
校验位＝10 反转高4位
校验位＝11 反转所有位
在以下示例中，校验位是数据的所存储的字前面的前两位且是斜体的。
示例1：所有都是一：1111-1111变成10-0000-1111，因而8个一变成5个一。
示例2：50％+1个一：1010_1011变成01_1010_0100，因而5个一变成4个一。
示例3：50％为一：1010_1010变成00_1010_1010，因而4个一变成4个一。
示例4：50％-1个一：0010_1010变成00_0100_1010，因而3个一变成3个一。
示例5：所有都是零：0000_0000变成10_1111_0000，因而0个一变成5个一。
示例6：5个一：0011_1011变成11_1100_0100，因而5个一变成3个一。
以上数据编码技术或其它类似方法在要将阵列待用电流维持在相对恒定水平的情况下是有用的，并用于电流源控制的待用操作。常规逻辑电路可以用于检测1的数量和位置，执行期望的反转(或不执行)并向存储的数据增加校验位。
在与图14相关联的实施例中，通过供应保持电压或电流将闸流晶体管存储器阵列中存储的数据维持在待用，从而不需要刷新。在这些待用状况下，保持“0”数据的所有存储器单元传导非常低但有限的电流。由于保持电流与保持电压之间的指数关系，有利的是使用电流源来在待用时使单元保持活动。在我们更早的专利申请，例如，2015年1月6日提交的题为“Cross-Coupled Thyristor SRAM Circuits and Methods of Operation”的美国专利申请14/590834中描述了一种方法，通过引用将该专利申请并入本文。那里我们描述了使用恒流源将阵列偏压到最优保持电压来将数据保持维持在低待用电流的技术。尽管结合SRAM存储器论述了这种方法，但其也可以用于其它基于闸流晶体管的易失性存储器，例如本文描述的那些。
在上述偏压方案中，保持“0”数据的所有存储器单元传导非常低但有限的电流，以便维持阵列数据而无需刷新。替代方法是将提供的电流调节到更低值，该值不足以无限期地维持数据完整性，但足以在最小“保持”周期(例如1ms)内维持数据完整性。该方法允许待用电流的显著减小。然而，为了无限期地维持数据的完整性，逐个扇区地执行背景刷新操作，其中在短时间内将为扇区设定的保持电流增大到较高值，以将单元电平重新建立到更好的值，但然后减小回到正常待用电流。这允许同时刷新扇区中的所有单元，而不是像当前利用常规DRAM所做的那样逐行刷新。此外，刷新不会干扰正常读取/写入操作，使得刷新操作在外部不可见。在图20中示出了该方法。
该图示出了一个刷新脉冲能够如何刷新整个扇区。在CMOS开关92导通时施加到线90的刷新脉冲将刷新存储器单元72的扇区。该示例示出了电流控制的待用/刷新，然而，可以将同一方法应用于电压控制的待用/刷新。
图21是示出用于从闸流晶体管阵列读取数据的一种技术的电路图。感测放大器95具有连接到存储器阵列的一列存储器单元72的一个输入。感测放大器95的另一输入连接到一列虚设存储器单元94。存储器单元72和虚设单元94具有被预充电到0伏的列线。在读取操作期间，如果单元为“0”，编程的存储器单元72的状态将使列线的电势向上移动，或者如果单元为“1”，将使列线的电势接近0V。虚设存储器单元的列线被电流源以选定阵列中的列为感测放大器95产生差分数据的速率的1/2的速率向上移动。如果选定的单元为“0”，则选定的列将提高到虚设列以上。如果选定的单元为“1”，则虚设列将提高到选定列以上。然后可以将感测放大器输出解释为指示所存储的数据的“1”或“0”。
已经出于例示和描述的目的给出了发明的该描述。它并非旨在进行穷举或将本发明限制于所描述的精确形式，并且根据以上教导，很多修改和变化都是可能的。选择并描述实施例是为了最好地解释发明的原理及其实际应用。该描述将使得本领域的技术人员能够最好地利用并实践各实施例中的发明以及适于特定用途的各种修改。本发明的范围由以下权利要求限定。

Claims (9)

1.在具有i条阳极线、j条阴极线和垂直闸流晶体管存储器单元的阵列的易失性存储器阵列中，所述垂直闸流晶体管存储器单元具有耦合到阳极线的第一电极和耦合到阴极线的第二电极，并且其中，N个闸流晶体管存储器单元连接到选定的阳极线，一种减少要被存取以进行操作的所述选定的阳极线中的电流的方法包括：
(a)将耦合到所述选定的阳极线的所述N个闸流晶体管存储器单元分成M组，每组具有k个闸流晶体管存储器单元，其中，k大于1；
(b)对于其中至少一个闸流晶体管存储器单元要被执行期望的操作的、第一组的k个闸流晶体管存储器单元，向耦合到k个闸流晶体管存储器单元的阴极线施加第一电压；
(c)对于所述N个闸流晶体管存储器单元中的除所述第一组的k个闸流晶体管存储器单元之外的所有其它闸流晶体管存储器单元，向耦合到所述N个闸流晶体管存储器单元中的所述所有其它闸流晶体管存储器单元的阴极线施加第二电压，其中所述第二电压高于所述第一电压；
(d)对k个闸流晶体管存储器单元中的至少一个执行所述期望的操作；
(e)从所述M组的闸流晶体管存储器单元中选择第二组的k个闸流晶体管存储器单元；
(f)对于其中至少一个闸流晶体管存储器单元要被执行所述期望的操作的、所述第二组的k个闸流晶体管存储器单元，向耦合到k个闸流晶体管存储器单元的阴极线施加所述第一电压；
(g)对于所述N个闸流晶体管存储器单元中的除所述第二组的k个闸流晶体管存储器单元之外的所有其它闸流晶体管存储器单元，向耦合到所述N个闸流晶体管存储器单元中的所述所有其它闸流晶体管存储器单元的阴极线施加所述第二电压；以及
(h)对所述第二组的k个闸流晶体管存储器单元中的至少一个执行所述期望的操作。
2.根据权利要求1所述的方法，其中，所述期望的操作包括从存储器单元读取数据或向存储器单元写入数据的其中之一。
3.根据权利要求1所述的方法，其中，所述期望的操作包括对存储在所述存储器单元中的数据进行刷新。
4.根据权利要求1所述的方法，其中，针对所述M组的闸流晶体管存储器单元中的每组重复所述方法的步骤。
5.在存储器单元的交叉点阵列中，每个存储器单元仅具有一个闸流晶体管，所述闸流晶体管连接在字线与位线之间，一种对所述交叉点阵列的一行的存储器单元执行写入或读取操作的方法包括：
对所述行的存储器单元中的第一组的存储器单元执行所述写入或读取操作，所述第一组的存储器单元形成所述行中的存储器单元的一部分，同时使所述行中的其余的存储器单元保持处于待用状态；
对所述行的存储器单元中的第二组的存储器单元执行所述写入或读取操作，所述第二组的存储器单元形成所述行中的存储器单元的一部分并且不包括所述第一组的存储器单元，同时使所述行中的其余的存储器单元保持处于待用状态；以及
继续一次一组存储器单元地对所述行的存储器单元的剩余的组进行所述写入或读取操作，并且不包括已经执行了所述写入或读取操作的组，同时使所述行中的其余的存储器单元保持处于待用状态，直到已经对所述行的存储器单元中的所有组的存储器单元执行了所述写入或读取操作为止；
由此，控制了用于对所述行的存储器单元进行所述写入操作或读取操作的电流的量。
6.根据权利要求5所述的方法，其中，每个存储器单元的所述闸流晶体管具有阳极和阴极，并且所述字线连接到所述阳极，并且所述位线连接到所述阴极。
7.根据权利要求5所述的方法，其中，每个存储器单元的所述闸流晶体管具有阳极和阴极，并且所述字线连接到所述阴极，并且所述位线连接到所述阳极。
8.根据权利要求5所述的方法，其中，所述存储器单元的交叉点阵列包括多行的存储器单元，并且所述方法还包括选择要执行所述写入操作或读取操作的所述行的存储器单元。
9.根据权利要求5所述的方法，其中，所述行中的每组的存储器单元包括相等数量的存储器单元。
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