CN102768850B - 半导体器件及半导体存储装置 - Google Patents

半导体器件及半导体存储装置 Download PDF

Info

Publication number
CN102768850B
CN102768850B CN201110114256.1A CN201110114256A CN102768850B CN 102768850 B CN102768850 B CN 102768850B CN 201110114256 A CN201110114256 A CN 201110114256A CN 102768850 B CN102768850 B CN 102768850B
Authority
CN
China
Prior art keywords
semiconductor layer
type semiconductor
storage unit
semiconductor devices
wordline
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201110114256.1A
Other languages
English (en)
Other versions
CN102768850A (zh
Inventor
梁擎擎
童小东
钟汇才
朱慧珑
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Institute of Microelectronics of CAS
Original Assignee
Institute of Microelectronics of CAS
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Institute of Microelectronics of CAS filed Critical Institute of Microelectronics of CAS
Priority to CN201110114256.1A priority Critical patent/CN102768850B/zh
Priority to US13/320,331 priority patent/US9013918B2/en
Priority to PCT/CN2011/078209 priority patent/WO2012149703A1/zh
Publication of CN102768850A publication Critical patent/CN102768850A/zh
Application granted granted Critical
Publication of CN102768850B publication Critical patent/CN102768850B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/402—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells with charge regeneration individual to each memory cell, i.e. internal refresh
    • G11C11/4026—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells with charge regeneration individual to each memory cell, i.e. internal refresh using bipolar transistors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B99/00—Subject matter not provided for in other groups of this subclass
    • H10B99/20—Subject matter not provided for in other groups of this subclass comprising memory cells having thyristors

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Semiconductor Memories (AREA)

Abstract

本申请公开了一种半导体器件及半导体存储装置。该半导体器件可以用作存储单元，且包括：依次设置的第一P型半导体层、第一N型半导体层、第二P型半导体层和第二N型半导体层。可以通过在第一P型半导体层与第二N型半导体层之间施加大于穿通电压VBO的正向偏置，在该器件中存储第一数据状态。也可以通过在第一P型半导体层与第二N型半导体层之间施加处于该半导体器件的反向击穿区的反向偏置，在该器件中存储第二数据状态。因此，可以有效地将该半导体器件用于存储数据。该半导体存储装置包括由上述半导体器件构成的存储单元的阵列。

Description

半导体器件及半导体存储装置
技术领域
本发明涉及半导体领域，更具体地，涉及一种可用作存储单元的半导体器件以及包括这种存储单元阵列的半导体存储装置。
背景技术
近年来，半导体存储装置如DRAM(动态随机存取存储器)获得了长足的进步。随着对小型化、大容量存储装置的需求不断增长，存储装置中存储单元的集成密度越来越高。
在高密度的集成中，双端口器件用作存储单元是有利的。特别是在矩阵寻址的存储装置中，各存储单元位于沿不同方向排列的位线与字线的交叉处。如果存储单元为双端口器件，则存储单元与位线、字线的连接将得到简化，从而有利于高密度集成。
但是，目前常用的双端口器件如相变电阻器和铁电器件尚存在各种问题，例如需要大功率或者与常规的Si半导体工艺不兼容等。有鉴于此，需要提供一种可用作存储单元的新颖双端口半导体器件。
发明内容
本发明的目的在于提供一种可用作存储单元的半导体器件及包括这种存储单元阵列的半导体存储装置，该半导体器件易于制作，且能够降低生成成本。
根据本发明的一个方面，提供了一种用作存储单元的半导体器件，包括：依次设置的第一P型半导体层、第一N型半导体层、第二P型半导体层和第二N型半导体层。
优选地，可以通过在第一P型半导体层与第二N型半导体层之间施加大于穿通电压VBO的正向偏置，在该半导体器件中存储第一数据状态。
进一步优选地，可以通过在第一P型半导体层与第二N型半导体层之间施加处于该半导体器件的反向击穿区的反向偏置，在该半导体器件中存储第二数据状态。
根据本发明的另一方面，提供了一种半导体存储装置，包括：存储单元阵列，其中每一存储单元包括上述半导体器件；沿第一方向排列的多条字线；以及沿不同于第一方向的第二方向排列的多条位线，其中，每一存储单元连接到相应的字线和相应的位线。
优选地，可以通过一条位线和一条字线，向与该位线和字线相连的存储单元施加大于穿通电压VBO的正向偏置，来在该存储单元中写入第一数据。
优选地，可以通过一条位线和一条字线，向与该位线和字线相连的存储单元施加处于该存储单元的反向击穿区的反向偏置，来在该存储单元中写入第二数据。
进一步优选地，可以通过一条位线和一条字线，向与该位线和字线相连的存储单元施加大于临界电压Vcrit且小于穿通电压VBO的读取偏置，来读取该存储单元中存储的数据，其中，当流过存储单元的电流相对较大时，确定该存储单元中存储有第一数据；而当流过存储单元的电流相对较小时，确定该存储单元中存储有第二数据。
根据本发明的半导体器件结构简单，易于制造，且因此制造成本低。当其用作存储单元时，作为双端口器件可以容易地形成存储单元阵列，并因此可以改善半导体存储装置中存储单元的集成密度。
附图说明
通过以下参照附图对本发明实施例的描述，本发明的上述以及其他目的、特征和优点将更为清楚，在附图中：
图1中示出了根据本发明实施例的半导体器件的结构图及其等效电路图；
图2示出了在半导体器件的阳极与阴极之间施加正向偏置时流过半导体器件的电流；
图3示出了在半导体器件的阳极与阴极之间施加反向偏置时流过半导体器件的电流；
图4示出了半导体器件的电流(IT)-电压(VT)特性图；
图5示出了根据本发明实施例的结合有半导体器件的半导体存储装置的示意图；以及
图6示出了图5所示的半导体存储装置中与一条位线相连的各存储单元的等效电路图。
具体实施方式
以下，通过附图中示出的具体实施例来描述本发明。但是应该理解，这些描述只是示例性的，而并非要限制本发明的范围。此外，在以下说明中，省略了对公知知识和技术的描述，以避免不必要地混淆本发明的概念。需要指出的是，附图并非是按比例绘制的，其中为了清楚的目的，放大了某些细节，并且可能省略了某些细节。
图1中示出了根据本发明实施例的半导体器件的结构图及其等效电路图。如图1(a)所示，根据本发明该实施例的半导体器件包括依次设置的第一P型半导体层101、第一N型半导体层102、第二P型半导体层103和第二N型半导体层104。第一P型半导体层101(或者从中引出的接触部)构成该半导体器件的阳极200，而第二N型半导体层104(或者从中引出的接触部)构成该半导体器件的阴极300。因此，根据该实施例的半导体器件构成具有阳极200和阴极300两个端子的p-n-p-n半导体器件。
这里需要指出的是，在图1中示出了第一P型半导体层101处于顶部而第二N型半导体层104处于底部的结构。本领域技术人员应当理解，与图1中所示结构相反，从上到下依次是第二N型半导体层、第二P型半导体层、第一N型半导体层和第一P型半导体层的结构也是可行的。
例如，这些半导体层可以由Si通过掺杂而形成。具体地，例如通过在Si中掺杂P、As等来形成N型半导体层，通过在Si中掺杂B、In等来形成P型半导体层。因此，根据本发明的半导体器件可以与常规Si半导体工艺相兼容，从而非常容易制造，且不需要添置专门的设备并因此降低了生产成本。
当然，这些半导体层的材料也不限于Si，也可以包括其他半导体材料如SiGe、SiC等。掺杂剂也不限于上述掺杂剂，可以包括其他的N型掺杂剂(如Sb)和P型掺杂剂(如Ga)。
在此，各半导体层的成分、掺杂剂种类和掺杂浓度不必彼此相同。例如，第一P型半导体层可以通过掺杂B来形成，而第二P型半导体层可以通过掺杂In来形成，反之亦然；第一N型半导体层可以通过掺杂P来形成，而第二N型半导体层可以通过掺杂As来形成，反之亦然。掺杂浓度例如可以是1016～1021/cm3。
图1(a)中所示的半导体器件例如可以通过依次淀积第二N型半导体层、第二P型半导体层、第一N型半导体层和第一P型半导体层，并对它们进行构图(例如，通过光刻)来形成。各层的厚度可在1nm～10μm之间(优选地在10nm～1μm之间)。本领域技术人员可以想到各种方式来形成如此构造的半导体器件。
图1(b)和1(c)中分别示出了图1(a)所示半导体器件的等效电路图。
如图1(b)所示，该半导体器件等效于两个连接在一起的晶体管Q1和Q2。具体地，第一P型半导体层101、第一N型半导体层102和第二P型半导体层103构成了一个PNP型晶体管Q1，而第一N型半导体层102、第二P型半导体层103和第二N型半导体层104构成了一个NPN型晶体管Q2。第一P型半导体层101构成晶体管Q1的发射极，第一N型半导体层102构成晶体管Q1的基极，第二P型半导体层103构成晶体管Q1的集电极。另外，第一N型半导体层102构成晶体管Q2的集电极，第二P型半导体层103构成晶体管Q2的基极，第二N型半导体层104构成晶体管Q2的发射极。
如图1(c)所示，该半导体器件也可以等效于三个连接在一起的二极管(PN结)J1、J2和J3。具体地，第一P型半导体层101和第一N型半导体层102构成了第一PN结J1；第二P型半导体层103和第一N型半导体层102构成了第二PN结J2，该第二PN结J2的方向与第一PN结J1的方向相反；第二P型半导体层103和第二N型半导体层104构成了第三PN结J3，该第三PN结J3的方向与第一PN结J1的方向相同。
在以下的描述中，同等地使用图1(b)和图1(c)所示的等效电路。即，针对图1(b)所示电路的图示和描述同样适用于图1(c)所示电路，反之亦然。
以下，将描述图1所示半导体器件的(直流)电流电压特性。
图2示出了在阳极200与阴极300之间施加正向偏置(即，阳极200的电势高于阴极300的电势)时的情况。当在阳极200与阴极300之间所施加的正向偏置电压不太大(具体地，使得Q1和Q2在此偏置下电流放大倍数之积小于1，因而达不到正反馈)时，第一PN结J1和第三PN结J3处于较小的正向偏置，而第二PN结J2处于反向偏置并因此第二PN结J2中仅存在较小的反向电流。因此，阳极200与阴极300之间的电流较小，如图2(c)所示，其中的箭头表示电流。
当正向偏置电压逐渐增大，具体地，当正向偏置电压大于临界电压Vcrit时，可以存在如下两种情况：a)与前述正向偏置电压较小(具体地，小于临界电压Vcrit)的情况类似，结J1和结J3都处于较小的正向偏置，晶体管Q1和Q2的电流放大倍数之积小于1，因此整个p-n-p-n半导体器件的正向电流仍为较小值；b)结J1和J3两者中至少有一个正向偏置较大，晶体管Q1和Q2的电流放大倍数之积大于或等于1，从而形成正反馈，此时p-n-p-n半导体器件的正向电流为较大值(参见图2(b)，其中的箭头表示电流)。这样，在同一偏置电压下，p-n-p-n半导体器件可以有两种稳态电流，对应两种存储状态。这两种状态的转换通过以下描述的操作来实现。根据本发明，利用这两种存储状态来实现数据存储。
通过理论分析及实验研究表明，这两种状态取决于该器件内部积累的电荷是否足以使两端的PN结(结J1和/或J3)处于正向偏置状态从而导致形成正反馈。具体地，当在该半导体器件中积累的电荷使得两端的PN结正向偏置(具体地，在第一P型半导体层101中积累空穴且在第一N型半导体层102中积累电子使得结J1正向偏置和/或在第二P型半导体层103中积累空穴且在第二N型半导体层104中积累电子使得结J3正向偏置)时，那么该器件在处于临界电压Vcrit与穿通电压VBO之间的偏置电压下表现出较大的稳态电流；而在该半导体器件内并没有积累电荷或者积累的电荷不足以使结J1和J3正向偏置时，那么该器件在处于临界电压Vcrit与穿通电压VBO之间的偏置电压下表现出较小的稳态电流。例如，可以通过向器件施加大的正向电压脉冲(例如，大于穿通电压VBO)，来使得其中积累的电荷足以使结J1和J3正向偏置。
当正向偏置电压大于穿通电压VBO时，结J1和J3都处于较大的正向偏置，且Q1和Q2的电流放大倍数之积总是大于等于1。因此，p-n-p-n半导体器件将一直处于大电流导通状态。
图3示出了在阳极200与阴极300之间施加反向偏置电压(即，阳极200的电势低于阴极300的电势)时的情况。此时，该半导体器件表现出的电学特性类似于单个反向偏置的二极管。具体地，当反向偏置电压较小时，在阳极200与阴极300之间只存在较小的反向电流，参见图3(b)；而当反向偏置电压增大到一定程度时，将出现类似击穿现象的电流急剧增大，参见图3(c)。
图4示出了该半导体器件的电流(IT)-电压(VT)特性图。如图4所示，对于VT＞0(即，正向偏置)，在VT较小时，电流IT很小，几乎不变化；当VT大于等于临界电压Vcrit且小于穿通电压VBO时，p-n-p-n半导体器件上出现同一偏置电压下可以有两种稳态电流的情况，此时为p-n-p-n半导体器件作为存储单元的工作状态。当VT大于等于穿通电压VBO时，p-n-p-n半导体器件保持为正向导通状态。
对于VT＜0(即，反向偏置)，在VT(绝对值)较小时，反向电流IT很小，几乎不变化；在VT(绝对值)增大到一定程度后，反向电流IT急剧增大。在以下描述中，将电流IT急剧增大的VT范围称作该半导体器件的反向击穿区。
这里需要指出的是，发生击穿并不意味着PN结被损坏。实际上，当发生反向击穿时，只要注意控制反向电流的数值，不使其过大以避免过热，则当反向电压降低时，PN结的性能可以恢复。
由于如上所述，该半导体器件在一定的偏置区间(如临界电压Vcrit到穿通电压VBO的区间)可以具有两种稳态电流，因此可以将该半导体器件用作存储单元，其中可以利用稳态电流的状态来表示数据状态。例如，该半导体器件在同一偏置下表现出较大稳态电流的状态可以表示数据“1”，而表现出较小稳态电流的状态可以表示数据“0”。当然，本领域技术人员明白，也可以是该半导体器件在同一偏置下表现出较小稳态电流的状态表示数据“1”而表现出较大稳态电流的状态表示数据“0”。
在此，例如，可以通过在阳极200与阴极300之间施加一个大的正向电压脉冲(例如，高于穿通电压VBO)，使得在第一P型半导体层101中积累空穴且在第一N型半导体层102中积累电子以使结J1正向偏置和/或在第二P型半导体层103中积累空穴且在第二N型半导体层104中积累电子以使结J3正向偏置(从而在施加处于临界电压Vcrit与穿通电压VBO之间的偏置时出现较大的稳态电流)，并因此表示相应的数据状态如“1”。另外，例如可以通过在在阳极200与阴极300之间施加一个大的反向偏置(处于反向击穿区)，使得大的反向电流通过该半导体器件，以有效清除其中可能存在的电荷(从而在施加处于临界电压Vcrit与穿通电压VBO之间的偏置时出现较小的稳态电流)，并因此表示相应的数据状态如“0”。
图5示出了根据本发明的半导体器件用在半导体存储装置中的实施例。具体地，如图5所示，该存储装置包括用作存储单元的半导体器件100的阵列，其中每一半导体器件100包括依次设置的第一P型半导体层、第一N型半导体层、第二P型半导体层和第二N型半导体层。另外，该存储装置还包括沿第一方向排列的多条字线WL0、WL1…WLn(图中为清楚起见仅示出了三条位线)，其中n为自然数；以及沿与第一方向不同的第二方向(例如，垂直于第一方向)排列的多条位线BL0、BL1…BLm(图中为清楚起见仅示出了三条位线)，其中m为自然数。每一存储单元(半导体器件100)连接至相应的位线BLi(i＝0，1，…，m)和字线WLj(j＝0，1，…，n)。例如，在图5所示的实施例中，存储单元(半导体器件100)位于相应的位线BLi和相应的字线WLj之间的交叉处，且其阳极连接至位线BLi，而阴极连接至字线WLj。本领域技术人员知道，存储单元的阳极连接至相应的字线WLj而阴极连接至相应的位线BLi，也是可以的。
本领域技术人员知道多种手段来制造图5所示的存储装置。例如，可以在半导体衬底上(可形成有相关的电路)淀积一层金属层，并对其进行构图(例如，通过光刻)以形成沿第一方向延伸的多条字线WL0、WL1…WLn。接着，再依次淀积第二N型半导体层、第二P型半导体层、第一N型半导体层和第一P型半导体层，然后对它们进行构图(例如，通过光刻)，以形成按矩阵形式排列的多个堆叠，这些堆叠分别形成相应的半导体器件或存储单元。然后，再淀积另一金属层，并对其进行构图(例如，通过光刻)以形成沿第二方向延伸的多条位线BL0、BL1…BLm。当然，在这些步骤之间还可以存在淀积层间绝缘层的步骤。例如，在形成字线WL0、WL1…WLn后，可以先淀积一层绝缘层(图中未示出)，然后进行平坦化以露出字线WL0、WL1…WLn，接着再淀积半导体层；在形成存储单元之后，可以先淀积另一绝缘层(图中未示出)，然后进行平坦化以露出各存储单元，接着再淀积位线层。
可以看出，根据本发明的半导体存储装置特别易于制造，且与常规Si半导体工艺相兼容，从而可以大大降低生产成本。
在以上实施例中，字线层位于底部而位线层位于顶部。本领域技术人员知道，位线层位于底部而字线层位于顶部也是可以的。
图6示出了图5所示的存储装置中与一条位线BLi相连的各存储单元的等效电路图。如图6所示，相应的存储单元100连接在该位线BLi与相应的字线WL0、WL1…WLn之间。如上所述，例如可以通过在位线BLi与字线WLj之间施加大的正电压脉冲，以在连接在它们之间的存储单元100中存储足以使结J1和/或J3正向偏置的电荷，从而在该存储单元100中存储相应的数据如“1”。另外，例如可以通过在位线BLi与字线WLj之间施加一个大的反向偏置，以清除连接在它们之间的存储单元100中可能存在的电荷，从而在该存储单元100中存储相应的数据如“0”。
另外，在对存储单元100进行读取时，例如可以通过在相应的位线BLi与字线WLj之间施加临界电压Vcrit与穿通电压VBO之间的偏置电压例如约为Vcrit的电压，并根据该存储单元100中流过的电流来判断其中存储的数据。具体地，参见图4所示的半导体器件的电学特性，在Vcrit的偏置电压下，如果流过存储单元100的电流较大(图4中示出为11)，则判断该存储单元100中存储了数据如“1”；如果流过存储单元100的电流较小(图4中示出为10)，则判断该存储单元100中存储了数据如“0”。
优选地，可以在位线BLi与字线WLj之间施加略大于临界电压Vcrit的电压偏置。此时，存储单元100中流过的电流不会改变其中存储的电荷，起到了保持数据的作用。
以上参照本发明的实施例对本发明予以了说明。但是，这些实施例仅仅是为了说明的目的，而并非为了限制本发明的范围。本发明的范围由所附权利要求及其等价物限定。不脱离本发明的范围，本领域技术人员可以做出多种替代和修改，这些替代和修改都应落在本发明的范围之内。

Claims (4)

1.一种用作双端子存储单元的半导体器件，包括阳极端子和阴极端子，该半导体器件包括：
依次设置的第一P型半导体层、第一N型半导体层、第二P型半导体层和第二N型半导体层，
其中，第一P型半导体层形成阳极端子，而第二N型半导体层形成阴极端子，
其中，该半导体器件配置为基于其中存储的不同数据状态，在阳极端子与阴极端子之间的相同偏置电压下，表现出从阳极端子流向阴极端子的不同稳态电流，其中所述数据状态包括第一数据状态和第二数据状态，
在第一数据状态下，该半导体器件在所述偏置电压下表现出相对大的稳态电流，其中通过在第一P型半导体层与第二N型半导体层之间施加大于穿通电压VBO的正向偏置，在该半导体器件中存储第一数据状态，
在第二数据状态下，该半导体器件在所述偏置电压下表现出相对小的稳态电流，其中通过在第一P型半导体层与第二N型半导体层之间施加处于该半导体器件的反向击穿区的反向偏置，在该半导体器件中存储第二数据状态。
2.一种半导体存储装置，包括：
存储单元阵列，其中每一存储单元包括根据权利要求1所述的半导体器件；
沿第一方向排列的多条字线；以及
沿不同于第一方向的第二方向排列的多条位线，
其中，每一存储单元连接到相应的字线和相应的位线。
3.根据权利要求2所述的半导体存储装置，其中，
通过一条位线和一条字线，向与该位线和字线相连的存储单元施加偏置电压。
4.根据权利要求2所述的半导体存储装置，其中，
通过一条位线和一条字线，向与该位线和字线相连的存储单元施加大于临界电压Vcrit且小于穿通电压VBO的读取偏置，来读取该存储单元中存储的数据，
其中，当流过存储单元的电流相对较大时，确定该存储单元中存储有第一数据；而当流过存储单元的电流相对较小时，确定该存储单元中存储有第二数据。
CN201110114256.1A 2011-05-04 2011-05-04 半导体器件及半导体存储装置 Active CN102768850B (zh)

Priority Applications (3)

Application Number Priority Date Filing Date Title
CN201110114256.1A CN102768850B (zh) 2011-05-04 2011-05-04 半导体器件及半导体存储装置
US13/320,331 US9013918B2 (en) 2011-05-04 2011-08-10 Two-terminal memory cell and semiconductor memory device based on different states of stable current
PCT/CN2011/078209 WO2012149703A1 (zh) 2011-05-04 2011-08-10 半导体器件及半导体存储装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201110114256.1A CN102768850B (zh) 2011-05-04 2011-05-04 半导体器件及半导体存储装置

Publications (2)

Publication Number Publication Date
CN102768850A CN102768850A (zh) 2012-11-07
CN102768850B true CN102768850B (zh) 2015-07-08

Family

ID=47096223

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201110114256.1A Active CN102768850B (zh) 2011-05-04 2011-05-04 半导体器件及半导体存储装置

Country Status (2)

Country Link
CN (1) CN102768850B (zh)
WO (1) WO2012149703A1 (zh)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106030715A (zh) * 2014-09-25 2016-10-12 克劳帕斯科技有限公司 闸流晶体管易失性随机存取存储器及制造方法
CN109378313B (zh) * 2018-09-23 2020-10-30 复旦大学 一种低功耗三维非易失性存储器及其制备方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5514882A (en) * 1992-04-27 1996-05-07 The University Of British Columbia Bistable four layer device memory cell and method for storing and retrieving binary information
CN1604233A (zh) * 2003-09-30 2005-04-06 艾格瑞系统有限公司 编程一次性可编程的存储器器件的装置和方法
US7652916B2 (en) * 2003-08-07 2010-01-26 Contour Semiconductor, Inc. SCR matrix storage device
CN101777572A (zh) * 2010-01-21 2010-07-14 复旦大学 一种半导体存储器结构及其控制方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5514882A (en) * 1992-04-27 1996-05-07 The University Of British Columbia Bistable four layer device memory cell and method for storing and retrieving binary information
US7652916B2 (en) * 2003-08-07 2010-01-26 Contour Semiconductor, Inc. SCR matrix storage device
CN1604233A (zh) * 2003-09-30 2005-04-06 艾格瑞系统有限公司 编程一次性可编程的存储器器件的装置和方法
CN101777572A (zh) * 2010-01-21 2010-07-14 复旦大学 一种半导体存储器结构及其控制方法

Also Published As

Publication number Publication date
WO2012149703A1 (zh) 2012-11-08
CN102768850A (zh) 2012-11-07

Similar Documents

Publication Publication Date Title
US10553281B2 (en) Memory cells, memory cell arrays, methods of using and methods of making
US9614006B2 (en) Semiconductor constructions, and methods of forming cross-point memory arrays
US20190027220A1 (en) Memory cells, memory cell arrays, methods of using and methods of making
US8487450B2 (en) Semiconductor constructions comprising vertically-stacked memory units that include diodes utilizing at least two different dielectric materials, and electronic systems
US9013918B2 (en) Two-terminal memory cell and semiconductor memory device based on different states of stable current
US9112046B2 (en) Memory cells and methods of storing information
CN104051465A (zh) 可变电阻存储器件及其驱动方法
KR102447261B1 (ko) 메모리 셀을 포함하는 메모리 어레이
CN110544742B (zh) 一种铁电相变混合存储单元、存储器及操作方法
KR102226206B1 (ko) 이중 pn 접합을 포함하는 메모리 소자 및 그 구동방법
CN105938834B (zh) 半导体器件
CN102768850B (zh) 半导体器件及半导体存储装置
CN110024123A (zh) 双端子垂直型1t－动态随机存取存储器及其制造方法
JP2011192787A (ja) 半導体記憶装置
US20050195640A1 (en) Two-component, rectifying-junction memory element
CN110021610A (zh) 不含单独二极管膜的三维纵向多次编程存储器
CN110021623A (zh) 含有自建肖特基二极管的三维纵向多次编程存储器
KR102156685B1 (ko) 2단자 수직형 사이리스터 기반 1t 디램
CN107749441B (zh) 一种低温下具有阈值电阻转变功能的材料及其制备方法
USRE47381E1 (en) Forming semiconductor cells with regions of varying conductivity
CN110021622A (zh) 地址线含有不同金属材料的三维纵向多次编程存储器
CN110047870A (zh) 地址线含有不同金属材料的三维纵向多次编程存储器
CN110047869A (zh) 含有多层编程膜的三维纵向多次编程存储器
CN101414481A (zh) 基于SiSb复合材料的相变存储器单元
CN110021601A (zh) 含有多层反熔丝膜的三维纵向一次编程存储器

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant