CN110047869A - 含有多层编程膜的三维纵向多次编程存储器 - Google Patents

含有多层编程膜的三维纵向多次编程存储器 Download PDF

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CN110047869A CN201810045348.0A CN201810045348A CN110047869A CN 110047869 A CN110047869 A CN 110047869A CN 201810045348 A CN201810045348 A CN 201810045348A CN 110047869 A CN110047869 A CN 110047869A
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    • H10B63/84Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays arranged in a direction perpendicular to the substrate, e.g. 3D cell arrays

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Abstract

本发明提出一种含有多层编程膜的三维纵向多次编程存储器(3D‑MTPV)。它含有多个相互垂直堆叠的水平地址线,多个穿透水平地址线的存储井,一层覆盖存储井边墙的编程膜,多条形成在存储井中的竖直地址线。编程膜含有多层次膜,这些次膜含有不同的编程材料。

Description

含有多层编程膜的三维纵向多次编程存储器
技术领域
本发明涉及集成电路存储器领域,更确切地说,涉及多次编程存储器(multiple-time programmable memory,简称为MTP;也被称为重复编程存储器)。
背景技术
三维多次编程存储器(3D-MTP)是一种单体(monolithic)半导体存储器,它含有多个垂直堆叠的MTP存储元。3D-MTP的存储元分布在三维空间中,而传统的平面型MTP的存储元分布在二维平面上。相对于传统MTP,3D-MTP具有存储密度大、存储成本低等优点。
美国专利申请US 2017/0148851 A1(申请人:Hsu;申请日:2016年11月23日)提出一种三维纵向多次编程存储器(3D-MTPV)。它含有多个垂直堆叠的水平地址线,多个穿透水平地址线的存储井,覆盖存储井边墙的编程膜和二极管膜(也被称为选择器selector、选向器steering element、准导通膜等名称),以及多条形成在存储井中的竖直地址线。在该专利申请中,为了实现存储元的编程以及避免存储元之间的干扰,每个存储元均含有单独的编程膜和单独的二极管膜。二极管膜的厚度一般较大。以P-N薄膜二极管为例,具有良好正反电流选择比(rectifying ratio)的P-N薄膜二极管的厚度在100nm以上。这么厚的二极管膜如形成在存储井中,将导致存储井尺寸很大,存储密度降低。
发明内容
本发明的主要目的是提高三维多次编程存储器(3D-MTP)的存储密度。
本发明的另一目的是使存储井的填充工艺更加简单。
本发明的另一目的是使存储井的尺寸更小。
本发明的另一目的是在存储元漏电流较大的情况下保证3D-MTP的正常工作。
为了实现这些以及别的目的,本发明提出一种含有多层编程膜的三维纵向多次编程存储器(3D-MTPV)。它含有多个在衬底电路上并肩排列的MTP存储串,每个MTP存储串垂直与衬底且含有多个垂直堆叠的MTP存储元。具体说来,3D-MTPV含有多条垂直堆叠的水平地址线(字线)。在刻蚀出多个穿透这些水平地址线的存储井后,在存储井的边墙覆盖一层编程膜,并填充导体材料以形成竖直地址线(位线)。导体材料可以是金属材料或掺杂的半导体材料。MTP存储元形成在字线和位线的交叉处。
为了避免存储井尺寸过大,本发明中的MTP存储元只含有单独的编程膜,并不含有单独的二极管膜, 二极管是在水平地址线、编程膜以及竖直地址线之间自然形成的。由于不需在存储井的边墙上形成二极管膜,存储井的填充变得容易,这将简化工艺流程。此外,这种设计还能缩小存储井的尺寸,增加存储密度。
这种自然形成的二极管(即自建二极管)性能一般不佳,漏电流较大。为了避免在读过程中由于漏电流过大导致存储元之间互相干扰,本发明还提出一种“全读”模式:在一个读周期中读出与一条字线电耦合的所有MTP存储元存储的信息。读周期分两个阶段:预充电阶段和读阶段。在预充电阶段,MTP阵列中所有地址线(包括所有字线和所有位线)均被预充电到一预设电压。在读阶段,当一选中字线上的电压上升到读电压VR后,它通过与之耦合的MTP存储元向所有位线充电。通过测量位线上的电压变化,可确定相应MTP存储元所存储的信息。
相应地,本发明提出一种含有多层编程膜的三维纵向多次编程存储器(3D-MTPV),其特征在于含有:一含有一衬底电路(0K)的半导体衬底(0);多层处于该衬底电路(0K)上并垂直堆叠的水平地址线(8a-8h);多个穿透所述多层水平地址线(8a-8h)的存储井(2a);一层覆盖该多个存储井(2a)边墙并含有第一编程次膜(6)和第二编程次膜(6`)的编程膜(6a),该第一和第二编程次膜(6, 6`)含有不同编程材料;多条形成在该多个存储井(2a)中的竖直地址线(4a);多个形成在该水平地址线(8a-8h) 与该竖直地址线(4a)交叉处的MTP存储元(1aa-1ha)。
附图说明
图1A是第一种不含单独二极管膜的3D-MTPV的z-x截面图;图1B是其沿AA’的x-y截面图;图1C是一种含有多层编程膜的MTP存储元的截面图。
图2A-图2C是该3D-MTPV三个工艺步骤的截面图。
图3A表示MTP存储元的符号及其意义;图3B是第一种MTP阵列采用的“全读模式”读出电路的电路图;图3C是其时序图;图3D是二极管的I-V曲线。
图4A是第二种不含单独二极管膜的3D-MTPV的z-x截面图;图4B是其沿CC’的x-y截面图;图4C是第二种MTP阵列采用的读出电路的电路图。
注意到,这些附图仅是概要图,它们不按比例绘图。为了显眼和方便起见,图中的部分尺寸和结构可能做了放大或缩小。在不同实施例中,相同的符号一般表示对应或类似的结构。“/”表示“和”或“或”的关系。“衬底中”是指功能器件(active devices)均形成在衬底中(包括衬底表面上),而互连线形成在衬底上方、不与衬底接触。“衬底上”是指功能器件形成在衬底上方、不与衬底接触。
具体实施方式
图1A是第一种不含单独二极管膜的三维纵向多次编程存储器(3D-MTPV)的z-x截面图。它含有多个位于衬底电路0K上、且并肩排列的竖直MTP存储串(简称为MTP存储串)1A、1B…。每个MTP存储串1A与衬底0垂直,它含有多个垂直堆叠的MTP存储元1aa-1ha。
本图中的实施例是一MTP阵列10。MTP阵列10是所有共享有至少一条地址线的存储元的集合。它含有多条垂直堆叠的水平地址线(字线)8a-8h。在刻蚀出多个穿透这些水平地址线8a-8h的存储井2a-2d后,在存储井2a-2d的边墙覆盖一层编程膜6a-6d,并填充导体材料以形成竖直地址线4a-4d(位线)。
MTP存储元1aa-1ha形成在字线8a-8h与位线4a的交叉处。在MTP存储元1aa中,编程膜6a含有一编程材料,其电阻在编程时可从高电阻转变为低电阻、或从低电阻转变成高电阻。作为一个例子,编程膜6a含有相变(phase-change material,简称为PCM)材料、或阻变(resistive RAM,简称为RRAM)材料等编程材料。
图1B是该3D-MTPV沿AA’的x-y截面图。水平地址线8a为一导体板,它可以与两行或两行以上的竖直地址线(此处为八条竖直地址线4a-4h)耦合,以形成八个MTP存储元1aa-1ah。这些MTP存储元(与一条水平地址线8a电耦合的所有MTP存储元)1aa-1ah构成一MTP存储组1a。由于水平地址线8a很宽,它可以采用低精度光刻技术(如特征线宽>60 nm的光刻技术)来形成。
为了避免由于二极管膜较厚而导致存储井尺寸较大,本发明中的MTP存储元只含有单独的编程膜。如图1C所示,MTP存储元1aa只含有单独的编程膜6a,并不含有单独的二极管膜,二极管是在水平地址线8a、编程膜6a以及竖直地址线4a之间自然形成的。由于只需在存储井2a的边墙上形成编程膜6a,而不需要形成二极管膜,存储井2a的填充变得容易,这将简化工艺流程。此外,这种设计还能缩小存储井2a的尺寸,增加存储密度。
为了提高二极管的正反电流比(rectifying ratio),编程膜6a采用多层编程次膜。在该实施例中,编程膜6a含有第一编程次膜6和第二编程次膜6`,这两个次膜含有不同的编程材料。比如说,第一编程次膜6含有金属氧化物,而第二编程次膜6`含有金属氮化物。流过水平地址线8a-第一编程次膜6-第二编程次膜6`-竖直地址线4a的电流具有二极管电气特性。此外,通过使水平地址线8a-编程膜6a之间的界面(interface)7不同于竖直地址线4a-编程膜6a之间的界面5,也可以提高二极管的正反电流比。
除了采用多层编程膜6a以外,还可以让水平地址线8a和竖直地址线4a采用不同导体材料来进一步提高二极管的正反电流比。在第一实施例中,水平地址线8a含有P型半导体材料、竖直地址线4a含有N型半导体,它们之间形成一半导体二极管。在第二实施例中,水平地址线8a含有金属材料,竖直地址线4a含有半导体材料,它们之间形成一肖特基二极管。在第三实施例中,水平地址线8a含有半导体材料,竖直地址线4a含有金属材料,它们之间形成一肖特基二极管。在第四实施例中,水平地址线8a含有第一金属材料,竖直地址线4a含有第二金属材料,第一金属材料和第二金属材料为不同金属材料。作为一个例子,它们的功函数不同。
图2A-图2C表示该3D-MTPV的三个工艺步骤。所有的水平地址层12a-12h连续形成(图2A)。具体说来,在将衬底电路0K平面化后,形成第一水平导体层12a。这个水平导体层12a不含有任何图形。在该第一水平导体层12a上形成第一绝缘层5a。类似地,第一绝缘层5a也不含有任何图形。在第一绝缘层5a上再形成第二水平导体层12b。如此类推,直到形成所有的水平导体层(此处共八层)。在图2A的形成过程中,没有图像转换步骤(如光刻步骤)。由于每个水平导体层的平面化保持良好,3D-MTPV可以含有数十上百个水平导体层。在形成了所有的水平导体层12a-12h后,通过第一刻蚀一次性地刻蚀所有水平导体层12a-12h以形成多条垂直堆叠的水平地址线8a-8h(图2B)。之后,通过第二刻蚀一次性地形成多个穿透所有水平地址线8a-8h的存储井2a-2d(图2C)。在其侧壁上覆盖编程膜6a-6d,并填充导体材料,以形成多条竖直地址线4a-4d。
图3A是MTP存储元1的符号。MTP存储元1含有字线(正极)8和位线(负极)4,在字线8和位线4之间含有编程膜12和二极管14。编程膜12的电阻在编程时可从高电阻转变为低电阻、或从低电阻转变成高电阻;在外加电压的数值小于读电压或方向与读电压相反时,二极管14的电阻大于读电阻。如前所述,MTP存储元1中只含有单独的编程膜,而不含有单独的二极管膜。二极管14是在字线(水平地址线)8和位线(竖直地址线)4之间自然形成的。这种自然形成的二极管14性能一般不佳,漏电流较大。为了避免在读过程中由于漏电流过大导致存储元之间互相干扰,本发明提出一种“全读”模式:在一个读周期中,读出与一条字线电耦合的所有MTP存储元存储的信息。
图3B表示第一种MTP阵列10采用的“全读模式”读出电路。MTP阵列10含有字线(水平地址线)8a-8h、位线(竖直地址线)4a-4h、以及MTP存储元1aa-1ad...。MTP阵列10的周边电路含有一个多路复用器(MUX)40和一读出放大器30。在该实施例中,MUX 40为4-to-1MUX。图3C是其时序图。读周期T含有一预充电阶段tpre和一读阶段tR:在预充电tpre阶段,MTP阵列10中所有地址线(8a-8h、4a-4h)都被充至一预设电压(如放大电路30的输入偏置电压Vi)。在读阶段tR,所有位线4a-4h悬浮,被选中字线8a的电压上升到读电压VR,并通过MTP存储元1aa-1ah向所有位线4a-4h充电。MUX 40将每条位线上的电压分别送到读出放大器30。如果该电压大于读出放大器30的翻转电压Vt,则输出VO翻转。在读周期T结束时,存储组1a中所有存储元1aa-1ah存储的数字信息均被读出。
图3D是二极管14的I-V曲线。由于读出放大器30的阈值电压Vt较小(~0.1V),在读阶段所有位线4a-4h上的电压变化较小,未被选中存储元(如1ca)上的反向电压约为-Vt。只要二极管14的电气(I-V)特性满足条件I(VR)>>n*I(-Vt),就不会影响3D-MTPV的正常工作。这里,n为一条位线(如4a)上所有MTP存储元的数目。注意到,由于正向电压VR的值远远大于反向电压-Vt的值。即使二极管14的漏电流较大,由于反向电压-Vt的值很小(~0.1V),上述条件很容易满足。
为方便地址解码,本发明还利用存储井的侧壁形成多个纵向晶体管。图4A-图4C表示第二种不含单独二极管膜的3D-MTPV.。它含有纵向晶体管3aa-3ad。其中,纵向晶体管3aa是一传输晶体管(pass transistor),它含有栅极7a、栅介质6a和沟道9a(图4A)。沟道9a由填充在该存储井2a中的半导体材料构成,其掺杂可以与竖直地址线4a相同、浓度较低、或类型相反。栅极7a包围存储井2a、2e,并控制传输晶体管3aa、3ae(图4B);栅极7b被包围存储井2b、2f,并控制传输晶体管 3ab、3af;栅极7c包围存储井2c、2g,并控制传输晶体管 3ac、3ag;栅极7d包围存储井2d、2h,并控制传输晶体管3ad、3ah。传输晶体管3aa-3ah形成至少一解码级(图4C)。在一实施例中,当栅极7a上的电压为高,而栅极7b-7d上的电压为低时,仅传输晶体管3aa和3ae导通,其它传输晶体管均断开。这时,衬底电路层中的MUX 40`在位线4a和4e中选择一个信号,送至读出放大器30。通过在存储井2a-2d中形成多个纵向晶体管3aa-3ad,本实施例能简化解码器的设计。
应该了解,在不远离本发明的精神和范围的前提下,可以对本发明的形式和细节进行改动,这并不妨碍它们应用本发明的精神。因此,除了根据附加的权利要求书的精神,本发明不应受到任何限制。

Claims (10)

1.一种三维纵向多次编程存储器(3D-MTPV),其特征还在于含有:
一含有一衬底电路(0K)的半导体衬底(0);
多层处于该衬底电路(0K)上并垂直堆叠的水平地址线(8a-8h);
多个穿透所述多层水平地址线(8a-8h)的存储井(2a);
一层覆盖该多个存储井(2a)边墙并含有第一编程次膜(6)和第二编程次膜(6`)的编程膜(6a),该第一和第二编程次膜(6, 6`)含有不同编程材料;
多条形成在该多个存储井(2a)中的竖直地址线(4a);
多个形成在该水平地址线(8a-8h) 与该竖直地址线(4a)交叉处的MTP存储元(1aa-1ha)。
2.根据权利要求1所述的存储器,其特征还在于:所述第一编程次膜(6)含有金属氧化物,所述第二编程次膜(6`)含有金属氮化物。
3.根据权利要求1所述的存储器,其特征还在于:所述水平地址线(8a)和所述编程膜(6a)之间的界面(7)与所述竖直地址线(4a)和所述编程膜(6a)之间的界面(5)不同。
4.根据权利要求1所述的存储器,其特征还在于:所述编程膜(6a)含有相变(PCM)材料。
5.根据权利要求1所述的存储器,其特征还在于:所述编程膜(6a)含有阻变(RRAM)材料。
6.根据权利要求1所述的存储器,其特征还在于:所述水平地址线(8a)、所述编程膜(6a)以及所述竖直地址线(4a)构成一二极管(14)。
7.根据权利要求6所述的存储器,其特征还在于:在一个读周期(T)中读出与被选中水平地址线(8a)电耦合的所有MTP存储元(1aa-1ah)存储的信息。
8.根据权利要求7所述的存储器,其特征还在于:在所述读周期(T)中,被选中水平地址线(8a)上的电压为读电压(VR);当位线电压大于翻转电压(Vt)时,输出翻转;所述二极管(14)的电气特性满足条件I(VR)>>n*I(-Vt),其中,n为所述竖直地址线(4a)上所有MTP存储元的数目。
9.根据权利要求1所述的存储器,其特征还在于:所述多个MTP存储元(1aa-1ha)构成一竖直存储串(1A)。
10.根据权利要求9所述的存储器,其特征还在于:所述竖直存储串(1A)与一纵向晶体管(7a)电耦合。
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CN110571235A (zh) * 2019-08-30 2019-12-13 华中科技大学 一种三维超晶格相变存储阵列及其制备方法与应用

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