CN1601653A

CN1601653A - 以参考位线的均衡来开启字线解码器的装置

Info

Publication number: CN1601653A
Application number: CN 03158724
Authority: CN
Inventors: 陈宗仁
Original assignee: Elite Semiconductor Memory Technology Inc
Current assignee: Elite Semiconductor Memory Technology Inc
Priority date: 2003-09-22
Filing date: 2003-09-22
Publication date: 2005-03-30
Anticipated expiration: 2023-09-22
Also published as: CN100501866C

Abstract

披露了一种开启字线解码器的装置，尤其是一种利用参考位线的均衡来开启字线解码器的装置。包括：一均衡要求装置，当有均衡要求产生时，产生一均衡启始信号；以及一均衡控制装置，接收该均衡启始信号，并执行均衡工作，当开始执行均衡工作时，利用一字线控制信号去禁止(disable)一字线解码器，而当均衡工作结束时，则利用该字线控制信号去使能(enable)该字线解码器。本发明可确保位线均衡(equalization)期间将不会有字线被开启，并且减少了最快字线与最慢字线之间的开启时间差。本发明可应用于读取和写入周期，并且可实施于同步SRAM、异步SRAM、低功率SRAM和高速SRAM。

Description

以参考位线的均衡来开启字线解码器的装置

技术领域

本发明涉及一种用以控制字线解码器的装置，特别是涉及一种监测参考位线的均衡结果来开启字线解码器的装置。

背景技术

在静态随机存取存储器(Static Random Access Memory，SRAM)中，每一个SRAM存储单元(cell)都包含有一个正向位线(bit line，BL)以及一反向位线(bit line bar，BL’)。在执行存储单元读取或写入周期之前，必须先对SRAM存储单元的一BL与一相关的BL’做均衡(equalization)的工作，也就是把相关的BL与相关的BL’的电压拉到一个等电位，有可能是VCC，也有可能是VSS，此电位必须高于SRAM存储单元的转换(flip)电压。如此，可以避免由于错误的计时而将错误的数据写入即将被开启的存储单元。

图1为一传统异步SRAM的电路设计方块图。SRAM存储单元阵列被区分成很多区块(section)以加速存储单元存取速度，在此以一个区块的存储单元阵列加以说明。ABUF100为地址缓冲器，用来接收外部地址XA，并产生用在芯片中的内部地址A。地址A包括两个主要部分，一个被称为字线地址，另一个被成为位线地址。主字线(Main Word Line，MWL)解码器102和次字线前置解码器104(Sub-WLPre-decoder)接收字线地址，经过解码后产生MWL、sw0和sw1。sw0与sw1其中之一、以及MWL，将会在次位线解码器118(sub-WL Decoder)再次解码，以激发选定的区内所选定的字线。行解码器106包括区块选择器和位线地址解码器，用以产生区块使能信号(Section Enable Signal，SEC)和位切换(Bit Switch，BS)使能信号(LBL)。SEC和LBL可使能BS以选择位线对(BL pair)。如图2所示，SEC信号也同时送至次字线前置解码器104，以使能该前置解码器104。地址转换检测(AddressTransition Detection，ATD)电路108在当地址被拨动时产生ATD信号。而ATD信号会藉由触发位线均衡启始(BL Equalization Initiation)电路产生BPCB信号，而启动位线均衡电路112；其中BPCB的活化周期(active period)即为BL的均衡周期。

由以上可清楚的看出，字线的拨动(toggle)与BL均衡的时序必须有相当密切的关系。若字线开启在BL均衡完成之前，将造成错误的数据被写入选择的存储单元内，产生数据存取的错误。因此，在做整合集成电路(IntegratedCircuit，IC)设计时必须避免此种情况的发生。另外同步SRAM(SynchronousSRAM)因为也有类似的设计方式，因此在设计时也必须排除这种会造成数据存取错误的情形。

而在SRAM的设计中，一般是去控制被选择的字线开启的时序，使得任何一条即将要被打开的字线的被开启时间必须在位线被均衡之后。因此，SRAM的设计者必须利用地址拨动(toggle)以找出解码操作中最早被打开的字线，并且适当地调整列解码器(主字线解码器102和次字线前置解码器104)的时序，以便满足上述的设计需求。但上述的方式不但延后了最早被打开的字线的时间，也会同时延后了最后被打开的字线的时间。这结果将会增长了对存储单元撷取数据所需的时间，造成芯片的速度损失。再者，当设计者有所疏失而无法正确找到最早被打开字线的时序，或制程变异增大时，此种时序上的需求将无法被满足。

美国专利5,268,863中提及一种确保在字线开启前BL已完成均衡的方法，但该专利所提出的方法只适用于当写入周期改变至读取周期时，利用一写入使能(write enable)信号所对应的控制信号WED去控制字线被开启的时序，藉此防止地址(address)比写入使能较早改变时所产生的问题。然而，美国专利5,268,863并未处理从BL均衡至字线开启的时序问题。

美国专利5,343,432中运用了字线开启时产生一个信号，将此信号回馈至ATD，用以截断ATD所产生的脉冲。这样，BL均衡的时间就可以降低，数据撷取时间(access time)可以缩短。但是，这种方法仍然没有解决字线有可能在BL均衡前被开启的问题。

发明内容

有鉴于此，本发明的主要目的，在于提供一种利用一参考位线(ReferenceBit Line，RBL)在SRAM中开启字线的装置。利用该RBL的均衡去控制字线的时序，以满足BL均衡在字线被开启之前的需求。

根据上述目的，本发明提出一种开启字线解码器的装置，包括：一存储器包括一存储器阵列，多条字线，多条位线，一字线解码器，一均衡器，以及一均衡控制装置。存储器阵列由行与列表示。字线与位线都连接于存储器阵列的行与列。字线解码器连接于字线，用来选择其中一条字线。均衡器连接于位线，用来均衡位线至希望达到的电压。均衡控制装置监视均衡器，并于均衡器执行均衡时，禁止(disable)字线解码器，以及当均衡操作完成后，使能(enable)字线解码器。

本发明可应用于同步、异步、低功率或高速SRAM；且由于本发明所采用的策略是延迟最早被开启的字线而非最慢，因此对存储器的撷取时间而言并不会有影响。

本发明的方法的优点是：

1.电路设计者并不需要去拖延字线的开启时间：只要均衡还没进行完毕，字线解码的动作便会被WLINH信号所阻挡，而不至于激发任何一字线。因此，可以确保字线激发的时间必须要晚于均衡完成的时序的要求。

2.结果不受制程飘移的影响：由于是一种逻辑上的控制，因此，字线激发的时间必定会晚于均衡完成的时间，这结果不会受到任何制程飘移的影响。

3.数据撷取时间将会更确定：在设计均衡的时序时，仅仅需要使均衡完成的时间快于最晚的字线激发的时间。如此，最快的字线激发的时间将会受WLINH信号而延后。所以，最晚的字线激发的时间与最快的字线激发的时间的差将会缩短，即数据撷取时间将会更确定。

附图说明

图1为传统异步SRAM的电路设计方块图；

图2为传统异步SRAM的部分控制电路图；

图3为本发明的系统架构方块图；

图4为本发明RBL均衡电路的实际电路图；

图5为本发明控制信号的组合逻辑电路图；

图6为本发明的控制信号的时序图；以及

图7为本发明的控制机制的流程图。

附图符号说明

100～地址缓冲器；

102～主字线解码器；

104～次字线前置解码器；

106～行解码器；

108～地址转换检测电路；

110～位线均衡启始电路；

112～位线均衡电路；

114～位切换电路；

116～SRAM存储器存储单元；

118～次字线解码电路；

200地址缓冲器；

202主字线解码器；

204～次字线前置解码器；

206行解码器；

207均衡要求装置；

208～地址转换检测电路；

210～位线均衡启始电路；

211～均衡控制装置；

212～位线均衡电路；

213～参考位线均衡电路；

214～位切换电路；

216～SRAM存储器存储单元；以及

218～次字线解码电路。

具体实施方式

为使本发明的上述目的、特征和优点能更明显易懂，下文特举一较佳实施例，并结合附图式详细说明如下。

本发明的系统架构图如图3所示，其中次字线前置解码器204是由一参考位线均衡电路213所控制，这种控制方式可确保BL均衡工作在字线被开启之前完成的时序要求。本发明利用一参考位线均衡电路213(RBL)提供当存储单元在做均衡工作时，用来控制字线解码器的控制信号。

参考图3，系统地址XA先经由地址缓冲器200(ABUF)锁定为存储器存储单元阵列216所需做数据存取的地址A，地址A被用在存储器芯片的内部。地址A再分别经由列解码器(包括主字线解码器202、次字线前置解码器204与次字线解码器218)来选定所需的字线；经由行解码器206来选定所需的位线对(BL pairs)。相关于字线的地址A可以分为高位部分以及低位部分。主字线解码器用以解码高位部分，以产生一主字线信号。次字线前置解码器204在所选的区块中，解码低位部分。依据主字线信号以及次字线解码器的SW0/SW1，被选定的区块中一个字线会被启动。

当地址A产生拨动时，地址转换检测电路208产生一ATD信号至位线均衡启始电路210；而在位线均衡启始电路210接收到ATD信号时，送出一BPCB控制信号使能BL均衡电路212和RBL均衡电路213。BL均衡电路212在接收到BPCB控制信号时，负责执行位线对的均衡工作；而RBL均衡电路213在接收到BPCB控制信号时，立即送出一字线控制信号(WLINH)给次字线前置解码器204，以禁止列解码器的解码动作直到均衡工作完成，随后才再利用该WLINH控制信号以使能次字线前置解码器204，重新恢复列解码器的解码工作。本发明在此利用禁止次字线前置解码器204的方式，主字线解码器202负责大多数相关于字线的地址的解码动作，次字线前置解码器204负责少部分相关于字的地址的解码动作，即是做区块选取的动作。如此，主字线解码器202解码后的讯号可以在每一个区块的次字线解码器218前待命。一旦次字线前置解码器204被使能后，次字线前置解码器204可以快速的进行解码，进而使次字线解码器218激发应该选定的字线。如此，可以节省禁止控制所需时间。

图4为RBL均衡电路213实际电路的示意图。本发明利用此电路以感测RBL的电压电平，并产生控制信号WLINH以控制次字线前置解码器204，其控制信号的组合逻辑电路如图5所示。RBL必须要尽可能真实的反映出每一条存储器阵列中每一BL的电性，因此RBL以及RBL’可以利用存储器阵列中多增加一对BL来形成，或是直接使用缓冲位线(dummy BL)在存储器阵列中，以防止邻近效应(proximity，effect)。图5为次字线前置解码器204仅仅解码一个地址A的位时的组合逻辑电路。图6为本发明的控制信号时序图，其中需注意图中的时间间隔与逻辑电平并未依照比例来画，在此仅描述一些重要信号彼此间时序的关系。

参考图6的时序并配合图3至图5，当地址A发生拨动后随即由地址转换检测电路208反映出一由逻辑0变为逻辑1的正向脉冲ATD信号，行解码器206也会立刻进行解码以使某一区块所相对应的SEC信号由逻辑0变为逻辑1。而ATD脉冲的上升缘会触发位线均衡启始电路210，使BPCB信号由逻辑1变为逻辑0，BPCB信号的下降缘会触发BL均衡电路212，并启动位线均衡工作。在均衡工作的启始阶段，PBCB讯号在高电位，由于RBL仍为低电位(即RBL在非均衡状态)，且晶体管PG被导通，使得反向器1的输入端感应到逻辑0，因此反向器2的输出立即由逻辑1变为逻辑0，意即WLINH信号由逻辑1变为逻辑0，而WLINH信号的下降缘将使次字线前置解码电路204禁止，并且当WLINH信号为逻辑0时，将使sw0和sw1也为逻辑0，因此，sw0与sw1所对应的区块的次字线解码器218都会被禁止。

而随着位线均衡工作的进行，RBL的电位将慢慢被提升到一定电平，使得反向器1的输入端感应到逻辑1，随之使WLINH信号由逻辑0变为逻辑1。WLINH信号的上升缘代表着均衡工作的结束，并且使能字线前置解码电路204。如图5中所示，sw0或sw1其中之一将会由逻辑0变为逻辑1，用以使所对应的一区块的次字线解码器218被使能。其中需注意的是当晶体管PG被关闭后，意即均衡工作结束时，反向器1的输入端将被锁定在高电平。如上所述本发明的控制机制如图7的流程图所示。

为了确保监测RBL能代表监测了所有BL，因此，RBL的均衡动作必须是BL在均衡动作时的最差条件。譬如说，如果均衡完成的条件是BL的电位到达某一高电平VCC，则RBL的电位在进行均衡的起始状态(initialcondition)必须是BL中的最低电平VSS。反之，如果均衡完成的条件是BL的电位到达某一低电平VSS，则RBL的电位在进行均衡的起始状态(initialcondition)必须是BL中的最高电平VCC。

由以上本发明的工作机制可清楚看出，本发明利用WLINH信号来禁止或使能解码电路，将可确保位线均衡期间将不会有字线被开启，并且减少了最快字线与最慢字线之间的开启时间差。本发明可应用于读取和写入周期，并且可实施于同步SRAM、异步SRAM、低功率SRAM和高速SRAM。

本发明虽以一较佳实施例披露如上，然其并非用以限定本发明，本领域的技术人员在不脱离本发明的精神和范围的前提下，可做若干的更动与润饰，因此本发明的保护范围视后附的权利要求为准。

Claims

1.一种存储器装置，包含有：

一存储器阵列，排列成多行与多列；

多条字线，连接至该存储器阵列的所述行；

多条位线，连接至该存储器阵列的所述列；

一字线解码器，连接所述字线，用以选择所述字线的一条字线；

一均衡装置，连接至所述位线，用以均衡所述位线至一希望的电位；以及

一均衡控制装置，用以监测该均衡装置，当该均衡装置执行均衡工作时，禁止该字线解码器，而当均衡工作结束时，则使能该字线解码器。

2.如权利要求1所述的存储器装置，其中该存储器装置还包含有：

一地址转换检测电路，用以检测多条地址线，当有至少一条所述地址线的电压发生变动时，产生一地址转换检测信号；以及

一位线均衡启始电路，以该地址转换检测信号为依据，产生一均衡启始信号，以使该均衡装置执行均衡工作，

其中，该均衡控制装置依据该均衡启始信号，禁止该字线解码器。

3.如权利要求2所述的存储器装置，其中该均衡控制装置还包含：

一参考位线；

一参考位线均衡电路，以该均衡启始信号为开始执行均衡工作的依据，均衡该参考位线至该希望的电位；以及

一信号产生电路，当该参考位线到达该希望的电位时，产生一信号以使能该字线解码器。

4.如权利要求3所述的存储器装置，其中该参考位线均衡装置为一缓冲位线。

5.如权利要求3所述的存储器装置，其中该希望的电位为一相对的高电位VCC，该参考位线的一预设电压为一相对的低电压VSS。

6.如权利要求3所述的存储器装置，其中该希望的电位为一相对的低电位VSS，该参考位线的一预设电压为一相对的低电压VSS。

7.如权利要求1所述的存储器装置，其中，该存储器阵列分为多个相同大小的区块，每一区块包含有多条区块字线。

8.如权利要求7所述的存储器装置，其中该字线解码器用以解码多条地址线，所述地址线分成高位部分以及低位部分，进一步包括：

一主字线解码器，用以解码该高位部分，以产生一主字线信号；

一次字线前置解码器，在选定所述区块的一个区块，解码该低位部分；以及

多个次字线解码器，一对一的连接于所述区块；

其中，一被选定区块的相对应的次字线解码器依据该字线信号，以激发一对应的区块字线。

9.如权利要求7所述的存储器装置，其中，当该均衡装置执行均衡工作时，该均衡控制装置禁止该次字线前置解码器。

10.如权利要求1所述的存储器装置，应用于静态随机存取存储器的读取周期或写入周期。

11.如权利要求1所述的存储器装置，该装置适用于同步静态随机存取存储器、异步静态随机存取存储器、高速静态随机存取存储器、或低功率静态随机存取存储器。

12.一种控制一存储器装置的方法，该装置包含有：

一存储器阵列，排列成多行与多列；

多条字线，连接至该存储器阵列的多行；

多条位线，连接至该存储器阵列的多列；

一字线解码器，连接所述字线，用以选择所述字线的一条字线；以及

一均衡装置，连接至所述位线，用以均衡所述位线至一希望的电位；

该方法包括下列步骤：

监测该均衡装置，当该均衡装置进行均衡工作时，禁止该字线解码器；以及

监测所述位线，当所述位线完成均衡工作时，使能该字线解码器。

13.如权利要求12所述的控制存储器装置的方法，该方法应用于静态随机存取存储器的读取周期或写入周期。

14.如权利要求12所述的控制存储器装置的方法，其中该存储器装置为一同步静态随机存取存储器、一异步静态随机存取存储器、一低功率静态随机存取存储器、或一高速静态随机存取存储器。

15.如权利要求12所述的控制存储器装置的方法，其中包括监视一参考位线以代表监测所述位线，均衡该参考位线与该均衡装置均衡所述位线S同时发生的。

16.如权利要求15所述的控制存储器装置的方法，其中该参考位线为一缓冲位线。