CN102077289B - 动态功率节省存储器架构 - Google Patents

Abstract

本发明涉及一种存储器，其包括多个接口端口。所述存储器还包括至少两个子阵列，其每一者具有所述存储器的所有位线的例项和所述存储器的字线的一部分。所述存储器具有共同解码器，其耦合到所述子阵列且经配置以控制所述字线中的每一者。所述存储器还包括耦合到所述接口端口中的每一者的多路复用器。所述多路复用器经配置以基于在所述接口端口中的一者或一者以上处所接收的存储器单元的地址而引起对所述子阵列中的一者的选择。

Description

动态功率节省存储器架构

技术领域

本发明大体来说涉及存储器架构，且更特定来说涉及减小动态功率消耗的存储器架构。

背景技术

存储器将支持基础结构中的一者提供到现代计算机和电子装置。随着每单位面积存储器容量和密度增加，较小装置已大体变得更能够进行复杂和强大的处理，例如音频、视频、图形等的处理。许多此类较小装置作为独立、手持式装置而存在，例如移动电话、个人数字助理(PDA)等。因为大部分(如果非所有)手持式装置使用电池提供主要装置电力而操作，所以功率管理在任何手持式装置设计过程(包括将用于此类装置中的存储器的设计)中具有高优先权。

图1为说明标准半导体装置10的图式。半导体装置10为集成式芯片装置，其含有双处理器-处理器100和101，和芯片上存储器102到105。当设计半导体装置10时，常常首先在计算机辅助设计环境中计划各种栅极和组件。在半导体制造商实际开始制造半导体装置10之前产生映射和光刻计划。对设计来说重要的一项考虑为每一组件在半导体材料内的物理占据面积或覆盖面积。此项考虑影响半导体装置10的大小和总平面布置图(floor plan)。平面布置图大体被认为是由半导体装置10的组合组件所占据的物理蓝图或总覆盖面积。

半导体装置10由电池106供电。因此，半导体装置10可为例如移动电话、PDA、手持式装置等若干不同装置内的多种不同专用处理系统。如上所提及，设计半导体装置10时的另一考虑为包括存储器102到105的每一嵌入式构成组件的功率消耗特性。

此类嵌入式存储器所消耗的功率通常经测量为动态或有效功率与备用或静态功率的组合。备用/静态功率大体被认为是切断状态的电流漏泄，其即使在装置被认为切断时也出现。尽管静态功率过去常常为手持式或移动产业中的问题，但其已大体经由上部开关(head switch)和底部开关(foot switch)的使用而受到控制。然而，作为基于应用与存储器的交互的功率消耗的动态功率仍被认为是可实现功率节省的领域。因为动态功率与特定应用存取存储器的方式有关，所以常常提示仔细调谐和控制以便使功率降低。

发明内容

本发明的各种代表性实施例涉及存储器组件，其经配置以减小动态功率消耗。一种存储器组件包括：存储器接口，其用于输入/输出通信；解码器，其耦合到所述存储器接口；至少两个存储器子阵列，其包括存储器单元；位线和字线；以及若干多路复用器，其耦合到所述存储器接口。为了实现功率减小，所述存储器架构经修改以使得每一子阵列包括专用于所述存储器组件的所有位线的例项和专用于所述存储器的所有字线的一部分。因为位线的长度受每一子阵列中的字线的数目影响，所以当小于整个数目的字线包括于每一子阵列中时位线较短地结束。缩短的位线减小电容，此减小动态功率消耗。多路复用器用于基于在存储器接口处所接收的地址的至少一部分辅助对正确子阵列的选择。

本发明的代表性实施例涉及存储器，其包括多个接口端口和至少两个子阵列，所述子阵列每一者具有存储器的所有位线的例项和存储器的所有字线的一部分。存储器还包括解码器，其耦合到所述子阵列且其经配置以控制字线。存储器具有多路复用器，其耦合到所述多个接口端口中的每一者和所述解码器。所述多路复用器可操作以基于所接收的存储器单元地址的至少一部分引起对适当子阵列的选择。

本发明的额外代表性实施例涉及用于制造存储器的方法，其包括：形成各具有多个存储器单元的至少两个子阵列；将解码器耦合于子阵列中的每一者之间；在子阵列中的每一者中形成一组位线，其中每一组具有存储器可存取的位线总数的例项；以及在在一端处耦合到所述解码器的子阵列中的每一者中形成若干字线。每一子阵列中的字线的数目小于经提供用于存储器中的所有字线。所述方法还包括形成一个或一个以上多路复用器，其耦合到所述解码器且经配置以基于存储器地址信息促进对适当子阵列的选择。

本发明的其它代表性实施例涉及存储器，所述存储器由以下各者构成：存储器接口；解码器，其耦合到所述存储器接口；第一存储器块，其耦合到所述解码器且包括存储器的所有位线的第一例项和存储器的一组所有字线的第一部分；以及第二存储器块，其耦合到所述解码器且包括所有位线的第二例项和所述组所有字线的第二部分。所述存储器还包括选择器，其耦合到所述存储器接口且经配置以响应于在所述存储器接口处所接收的信息促进对第一存储器块或第二存储器块中的一者的选择。

前述内容已相当广泛地概括本发明的特征和技术优点以便可更好地理解以下的本发明的详细描述。下文中将描述本发明的额外特征和优点，其形成本发明的权利要求书的标的物。所属领域的技术人员应了解，所揭示的概念和特定实施例可易于用作修改或设计用于实行本发明的相同目的的其它结构的基础。所属领域的技术人员还应认识到，此类等效构造并不脱离如在所附权利要求书中阐述的本发明的精神和范围。当结合附图考虑时，将从以下描述更好地理解据信为本发明的特性的新颖特征(关于其组织与操作方法两者)连同其它目标和优点。然而，应明确地理解，各图中的每一者仅为说明和描述的目的而提供，且并不希望作为本发明的限制的定义。

附图说明

为了更全面地理解本发明，现参考结合附图展开的以下描述，附图中：

图1为说明标准半导体装置的图；

图2为说明标准存储器的框图；

图3为说明另一标准存储器的框图；

图4为说明根据本发明的教示所配置的存储器的框图；

图5为说明根据本发明的教示所配置的另一存储器的框图；

图6为比较标准存储器与根据本发明的教示所配置的存储器的一个实施例的动态功率的曲线；以及

图7为说明用于实施本发明的教示的一个实施例的实例块的流程图。

具体实施方式

存储器中的动态功率经测量为以某一速率切换的位线的电容、存储器的电源电压或摆动电压和操作的频率(即，实际上切换位线的频率)的组合。存储器的动态功率可由以下公式表示：

P_DYN＝CV²α        (1)

其中“C”为以速率“α”切换的总电容，“f”为操作的频率，且“V”为存储器结构的电源电压。因此，为了减小存储器结构中的动态功率，可减小C、V、f或α中的任一者。

减小电压、频率或速率将减小动态功率。然而，减小电压、频率或速率也降低性能。因而，减小电容被视为更有益的解决方案。因为位线的长度决定所述位线的电容，所以电容可通过缩短位线来减小。

现转到图2，展示说明标准存储器20的框图。所述存储器20包含预解码器201、解码器203以及子阵列204-1和204-2。子阵列204-1具有位线205-1-205-M/2和字线206-1-206-N。存储器单元207-[1，1]-207-[N，M/2]在位线205-1-205-M/2与字线206-1-206-N中的每一者的相交处。类似地，子阵列204-2包含位于位线205-(M/2+1)-205-M与字线206-1-206-N的相交处的存储器单元207-[1，(M/2+1)]-207-[N，M]。解码器203包括字线驱动器202-1-202-N，其将在读取和写入处理期间驱动字线206-1-206-N中的一选定者。类似地，位线驱动器208-1-208-M/2和208-(M/2+1)-208-M在读取和写入处理期间驱动位线205-1-205-M/2和205-(M/2+1)-205-M。位线205-1-205-M中的每一者具有长度“L”。

预解码器201从输入接口209接收输入，所述输入接口209在图2中所描绘的实例实施例中包括输入端口Ad(地址)、Ck(时钟)、R(读取)和W(写入)。预解码器201对输入提供初始解码。解码器203消耗预解码器201的最初所解码的输出。基于所接收的地址输入，解码器203通过激活字线驱动器202-1-202-N中的适当一者来发现且激活适当字线。此将激活沿经激活字线的存储器单元中的每一者。所述地址将进一步用于使用位线驱动器208-1-208-M/2或208-(M/2+1)-208-M中的适当一者来识别待激活的适当位线。视正执行读取还是写入而定，位线将使得从存储器单元读取数据或将数据写入到所述单元中。

图3为说明标准存储器30的框图。存储器30在结构上类似于存储器20(图2)且包括在子阵列302-1中的位线d0-d15和子阵列302-2中的位线d16-d31与字线WL₃₀-0-WL₃₀-191的相交处的存储器单元。存储器30的特定实施例具有32条位线。地址大小通常将决定待被包括的字线的最大数目。存储器30使用8位地址且说明32条位线。8位地址足以界定达到256条字线的地址空间。然而，并非始终必需使用最大地址空间中的所有字线。存储器30经说明为具有跨子阵列302-1和302-2的192条字线。

存储器30的占据面积(其为在半导体材料上所占据的空间或面积的量)形成高的矩形形状。此形状由字线WL₃₀-0-WL₃₀-191的数目产生，所述数目大体上超过位线d0-d31的数目。当前制造的存储器的此典型纵横比形成长位线，此又导致抬高动态功率消耗的大电容(C₃₀)。此外，在“高而窄(tall and skinny)”的矩形占据面积的情况下，将信号路由到半导体芯片上的不同部分或块可成为问题，因为此矩形形状未最大化芯片上的覆盖面积。此存储器可潜在地阻碍通信信号在两点之间的可能最直线路中行进。

矩形占据面积具有与按比例缩放这些装置时的物理制造限制有关的额外缺点。当在计算机辅助设计环境中进行绘制时，转角可在计算机屏幕的图形界限内看似非常尖锐。此外，计算机设计环境可允许组件“弯曲”或成形以配合半导体区域的非均一开放区域。然而，当进行将那些尖锐转角或非惯例形状操作到实际半导体材料中的印刷和光刻时，转角经修圆。使用当前光刻技术来产生完全尖锐的转角或复杂的形状是非常困难的(如果非不可能)。在所设计的矩形或不规则形状的情况下，随着其在半导体材料中变得越来越小，修圆最终形成可能无法印刷和/或蚀刻到半导体材料上的物件。

图4为说明根据本发明的一个实施例所配置的存储器40的框图。存储器40具有与存储器30(图3)相同总数的位线(d0-d31)和字线(WL₂₁-0-WL₂₁-191)。为了减小存储器40中的位线电容，存储器40象征性地表示为“折叠”的。参考存储器30(图3)，子阵列302-1可展示为两半A1和A2。当存储器“折叠”时，代替于在具有一半位线和所有字线的高而窄的矩形中A1和A2彼此堆叠，而是将存储器40的子阵列403-1配置为在具有所有位线(d0-d31)和一半字线(WL₄₀-0-WL₄₀-95)的例项的较短矩形中A1在A2旁边。类似地，子阵列403-2将B1配置在B2旁边，其中具有所有位线(d0-d31)和另一半字线(WL₄₀-96-WL₄₀-191)的另一例项。因为子阵列403-1和403-2中的每一者具有一半字线，所以位线d0-d31的长度等于存储器30(图3)的字线长度的一半。位线长度的一半对应于电容的一半，C₄₀＝C₃₀/2，其对应于动态功率的一半。此外，存储器40的新的占据面积产生大体上正方形形状，此非常有益于组件设计。

应注意，本发明的各种实施例还可在概念上被视作具有包含在B1旁边的A1的子阵列403-1。A1和B1两个区域共享相同的字线地址，但位线不同。类似地，区域A2和B2共享相同的字线地址，但具有不同的位线，因此其也可在概念上被视作在子阵列403-2中彼此并列。

预解码器400包括位线驱动器404和多路复用器405。多路复用器405用于确定在起始读取或写入过程时存取哪一子阵列。使用位线识别符的输入和存储器单元地址的至少一部分，多路复用器405将确定存取子阵列403-1还是403-2。举例来说，视地址范围而定，位线d0可在子阵列403-1或403-2中。考虑图4中所说明的配置，如果地址范围为95或更小，那么子阵列403-1将被多路复用器405选择。否则，如果地址范围为96或更大，那么子阵列403-2将被多路复用器405选择。

为了实施用于多路复用器405的逻辑，考虑存储器40的分割。在图4中所描绘的实施例中有192条字线的情况下，使用8位地址(位“A0-A7”，其中A7为最高有效位(MSB))。存储器40的分割发生在被提供用于存储器40的总字线的中间处或在数目95处。因此，首先确定8位地址中有多少个MSB将允许在子阵列403-1中的字线95(WL₄₀-95)与子阵列403-2中的字线96(WL₄₀-96)之间的转变点处的连续中断。单一MSB不可用于存储器40以确定存取哪一子阵列。如上所提及，因为存储器40使用8位地址，所以可能的总地址空间为256。假如使用单一MSB A7，那么当存储器40经配置时，所计算出的从存取子阵列403-1到存取子阵列403-2的转变将会出现在第128条字线WL₄₀-127(即，2⁷)而非95处。因此，所检查出的MSB将会引起子阵列403-1和403-2的不正确映射。多路复用器405将会继续引导对子阵列403-1的存取以寻找字线96-128(WL₄₀-95-WL₄₀-127)，即使这些字线的物理位置在存储器40中的子阵列403-2中。为了获得在图4中所说明的特定实例中在字线95处的准确转变，以下逻辑公式控制由多路复用器405进行的选择：

$A7\·\stackrel{\‾}{A6}+\stackrel{\‾}{A7}\·A6\·A5$

因此，多路复用器405将发信号以选择子阵列206-1，直到其检测到地址的三(3)个MSB为0-1-1或两(2)个MSB为1-0为止。当遇到那两个组合中的任一者时，多路复用器405将发信号以选择子阵列206-2。

应注意，在本发明的各种额外和/或替代实施例中，由多路复用器所使用的特定逻辑公式将反映在子阵列与特定存储器所使用的字线总数之间所选择的分割。举例来说，在利用256条字线和8位地址的存储器中，且选择了各具有总字线的恰好一半的两个子阵列，则将仅会检查MSB A7。在此实施例中，如果A7为0，那么所要位线将在第一子阵列中，否则，所要位线将在第二子阵列中。

实际上，并非所有可用存储器容量可为必需的。在第二实例中，其中使用8位地址且仅需要128条字线以提供足够的存储器容量，多路复用器将留意最后两个MSB(A7和A6)，其中逻辑函数为：

$\stackrel{\‾}{A7}\·A6+A7\·\stackrel{\‾}{A6}$

应进一步注意，在本发明的各种额外和/或替代实施例中的任何特定子阵列中的位线的长度可通过额外“折叠”或配置进一步减小。本发明的实施例不仅限于图4中所描绘的配置。

图5为说明根据本发明的一个实施例所配置的存储器50的框图。存储器50由包括位线驱动器506和多路复用器507的预解码器500、共同解码器501和子阵列502-505构成。替代于将存储器子阵列“折叠”一次(如图4中所示)，而是将存储器50配置为使其子阵列“折叠”多次(例如，两次)，从而产生四个子阵列，子阵列502-505。如先前所提及，“折叠”实际上意味着配置子阵列502-505中的每一者以使其具有全组位线BL-0-BL-M，但具有可寻址的字线总数(WL-0-WL-N)的仅一部分。如图5中所说明，子阵列502具有字线WL-0-WL-(N/4-1)，子阵列503具有字线WL-(N/4)-WL-(N/2-1)，子阵列504具有字线WL-(N/2)-WL-(3/4N-1)，且子阵列505具有字线WL-(3/4N-1)-WL-N。

通过进一步分割子阵列502-505中的每一者中的字线的数目，相应位线BL-0-BL-M更短(即，长度L₅)。与存储器20(图2)相比，L₅＝L/4。因此，存储器50将具有存储器20(图2)的四分之一电容和四分之一的动态功率要求。与存储器40(图4)相比，如果变量中的每一者相同，那么存储器50的基于长度L₅的电容将等于C₄₀的1/2。

预解码器500处理经由多路复用器507对额外子阵列的存取。当使用位线数目和字线地址的输入时，多路复用器507能够准确地选择子阵列502-505中的一正确者。多路复用器507检查字线地址的给定一组MSB。待检查的MSB的特定数目将基于计划用于存储器的字线的数目以及计划用于每一子阵列的分割点已确定。

图6为比较图3的存储器30的动态功率与图4的存储器40的动态功率的曲线图。曲线600表示具有增加的字线的存储器单元在存储器30中被存取时的动态功率。随着字线地址针对存储器30中被存取的存储器单元而变大，位线d0-d15的长度变大，此产生从0到P₃₀的大体上线性的动态功率消耗。曲线601表示存储器单元以增加的字线在存储器40中被存取时的动态功率消耗。如曲线601中可见，存储器40的动态功率消耗开始以与曲线600相同的方式大体上线性地增加。然而，当到达字线96时，动态功率再次下降到字线0的类似电平，因为位线长度立即下降到初始长度。存储器40的最大功率被展示为P₄₀，其在字线96处下降之前等于P₃₀/2。曲线601接着进一步展示再次稳定增加直到到达最后字线(字线191)的动态功率。此处再次，在字线191处，存储器40的动态功率消耗为P₄₀或P₃₀/2。因此，根据本发明的一个实施例所配置的存储器40的总动态功率为存储器30的动态功率的大致一半。

图7为说明被实施用于形成根据本发明的一个实施例所配置的存储器结构的实例块的流程图。在块700中，形成至少两个子阵列，其每一者具有多个存储器单元。在块701中，将共同解码器耦合于子阵列中的每一者之间。在块702中，在子阵列中的每一者中形成一组位线，其中每一组含有存储器可存取的位线总数的例项。在块703中，在子阵列中的每一者中形成若干字线。每一字线在一端处耦合到所述共同解码器。每一子阵列中的字线的数目小于被提供用于存储器中的所有字线。在块704中，形成一个或一个以上多路复用器且其经配置以基于地址信息促进对子阵列中的一者的选择。

尽管已详细描述本发明及其优点，但应理解，可在不脱离如由所附权利要求书界定的本发明的精神和范围的情况下在本文中进行各种改变、替代和更改。此外，本申请案的范围并不希望限于说明书中所描述的过程、机器、产品、物质组成、手段、方法和步骤的特定实施例。如所属领域的一般技术人员将易于从本发明的揭示内容了解，根据本发明，可利用当前存在或日后将开发的过程、机器、产品、物质组成、手段、方法或步骤，其执行与本文中所描述的对应实施例大体上相同的功能或实现与其大体上相同结果。因此，所附权利要求书希望在其范围内包括此类过程、机器、产品、物质组成、手段、方法或步骤。

Claims (16)

1.一种存储器，其包含：

多个接口端口；

多个位线驱动器；

与所述多个位线驱动器一一对应的多条位线，其中，所述多条位线中的每一位线具有第一例项和第二例项；

多条字线；

第一子阵列，所述第一子阵列包括耦合到所述多条字线的第一部分的所述多条位线的每一位线的第一例项；

第二子阵列，所述第二子阵列包括耦合到所述多条字线的第二部分的所述多条位线的每一位线的第二例项；

解码器，其耦合到所述第一子阵列、所述第二子阵列以及所述多个接口端口，所述解码器经配置以控制所述多条字线；以及

与所述多条位线一一对应的多个多路复用器，所述多个多路复用器中的每一多路复用器具有耦合到所述多条位线中的相应位线的输出端口，其中，所述多个多路复用器中的每一多路复用器能够操作以基于在所述多个接口端口中的一个或多个端口处接收的存储器单元的地址，将属于所述第一例项的位线或属于所述第二例项的位线选为输入。

2.根据权利要求1所述的存储器，其中，所述多条字线的所述第一部分和所述第二部分中的每一部分包含所述存储器的所述多条字线的一半。

3.根据权利要求1所述的存储器，其进一步包含：

预解码器，其耦合于所述多个接口端口与所述解码器之间，其中所述预解码器处理用于所述解码器的操作的信息。

4.根据权利要求1所述的存储器，其中所述多个接口端口中的每一者包含以下各项中的至少两者：

地址端口；

时钟端口；

读取端口；以及

写入端口。

5.根据权利要求1所述的存储器，其中所述第一子阵列、所述第二子阵列、所述解码器以及所述多个多路复用器的物理配置提供所述存储器的大体上正方形的占据面积。

6.根据权利要求1所述的存储器，其中所述多条字线小于能够由所述存储器寻址的字线的总数。

7.根据权利要求1所述的存储器，其中所述地址的一组最高有效位MSB由所述每一多路复用器使用以将属于所述第一例项的位线或属于所述第二例项的位线选为输入。

8.根据权利要求7所述的存储器，其中所述一组最高有效位MSB是基于所述多条字线的所述第一部分及所述第二部分来选择的。

9.根据权利要求7所述的存储器，其中所述一组最高有效位MSB包含识别所述第一子阵列和所述第二子阵列之间的转变点的最小数目的MSB。

10.一种存储器，其包含：

存储器接口；

解码器，其耦合到所述存储器接口；

第一存储器块，其耦合到所述解码器，所述第一存储器块包含：

第一组位线，所述第一组位线耦合到所述存储器的所有位线，其中，所述第一组位线包括所述所有位线中的每一位线的第一例项；以及

第一组字线，所述第一组字线包括所述存储器的所有字线的第一连续子组；第二存储器块，其耦合到所述解码器，所述第二存储器块包含：

第二组位线，所述第二组位线耦合到所有位线，其中，所述第二组位线包括所述所有位线中的每一位线的第二例项；以及

第二组字线，所述第二组字线包括所有字线的第二连续子组，所述第二组字线排除所述第一组字线；以及

选择器，其耦合到所述存储器接口且经配置以响应于在所述存储器接口处所接收的信息促进对所述第一或第二存储器块中的一者的选择。

11.根据权利要求10所述的存储器，其进一步包含：

预解码器，其耦合于所述存储器接口与所述解码器之间。

12.根据权利要求10所述的存储器，其中所述存储器接口包含多个输入/输出端口，其中所述多个输入/输出端口中的每一者包含以下各项中的一者：地址端口、时钟端口、读取端口或写入端口。

13.根据权利要求10所述的存储器，其中所述存储器的占据面积为大体上正方形。

14.根据权利要求10所述的存储器，其中所述信息包含所述第一组字线和所述第二组字线中的一者的地址的一组最高有效位MSB。

15.根据权利要求14所述的存储器，其中所述一组最高有效位MSB对应于所述第一组字线与所述第二组字线之间的转变点。

16.根据权利要求10所述的存储器，其进一步包含：

一个或多个额外存储器块，其耦合到所述解码器，所述一个或多个额外存储器块包含：

额外组位线，所述额外组位线耦合到所有位线；以及

额外组连续字线，所述额外组连续字线包括所述存储器的所有字线的额外子组；

其中所述选择器响应于所接收的所述信息进一步选择所述第一或第二存储器块或所述一个或多个额外存储器块中的一者。