JP2001101877A - 半導体メモリ - Google Patents
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Abstract
(57)【要約】
【課題】 本発明は、オンボードで、メモリセル領域の
サイズ比の変更が可能な半導体メモリを提供することを
目的とする。 【解決手段】 メモリセル領域のサイズ比を、スイッチ
のオン、オフで切りかえる。たとえば、メモリセル領域
のサイズ比を25.0%：75.0%にしたい場合、即ち、セルブ
ロック１〜２とセルブロック３〜５とに分割したい場
合、信号BS2が活性化され、セルブロック2と3の間のス
イッチ２−b、１−bのみがＯＦＦされる。従って、セル
ブロック１~２は、ローカル制御回路１０−１、Yデコー
ダ５−１により、セルブロック３〜５は、ローカル制御
回路１０−２、Yデコーダ５−２により、それぞれ独立
して駆動される。
サイズ比の変更が可能な半導体メモリを提供することを
目的とする。 【解決手段】 メモリセル領域のサイズ比を、スイッチ
のオン、オフで切りかえる。たとえば、メモリセル領域
のサイズ比を25.0%：75.0%にしたい場合、即ち、セルブ
ロック１〜２とセルブロック３〜５とに分割したい場
合、信号BS2が活性化され、セルブロック2と3の間のス
イッチ２−b、１−bのみがＯＦＦされる。従って、セル
ブロック１~２は、ローカル制御回路１０−１、Yデコー
ダ５−１により、セルブロック３〜５は、ローカル制御
回路１０−２、Yデコーダ５−２により、それぞれ独立
して駆動される。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体メモリに関
する。
する。
【０００２】
【従来の技術】近年、携帯機器用途のフラッシュメモリ
において、一つのフラッシュメモリに、プログラムとデ
ータを格納する要求が高まってきている。
において、一つのフラッシュメモリに、プログラムとデ
ータを格納する要求が高まってきている。
【０００３】携帯電話を例に取れば、システムを制御し
ているプロセッサなどのプログラムと、電話番号、通話
メモ等のデータを、同一のフラッシュメモリに格納し、
小型化、低電力化を図る要求が高まっている。
ているプロセッサなどのプログラムと、電話番号、通話
メモ等のデータを、同一のフラッシュメモリに格納し、
小型化、低電力化を図る要求が高まっている。
【０００４】一つのフラッシュメモリに、プログラムと
データを格納する場合、汎用のフラッシュメモリでは、
プログラムの読み出し中にデータの書き換えを行うと、
データの書き換えには数十μs〜数千msの時間がかかる
ため、その間、プログラム読み出しができなくなり、シ
ステムが停止してしまうという不具合が生じる。
データを格納する場合、汎用のフラッシュメモリでは、
プログラムの読み出し中にデータの書き換えを行うと、
データの書き換えには数十μs〜数千msの時間がかかる
ため、その間、プログラム読み出しができなくなり、シ
ステムが停止してしまうという不具合が生じる。
【０００５】そこで、データの書き換え中においても、
プログラムの読み出しを継続できるような機能を持った
フラッシュメモリ(並列動作メモリー)が、製品化されて
いる。
プログラムの読み出しを継続できるような機能を持った
フラッシュメモリ(並列動作メモリー)が、製品化されて
いる。
【０００６】並列動作メモリは、プログラム格納領域
（バンク１）と、データ格納領域（バンク２）を持ち、
それぞれが独立して動作可能、即ち、１つのフラッシュ
メモリの中に、あたかもバンク１とバンク２の２つの独
立したフラッシュメモリが存在しているかのような動作
が可能な構成となっている。
（バンク１）と、データ格納領域（バンク２）を持ち、
それぞれが独立して動作可能、即ち、１つのフラッシュ
メモリの中に、あたかもバンク１とバンク２の２つの独
立したフラッシュメモリが存在しているかのような動作
が可能な構成となっている。
【０００７】図４に、そのような並列動作メモリーの、
ブロック図を示す。
ブロック図を示す。
【０００８】バンク１は、メモリーセルアレイ３−１、
Xデコーダ４−１、Yデコーダ５−１、リード／ライトア
ンプ６−１より構成され、バンク２の構成もバンク１と
同様に、メモリーセルアレイ３−２、Xデコーダ４−
２、Yデコーダ５−２、リード／ライトアンプ６−２よ
り構成されている。アドレスバッファ７は、外部からの
アドレス入力A0−Axを取り込んで、保持し、Xデコーダ
４−１，４−２、及びYデコーダ５−１，５−２に、選
択アドレスを送る。
Xデコーダ４−１、Yデコーダ５−１、リード／ライトア
ンプ６−１より構成され、バンク２の構成もバンク１と
同様に、メモリーセルアレイ３−２、Xデコーダ４−
２、Yデコーダ５−２、リード／ライトアンプ６−２よ
り構成されている。アドレスバッファ７は、外部からの
アドレス入力A0−Axを取り込んで、保持し、Xデコーダ
４−１，４−２、及びYデコーダ５−１，５−２に、選
択アドレスを送る。
【０００９】I/Oバッファ８は、各バンクのリード／ラ
イトアンプ６−１，６−２から送り出される読み出しデ
ータをDＱ0−ＤＱｘに出力する機能と、DＱ0−ＤＱｘに
入力される外部入力データを、各バンクのリード／ライ
トアンプ６−１，６−２に転送する機能を有する。グロ
ーバル制御回路９は、/WE,/OE,/CEの各信号を受けて、
並列動作メモリー全体の制御を行う。ローカル制御回路
１０−１、１０−２は、グローバル制御回路９の制御信
号を受けて、それぞれバンク１、及びバンク2の制御を
行う。
イトアンプ６−１，６−２から送り出される読み出しデ
ータをDＱ0−ＤＱｘに出力する機能と、DＱ0−ＤＱｘに
入力される外部入力データを、各バンクのリード／ライ
トアンプ６−１，６−２に転送する機能を有する。グロ
ーバル制御回路９は、/WE,/OE,/CEの各信号を受けて、
並列動作メモリー全体の制御を行う。ローカル制御回路
１０−１、１０−２は、グローバル制御回路９の制御信
号を受けて、それぞれバンク１、及びバンク2の制御を
行う。
【００１０】このような構成において、まず、バンク１
からの読み出し動作を説明する。
からの読み出し動作を説明する。
【００１１】アドレスバッファ７からの選択アドレスを
受けて、Xデコーダ４−１およびYデコーダ５−１により
メモリーセルが選択される。メモリーセルのデータは、
選択されたビット線を介してリード／ライトアンプ６−
１で増幅され、I/Oバッファ８に送られ、DQ0-DQxパット
に出力される。バンク2についても、同様である。
受けて、Xデコーダ４−１およびYデコーダ５−１により
メモリーセルが選択される。メモリーセルのデータは、
選択されたビット線を介してリード／ライトアンプ６−
１で増幅され、I/Oバッファ８に送られ、DQ0-DQxパット
に出力される。バンク2についても、同様である。
【００１２】次に、バンク１への書込み動作を説明す
る。
る。
【００１３】メモリーセルが選択されるまでは、読み出
しと同じである。DQ0-DQxパットに入力された、書き込
みデータは、I/Oバッファ８にとりこまれ、リード／ラ
イトアンプ６−１に送られ、選択セルにデータが書き込
まれる。バンク2についても、同様である。
しと同じである。DQ0-DQxパットに入力された、書き込
みデータは、I/Oバッファ８にとりこまれ、リード／ラ
イトアンプ６−１に送られ、選択セルにデータが書き込
まれる。バンク2についても、同様である。
【００１４】なお、上記の、読み出し動作、及び書込み
動作は、グローバル制御回路９およびローカル制御回路
１０−１，１０−２により制御される。
動作は、グローバル制御回路９およびローカル制御回路
１０−１，１０−２により制御される。
【００１５】次に、バンク２に書込みを行いながら、バ
ンク１から読み出す場合の動作を説明する。
ンク１から読み出す場合の動作を説明する。
【００１６】まず、書込み動作を示すコマンドが/WE,/O
E,/CEに入力され、グローバル制御回路９により書込み
動作が認識される。
E,/CEに入力され、グローバル制御回路９により書込み
動作が認識される。
【００１７】次に、書き込みアドレスが入力される。こ
のXアドレスにより、バンク１かバンク2かを、アドレス
バッファ７が認識し、その情報をグローバル制御回路９
に伝達し、 バンク2に書込み、バンク１から読み出すこ
とが確定される。
のXアドレスにより、バンク１かバンク2かを、アドレス
バッファ７が認識し、その情報をグローバル制御回路９
に伝達し、 バンク2に書込み、バンク１から読み出すこ
とが確定される。
【００１８】このとき、書込みアドレスは、バンク２の
Xデコーダ４−２及びＹデコーダ５−２にラッチされ、
書き込みデータは、Ｉ／Ｏバッファ８を介して、リード
／ライトアンプ６−２にラッチされる。ここまでで、見
かけ上の書込み動作は終了し、コマンドを受け付ける状
態となり、バンク1は、読み出し可能となる。
Xデコーダ４−２及びＹデコーダ５−２にラッチされ、
書き込みデータは、Ｉ／Ｏバッファ８を介して、リード
／ライトアンプ６−２にラッチされる。ここまでで、見
かけ上の書込み動作は終了し、コマンドを受け付ける状
態となり、バンク1は、読み出し可能となる。
【００１９】以降は、バンク２において、ローカル制御
回路１０−２によりローカルに書込み動作が継続され
る。
回路１０−２によりローカルに書込み動作が継続され
る。
【００２０】
【発明が解決しようとする課題】このような半導体メモ
リにおいては、バンク１とバンク２のサイズ比が固定さ
れており、システムによっては、最適なサイズ比とはな
らない場合がある。例えば、バンク１とバンク２のサイ
ズ比が１：１であり、プログラムを格納するのに必要な
領域が、バンク１の半分の領域であるとき、バンク１の
残り半分は、無駄となる。
リにおいては、バンク１とバンク２のサイズ比が固定さ
れており、システムによっては、最適なサイズ比とはな
らない場合がある。例えば、バンク１とバンク２のサイ
ズ比が１：１であり、プログラムを格納するのに必要な
領域が、バンク１の半分の領域であるとき、バンク１の
残り半分は、無駄となる。
【００２１】また、機能の追加などにより、プログラム
サイズが大きくなり、バンク１の大きさを超えてしまう
と対応できない。
サイズが大きくなり、バンク１の大きさを超えてしまう
と対応できない。
【００２２】本発明は、オンボードでの各バンクのサイ
ズ比の変更が可能な半導体メモリを提供することを目的
とする。
ズ比の変更が可能な半導体メモリを提供することを目的
とする。
【００２３】
【課題を解決するための手段】請求項１に記載の発明
は、それぞれ独立して動作が可能なメモリセル領域を複
数有し、それぞれのメモリセル領域のサイズ比を、電気
的に変更可能に構成したことを特徴とする。従って、本
発明によれば、システムに合わせて、最適なメモリセル
領域のサイズ比を取ることができる。
は、それぞれ独立して動作が可能なメモリセル領域を複
数有し、それぞれのメモリセル領域のサイズ比を、電気
的に変更可能に構成したことを特徴とする。従って、本
発明によれば、システムに合わせて、最適なメモリセル
領域のサイズ比を取ることができる。
【００２４】請求項２に記載の発明は、請求項１の発明
において、複数個のメモリセルブロックを、前記複数の
メモリセル領域に区分けし、各メモリセル領域に割り当
てるメモリセルブロックの数を変えることで、各バンク
のサイズを変更することを特徴とする。従って、本発明
によれば、ブロック数の調節により、システムに合わせ
て、最適なメモリセル領域のサイズ比を取ることができ
る。
において、複数個のメモリセルブロックを、前記複数の
メモリセル領域に区分けし、各メモリセル領域に割り当
てるメモリセルブロックの数を変えることで、各バンク
のサイズを変更することを特徴とする。従って、本発明
によれば、ブロック数の調節により、システムに合わせ
て、最適なメモリセル領域のサイズ比を取ることができ
る。
【００２５】請求項３に記載の発明は、請求項２の発明
において、前記複数個のメモリセルブロックのそれぞれ
に対応して設けられ、各メモリセルブロックを選択する
デコーダと、この各デコーダが共通接続され、前記メモ
リセルブロックを制御する信号を送出する制御線と、こ
の制御線における前記各デコーダ間に設けられたスイッ
チと、このスイッチのON・OFFを制御する制御回路とを
備え、前記スイッチのON・OFFで前記メモリセル領域に
割り当てる前記メモリセルブロックの数を変えることを
特徴とする。従って、本発明によれば、このスイッチに
MOSトランジスター等、電気信号でON・OFF可能な素子を
用いることにより、わずかな素子の追加で、オンボード
でメモリセル領域のサイズ比を変更することが可能な半
導体メモリを提供できる。
において、前記複数個のメモリセルブロックのそれぞれ
に対応して設けられ、各メモリセルブロックを選択する
デコーダと、この各デコーダが共通接続され、前記メモ
リセルブロックを制御する信号を送出する制御線と、こ
の制御線における前記各デコーダ間に設けられたスイッ
チと、このスイッチのON・OFFを制御する制御回路とを
備え、前記スイッチのON・OFFで前記メモリセル領域に
割り当てる前記メモリセルブロックの数を変えることを
特徴とする。従って、本発明によれば、このスイッチに
MOSトランジスター等、電気信号でON・OFF可能な素子を
用いることにより、わずかな素子の追加で、オンボード
でメモリセル領域のサイズ比を変更することが可能な半
導体メモリを提供できる。
【００２６】請求項４に記載の発明は、請求項３又は４
の発明において、前記複数個のメモリセルブロックが共
通接続され、このメモリセルブロックに対してデータを
入出力する信号を送出するデータ線と、このデータ線に
おける前記各メモリセルブロック間に設けられたスイッ
チと、このスイッチのON・OFFを制御する制御回路とを
備え、前期スイッチのON・OFFで前記メモリセル領域に
割り当てる前記メモリセルブロックの数を変えることを
特徴とする。従って、本発明によれば、このスイッチに
MOSトランジスター等、電気信号でON・OFF可能な素子を
用いることにより、わずかな素子の追加で、オンボード
でメモリセル領域のサイズ比を変更することが可能な半
導体メモリを提供できる。
の発明において、前記複数個のメモリセルブロックが共
通接続され、このメモリセルブロックに対してデータを
入出力する信号を送出するデータ線と、このデータ線に
おける前記各メモリセルブロック間に設けられたスイッ
チと、このスイッチのON・OFFを制御する制御回路とを
備え、前期スイッチのON・OFFで前記メモリセル領域に
割り当てる前記メモリセルブロックの数を変えることを
特徴とする。従って、本発明によれば、このスイッチに
MOSトランジスター等、電気信号でON・OFF可能な素子を
用いることにより、わずかな素子の追加で、オンボード
でメモリセル領域のサイズ比を変更することが可能な半
導体メモリを提供できる。
【００２７】
【発明の実施の形態】本発明を具体化した実施形態を、
図面に基づいて説明する。
図面に基づいて説明する。
【００２８】図１は本実施形態における半導体メモリの
ブロック図を示している。
ブロック図を示している。
【００２９】本実施形態における半導体メモリは、図４
に示す従来例に対し、バンク１用のＸデコーダ４４−１
と、バンク２用のＸデコーダ４４−２とが接しており、
バンクサイズ制御回路１１からの信号により４４−１と
４４−２の接線が、バンク１とバンク２の接線に連動し
て移動する点が相違し、その他の部分については従来例
と同様であるので、同じ符号を用い、その詳細な説明を
省略する。
に示す従来例に対し、バンク１用のＸデコーダ４４−１
と、バンク２用のＸデコーダ４４−２とが接しており、
バンクサイズ制御回路１１からの信号により４４−１と
４４−２の接線が、バンク１とバンク２の接線に連動し
て移動する点が相違し、その他の部分については従来例
と同様であるので、同じ符号を用い、その詳細な説明を
省略する。
【００３０】図２は、セルアレイ周辺をさらに詳しく説
明するためのブロック図である。
明するためのブロック図である。
【００３１】メモリーセルアレイ３３−１と３３−２
は、セルブロック１、セルブロック２、セルブロック
３、セルブロック４、セルブロック5からなる。
は、セルブロック１、セルブロック２、セルブロック
３、セルブロック４、セルブロック5からなる。
【００３２】Ｘデコーダ、４４−１，４４−２は、Xデ
コーダブロック１００、Xデコーダブロック２００、Xデ
コーダブロック３００、Xデコーダブロック４００、Xデ
コーダブロック５００からなる。そして、セルブロック
１、セルブロック２、セルブロック３、セルブロック
４、セルブロック5は、それぞれ対応する、Xデコーダブ
ロック１００、Xデコーダブロック２００、Xデコーダブ
ロック３００、Xデコーダブロック４００、Xデコーダブ
ロック５００により選択される。Xデコーダブロック１
００〜５００は、Xデコーダ制御線１２に共通接続さ
れ、ローカル制御回路１０−１及びローカル制御回路１
０−２の制御信号を、Xデコーダブロック１００〜５０
０に伝達する。セルブロック１〜5は、ビット線１３に
共通接続されている。ビット線１３は、Yデコーダ５−
１、Yデコーダ５−２により選択されて、セルブロック
１〜5のデータの入出力をする。尚、Xデコーダ制御線１
２が、本発明における「制御線」に相当し、ビット線１３
が、本発明における「データ線」に相当する。
コーダブロック１００、Xデコーダブロック２００、Xデ
コーダブロック３００、Xデコーダブロック４００、Xデ
コーダブロック５００からなる。そして、セルブロック
１、セルブロック２、セルブロック３、セルブロック
４、セルブロック5は、それぞれ対応する、Xデコーダブ
ロック１００、Xデコーダブロック２００、Xデコーダブ
ロック３００、Xデコーダブロック４００、Xデコーダブ
ロック５００により選択される。Xデコーダブロック１
００〜５００は、Xデコーダ制御線１２に共通接続さ
れ、ローカル制御回路１０−１及びローカル制御回路１
０−２の制御信号を、Xデコーダブロック１００〜５０
０に伝達する。セルブロック１〜5は、ビット線１３に
共通接続されている。ビット線１３は、Yデコーダ５−
１、Yデコーダ５−２により選択されて、セルブロック
１〜5のデータの入出力をする。尚、Xデコーダ制御線１
２が、本発明における「制御線」に相当し、ビット線１３
が、本発明における「データ線」に相当する。
【００３３】また、図２では、ビット線は1本のみ図示
されているが、通常複数本存在し、それらの選択がYデ
コーダ５−１、Yデコーダ５−２により行われる。
されているが、通常複数本存在し、それらの選択がYデ
コーダ５−１、Yデコーダ５−２により行われる。
【００３４】スイッチ１−a、スイッチ１−ｂ、スイッ
チ１−ｃ、スイッチ１−ｄはXデコーダブロック制御線
１２におけるXデコーダブロック１００〜５００間に設
けられる。即ち、Xデコーダブロック1００とXデコーダ
ブロック２００の間にスイッチ１−a が、Xデコーダブ
ロック２００とXデコーダブロック３００の間にスイッ
チ１−ｂ が、Xデコーダブロック３００とXデコーダブ
ロック４００の間にスイッチ１−ｃ が、Xデコーダブロ
ック４００とXデコーダブロック５００の間にスイッチ
１−ｄ が、それぞれ設けられている。
チ１−ｃ、スイッチ１−ｄはXデコーダブロック制御線
１２におけるXデコーダブロック１００〜５００間に設
けられる。即ち、Xデコーダブロック1００とXデコーダ
ブロック２００の間にスイッチ１−a が、Xデコーダブ
ロック２００とXデコーダブロック３００の間にスイッ
チ１−ｂ が、Xデコーダブロック３００とXデコーダブ
ロック４００の間にスイッチ１−ｃ が、Xデコーダブロ
ック４００とXデコーダブロック５００の間にスイッチ
１−ｄ が、それぞれ設けられている。
【００３５】また、スイッチ２−a、スイッチ２−ｂ、
スイッチ２−ｃ、スイッチ２−ｄはビット線１３におけ
るセルブロック間に設けられる。即ち、セルブロック１
とセルブロック２の間にスイッチ２−a が、セルブロッ
ク２とセルブロック３の間にスイッチ２−ｂ が、セル
ブロック３とセルブロック４の間にスイッチ２−ｃ
が、セルブロック４とセルブロック５の間にスイッチ２
−ｄ が、それぞれ設けられている。
スイッチ２−ｃ、スイッチ２−ｄはビット線１３におけ
るセルブロック間に設けられる。即ち、セルブロック１
とセルブロック２の間にスイッチ２−a が、セルブロッ
ク２とセルブロック３の間にスイッチ２−ｂ が、セル
ブロック３とセルブロック４の間にスイッチ２−ｃ
が、セルブロック４とセルブロック５の間にスイッチ２
−ｄ が、それぞれ設けられている。
【００３６】なお、すでに述べたように、ビット線は通
常複数本存在し、それぞれのビット線にも、同様のスイ
ッチが設けられている。
常複数本存在し、それぞれのビット線にも、同様のスイ
ッチが設けられている。
【００３７】スイッチ１−a〜スイッチ１−ｄ、スイッ
チ２−a〜スイッチ２−ｄは、いずれのスイッチもバン
クサイズ制御回路１１で制御されており、スイッチ１−
aとスイッチ２−aは、信号BS1でON/OFFされ、スイッチ
１−ｂとスイッチ２−ｂは、信号BS２でON/OFFされ、ス
イッチ１−ｃとスイッチ２−ｃは、信号BS３でON/OFFさ
れ、スイッチ１−ｄとスイッチ２−ｄは、信号BS４でON
/OFFされる。
チ２−a〜スイッチ２−ｄは、いずれのスイッチもバン
クサイズ制御回路１１で制御されており、スイッチ１−
aとスイッチ２−aは、信号BS1でON/OFFされ、スイッチ
１−ｂとスイッチ２−ｂは、信号BS２でON/OFFされ、ス
イッチ１−ｃとスイッチ２−ｃは、信号BS３でON/OFFさ
れ、スイッチ１−ｄとスイッチ２−ｄは、信号BS４でON
/OFFされる。
【００３８】以上に説明した構成において、本実施形態
では、セルブロック１、セルブロック２、セルブロック
３、セルブロック４は、それぞれ全体の1/8のサイズで
あり、セルブロック5のみ、全体の1/2のサイズである。
メモリーセルアレイ３３−１と３３−２に対応させるセ
ルブロック数を変更することにより、メモリーセルアレ
イ３３−１と３３−２のサイズ比を下表のように４通り
選択できる。
では、セルブロック１、セルブロック２、セルブロック
３、セルブロック４は、それぞれ全体の1/8のサイズで
あり、セルブロック5のみ、全体の1/2のサイズである。
メモリーセルアレイ３３−１と３３−２に対応させるセ
ルブロック数を変更することにより、メモリーセルアレ
イ３３−１と３３−２のサイズ比を下表のように４通り
選択できる。
【００３９】
【表１】
【００４０】サイズ比の選択は、外部からのコマンドに
より、セルブロック間のスイッチをON/OFFして、ビット
線、及び、Xデコーダブロック制御線の分割個所を変え
ることにより行う。
より、セルブロック間のスイッチをON/OFFして、ビット
線、及び、Xデコーダブロック制御線の分割個所を変え
ることにより行う。
【００４１】たとえば、メモリーセルアレイ３３−１と
３３−２のサイズ比を25.0%：75.0%にしたい場合、即
ち、メモリーセルアレイ３３−１と３３−２をセルブロ
ック１〜２とセルブロック３〜５とに分割したい場合、
BS2信号が活性化され、セルブロック2と3の間のスイッ
チのみＯＦＦされる。スイッチ情報は、バンクサイズ制
御回路１１に、不揮発的に記憶されており、オンボード
で書き換え可能である。
３３−２のサイズ比を25.0%：75.0%にしたい場合、即
ち、メモリーセルアレイ３３−１と３３−２をセルブロ
ック１〜２とセルブロック３〜５とに分割したい場合、
BS2信号が活性化され、セルブロック2と3の間のスイッ
チのみＯＦＦされる。スイッチ情報は、バンクサイズ制
御回路１１に、不揮発的に記憶されており、オンボード
で書き換え可能である。
【００４２】図３は、図２をスプリットゲート型フラッ
シュメモリに適用した場合を示している。図２の、セル
ブロック２、セルブロック３、セルブロック４、及び、
Xデコーダブロック２、Xデコーダブロック３、Xデコー
ダブロック４、及び、スイッチ１−ｂ、スイッチ２−
ｂ、スイッチ１−ｃ、スイッチ２−ｃに相当する部分を
図示している。
シュメモリに適用した場合を示している。図２の、セル
ブロック２、セルブロック３、セルブロック４、及び、
Xデコーダブロック２、Xデコーダブロック３、Xデコー
ダブロック４、及び、スイッチ１−ｂ、スイッチ２−
ｂ、スイッチ１−ｃ、スイッチ２−ｃに相当する部分を
図示している。
【００４３】上の例と同じく、メモリーセルアレイ３３
−１と３３−２をセルブロック１〜２とセルブロック３
〜５とに分割したい場合、BS2信号が活性化され、すべ
てのビット線BLは、スイッチ２−ｂがOFFすることによ
り、セルブロック２とセルブロック３とのあいだで切断
される。ライト、イレース、リードの各制御信号も、ス
イッチ１−ｂがOFFすることにより、同様に切断され
る。従って、セルブロック１〜２のすべてのビット線
は、Yデコーダ５−１に接続され、セルブロック１〜２
のすべてのワード線は、ローカル制御回路１０−１によ
り制御される。そして、セルブロック３〜５のすべての
ビット線は、Yデコーダ５−２に接続され、セルブロッ
ク３〜５のすべてのワード線は、ローカル制御回路１０
−２により制御される。
−１と３３−２をセルブロック１〜２とセルブロック３
〜５とに分割したい場合、BS2信号が活性化され、すべ
てのビット線BLは、スイッチ２−ｂがOFFすることによ
り、セルブロック２とセルブロック３とのあいだで切断
される。ライト、イレース、リードの各制御信号も、ス
イッチ１−ｂがOFFすることにより、同様に切断され
る。従って、セルブロック１〜２のすべてのビット線
は、Yデコーダ５−１に接続され、セルブロック１〜２
のすべてのワード線は、ローカル制御回路１０−１によ
り制御される。そして、セルブロック３〜５のすべての
ビット線は、Yデコーダ５−２に接続され、セルブロッ
ク３〜５のすべてのワード線は、ローカル制御回路１０
−２により制御される。
【００４４】以上に説明した実施形態にあっては、以下
のとおりの作用効果を有する。 （１）それぞれのメモリセル領域のサイズ比が、電気的
に変更可能なため、仕様に合わせた最適なメモリセル領
域のサイズ比を、単一の機種で取ることができる。従っ
て、仕様に合わせて複数の機種を作り分ける必要がなく
なり、コストダウンが可能となる。 （２）各アレイ間にNMOSスイッチを挿入し、制御するだ
けなので、チップ面積の増加はごくわずかである。 （３）システムの動作中にメモリセル領域のサイズ比を
変更可能であるため、その時々で最適なメモリセル領域
のサイズ比を取ることができる。従って、半導体メモリ
を効率良く使うことができ、システムの高性能化が可能
となる。
のとおりの作用効果を有する。 （１）それぞれのメモリセル領域のサイズ比が、電気的
に変更可能なため、仕様に合わせた最適なメモリセル領
域のサイズ比を、単一の機種で取ることができる。従っ
て、仕様に合わせて複数の機種を作り分ける必要がなく
なり、コストダウンが可能となる。 （２）各アレイ間にNMOSスイッチを挿入し、制御するだ
けなので、チップ面積の増加はごくわずかである。 （３）システムの動作中にメモリセル領域のサイズ比を
変更可能であるため、その時々で最適なメモリセル領域
のサイズ比を取ることができる。従って、半導体メモリ
を効率良く使うことができ、システムの高性能化が可能
となる。
【００４５】
【発明の効果】本発明にあっては、以下の効果が期待で
きる。 （１）メモリセル領域のサイズ比の異なる半導体メモリ
を、各仕様に応じて作り分ける必要性がなくなるので、
コストダウンが期待できる。 （２）メモリセル領域のサイズ比をオンボードで、電気
的に変更可能であるため半導体メモリを交換することな
く大幅な仕様変更が可能となる。
きる。 （１）メモリセル領域のサイズ比の異なる半導体メモリ
を、各仕様に応じて作り分ける必要性がなくなるので、
コストダウンが期待できる。 （２）メモリセル領域のサイズ比をオンボードで、電気
的に変更可能であるため半導体メモリを交換することな
く大幅な仕様変更が可能となる。
【図１】本発明を具体化した実施形態に係る不揮発性半
導体メモリのブロック図である。
導体メモリのブロック図である。
【図２】本発明を具体化した実施形態に係る不揮発性半
導体メモリのブロック図である。
導体メモリのブロック図である。
【図３】本発明を具体化した実施形態に係る不揮発性半
導体メモリのブロック図である。
導体メモリのブロック図である。
【図４】従来の問題点を説明するための不揮発性半導体
メモリのブロック図である。
メモリのブロック図である。
１ バンク１ ２ バンク2 ３−１、３−２ メモリーセルアレイ ４−１、４−２ Xデコーダ ５−１、５−２ Yデコーダ ６−１、６−２ リード／ライトアンプ ７ アドレスバッファ ８ I/Oバッファ ９ グローバル制御回路 １０−１、１０−２ ローカル制御回路
Claims (4)
- 【請求項１】 それぞれ独立して動作が可能なメモリセ
ル領域を複数有し、それぞれのメモリセル領域のサイズ
比を、電気的に変更可能に構成したことを特徴とする半
導体メモリ。 - 【請求項２】 複数個のメモリセルブロックを、前記複
数のメモリセル領域に割り当て、各メモリセル領域に割
り当てる前記メモリセルブロックの数を変えることで、
各メモリセル領域のサイズ比を変更することを特徴とす
る請求項１に記載の半導体メモリ。 - 【請求項３】 前記複数個のメモリセルブロックのそれ
ぞれに対応して設けられ、各メモリセルブロックを選択
するデコーダと、この各デコーダが共通接続され、前記
メモリセルブロックを制御する信号を送出する制御線
と、この制御線における前記各デコーダ間に設けられた
スイッチと、このスイッチのON・OFFを制御する制御回
路とを備え、前記スイッチのON・OFFで前記メモリセル
領域に割り当てる前記メモリセルブロックの数を変える
ことを特徴とした請求項２に記載の半導体メモリ。 - 【請求項４】 前記複数個のメモリセルブロックが共通
接続され、このメモリセルブロックに対してデータを入
出力する信号を送出するデータ線と、このデータ線にお
ける前記各メモリセルブロック間に設けられたスイッチ
と、このスイッチのON・OFFを制御する制御回路とを備
え、前記スイッチのON・OFFで前記メモリセル領域に割
り当てる前記メモリセルブロックの数を変えることを特
徴とした請求項２又は３に記載の半導体メモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27707399A JP2001101877A (ja) | 1999-09-29 | 1999-09-29 | 半導体メモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27707399A JP2001101877A (ja) | 1999-09-29 | 1999-09-29 | 半導体メモリ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001101877A true JP2001101877A (ja) | 2001-04-13 |
Family
ID=17578412
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27707399A Pending JP2001101877A (ja) | 1999-09-29 | 1999-09-29 | 半導体メモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2001101877A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004103197A (ja) * | 2002-09-11 | 2004-04-02 | Elan Microelectronics Corp | オンシステムプログラマブル非揮発性メモリ及びオフシステムプログラマブル非揮発性メモリを具えたチップ及びその形成方法とプログラム方法 |
| JP2005322383A (ja) * | 2004-05-04 | 2005-11-17 | Samsung Electronics Co Ltd | 半導体メモリ装置及びその駆動方法 |
| JP2006196700A (ja) * | 2005-01-13 | 2006-07-27 | Toshiba Corp | 不揮発性半導体記憶装置 |
| US8412909B2 (en) | 2009-04-08 | 2013-04-02 | Samsung Electronics Co., Ltd. | Defining and changing spare space and user space in a storage apparatus |
-
1999
- 1999-09-29 JP JP27707399A patent/JP2001101877A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004103197A (ja) * | 2002-09-11 | 2004-04-02 | Elan Microelectronics Corp | オンシステムプログラマブル非揮発性メモリ及びオフシステムプログラマブル非揮発性メモリを具えたチップ及びその形成方法とプログラム方法 |
| JP2005322383A (ja) * | 2004-05-04 | 2005-11-17 | Samsung Electronics Co Ltd | 半導体メモリ装置及びその駆動方法 |
| JP4699781B2 (ja) * | 2004-05-04 | 2011-06-15 | 三星電子株式会社 | 半導体メモリ装置及びその駆動方法 |
| JP2006196700A (ja) * | 2005-01-13 | 2006-07-27 | Toshiba Corp | 不揮発性半導体記憶装置 |
| US8412909B2 (en) | 2009-04-08 | 2013-04-02 | Samsung Electronics Co., Ltd. | Defining and changing spare space and user space in a storage apparatus |
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Legal Events
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|---|---|---|---|
| RD01 | Notification of change of attorney |
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