KR20110026493A - 동적 전력 절감 메모리 아키텍처 - Google Patents

동적 전력 절감 메모리 아키텍처 Download PDF

Info

Publication number
KR20110026493A
KR20110026493A KR1020117002198A KR20117002198A KR20110026493A KR 20110026493 A KR20110026493 A KR 20110026493A KR 1020117002198 A KR1020117002198 A KR 1020117002198A KR 20117002198 A KR20117002198 A KR 20117002198A KR 20110026493 A KR20110026493 A KR 20110026493A
Authority
KR
South Korea
Prior art keywords
memory
sub
arrays
decoder
interface
Prior art date
Application number
KR1020117002198A
Other languages
English (en)
Other versions
KR101339875B1 (ko
Inventor
하리 라오
윤 두
춘 유
Original Assignee
콸콤 인코포레이티드
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 콸콤 인코포레이티드 filed Critical 콸콤 인코포레이티드
Publication of KR20110026493A publication Critical patent/KR20110026493A/ko
Application granted granted Critical
Publication of KR101339875B1 publication Critical patent/KR101339875B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/02—Disposition of storage elements, e.g. in the form of a matrix array
    • G11C5/025—Geometric lay-out considerations of storage- and peripheral-blocks in a semiconductor storage device
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1006—Data managing, e.g. manipulating data before writing or reading out, data bus switches or control circuits therefor
    • G11C7/1012—Data reordering during input/output, e.g. crossbars, layers of multiplexers, shifting or rotating
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
    • G11C7/109—Control signal input circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/18—Bit line organisation; Bit line lay-out
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/12—Group selection circuits, e.g. for memory block selection, chip selection, array selection
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T29/00—Metal working
    • Y10T29/49—Method of mechanical manufacture
    • Y10T29/49002—Electrical device making

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Static Random-Access Memory (AREA)
  • Dram (AREA)
  • Semiconductor Memories (AREA)

Abstract

메모리는 다수의 인터페이스 포트들을 포함한다. 메모리는 또한 각각이 메모리의 비트라인들의 모두의 인스턴스와 메모리의 워드라인들의 일부를 갖는 적어도 두 개의 서브-어레이들을 포함한다. 메모리는 서브-어레이들에 결합되고 워드라인들의 각각을 제어하도록 구성된다. 메모리는 또한 인터페이스 포트들의 각각에 결합된 멀티플렉서들을 포함한다. 멀티플렉서들은 인터페이스 포트들 중 하나 이상에서 수신되는 메모리 셀의 어드레스에 기초하여 서브-어레이들 중 하나의 선택을 야기하도록 구성된다.

Description

동적 전력 절감 메모리 아키텍처{DYNAMIC POWER SAVING MEMORY ARCHITECTURE}
본 개시내용은 일반적으로 메모리 아키텍처에 관한 것이고, 보다 구체적으로는, 동적 전력 소비를 감소시키는 메모리 아키텍처에 관한 것이다.
메모리는 현대 컴퓨터 및 전자 디바이스들에 대한 지원 인프라구조들 중 하나를 제공한다. 메모리 용량 및 밀도가 단위 면적 당 증가함에 따라 더 작은 디바이스들이 오디오, 비디오, 그래픽스, 등의 프로세싱과 같은, 복잡하고 강력한 프로세싱을 더욱 잘할 수 있게 되었다. 많은 이러한 더 작은 디바이스들은 휴대폰들, PDA들, 등과 같은 독립적인, 휴대용 디바이스들로서 존재한다. 전부는 아니지만, 대부분의 휴대용 디바이스들은 주요 디바이스 전력을 제공하기 위해 배터리를 이용하여 동작하기 때문에, 전력 관리는 이러한 디바이스에서 사용될 메모리의 디자인을 포함하여, 모든 휴대용 디바이스 디자인 공정에서 높은 우선권을 갖는다.
도 1은 표준 반도체 디바이스(10)를 도시하는 도면이다. 반도체 디바이스(10)는 듀얼 프로세서들인 프로세서들(100 및 101), 및 온-칩 메모리(102-105)를 포함하는 집적된 칩 디바이스이다. 반도체 디바이스(10)를 디자인할 때, 다양한 게이트들 및 컴포넌트들이 컴퓨터-보조 디자인 환경에서 종종 우선 계획된다. 맵핑 리소그래피 플랜들은 반도체 제조자가 실제로 반도체 디바이스(10)를 제조하기 시작하기 전에 생성된다. 디자인에 중요한 한 가지 고려는 각각의 컴포넌트에 대한 반도체 물질 내부의 커버리지 영역 또는 물리적 풋프린트(footprint)이다. 이러한 고려는 반도체 디바이스(10)의 크기 및 전체 평면도(floor plan)에 영향을 미친다. 물리적 청사진(blurprint) 또는 총 커버리지 영역이 반도체 디바이스(10)의 결합된 컴포넌트들에 의해 취해질 때, 평면도가 일반적으로 고려된다.
반도체 디바이스(10)는 배터리(106)에 의해 전력 구동된다. 따라서, 반도체 디바이스(10)는 휴대폰들, PDA들, 휴대용 디바이스들, 등과 같은 다수의 상이한 디바이스들 내부의 매우 상이한 특수 목적 프로세싱 시스템들일 수 있다. 반도체 디바이스(10)를 설계할 때 또 다른 고려는, 전술한 것처럼, 메모리들(102-105)을 포함하는 각각의 내장된 구성 컴포넌트들의 전력 소비 특성들이다.
각각의 내장된 메모리들에 의해 소비되는 전력은 전형적으로 동적 또는 활성 전력 및 대기 또는 정적 전력의 결합으로서 측정된다. 대기/정적 전력은 일반적으로 디바이스가 오프된 것으로 간주될 때조차 발생하는 오프-상태 전류 누설을 고려한다. 정적 전력이 휴대용 또는 모바일 산업에서 문제가 되곤 하지만, 이는 일반적으로 헤드 스위치들 및 풋(foot) 스위치들의 사용을 통해 제어되어 왔다. 그러나, 애플리케이션의 메모리와의 상호반응에 기초한 전력 소비인 동적 전력은 여전히 전력 절약들이 성취될 수 있는 영역이라고 생각된다. 동적 전력은 특정 애플리케이션이 메모리에 액세스하는 방법에 관한 것이므로, 조심스런 조정(tuning) 및 제어가 종종 전력 절감을 가져오기 위하여 촉구된다.
본 발명의 다양한 대표적인 실시예들은 동적 전력 소비를 감소시키도록 구성된 메모리 컴포넌트들에 관한 것이다. 메모리 컴포넌트는 입력/출력 통신들을 위한 메모리 인터페이스, 상기 메모리 인터페이스에 결합된 디코더; 메모리 셀들을 포함하는 적어도 두 개의 메모리 서브-어레이들, 비트라인들 및 워드라인들, 및 메모리 인터페이스에 결합된 다수의 멀티플렉서들을 포함한다. 전력 감소를 성취하기 위하여, 메모리 아키텍처는 각각의 서브-어레이가 메모리 컴포넌트에 대해 전용되는 모든 비트라인들의 인스턴스 및 메모리에 전용되는 모든 워드라인들의 일부를 포함하도록 수정된다. 비트라인들의 길이는 각각의 서브-어레이들 내의 워드라인들의 수에 의해 영향받으므로, 비트라인들은 각각의 서브-어레이 내에 포함되는 워드라인들의 전체 수보다 적을 때 더 짧게 끝난다. 짧아진 비트라인들은 커패시턴스를 감소시키고, 이는 동적 전력 소비를 감소시킨다. 멀티플렉서들은 메모리 인터페이스에서 수신된 어드레스의 적어도 일부에 기초하여 정확한 서브-어레이의 선택을 보조하도록 사용된다.
본 발명의 대표적인 실시예들은 다수의 인터페이스 포트들 및 적어도 두 개의 서브-어레이들 ― 각각이 상기 메모리의 비트라인들의 모두의 인스턴스와 상기 메모리의 워드라인들의 모두의 를 가짐 ―을 포함하는 메모리들에 관한 것이다. 메모리는 또한 상기 서브-어레이들에 결합되고 워드라인들을 제어하도록 구성된 디코더를 포함한다. 상기 메모리는 다수의 인터페이스 포트들의 각각 및 상기 디코더에 결합되는 멀티플렉서들을 가진다. 상기 멀티플렉서들은 상기 수신되는 메모리 셀의 어드레스의 적어도 일부에 기초하여 적절한 서브-어레이의 선택을 야기하도록 동작가능하다.
본 발명의 추가의 대표적인 실시예들은 각각이 다수의 메모리 셀들을 갖는 적어도 두 개의 서브-어레이들을 형성하는 단계, 각각의 서브-어레이들 사이에 공통 디코더를 결합하는 단계, 각각의 서브-어레이들에 비트 라인들의 세트를 생성하는 단계 ― 각각의 세트는 메모리에 액세스 가능한 비트 라인들의 총 개수의 인스턴스를 가짐 ―, 및 각각의 서브-어레이들에 다수의 워드 라인들을 생성하는 단계 ― 각각의 워드 라인은 디코더에 일단이 결합됨 ―를 포함하는 메모리를 제조하기 위한 방법들에 관한 것이다. 각각의 서브-어레이에 있는 워드 라인들의 수는 메모리 내에 제공되는 모든 워드 라인들보다 적다. 상기 방법은 또한 메모리 어드레스 정보에 기초하여 적절한 서브-어레이의 선택을 용이하게 하도록 구성되고 디코더에 결합되는 하나 이상의 멀티플렉서들을 형성하는 단계를 포함한다.
본 발명의 추가적인 대표적인 실시예들은 메모리 인터페이스; 상기 메모리 인터페이스 결합된 디코더; 상기 메모리의 모든 비트라인들의 제1 인스턴스화(instantiation) 및 상기 메모리의 모든 워드라인들의 세트의 제1 부분을 포함하고 상기 디코더에 결합되는 제1 메모리 블록; 및 상기 모든 비트라인들의 제2 인스턴스화 및 상기 모든 워드라인들의 세트의 제2 부분을 포함하고 상기 디코더에 결합된 제2 메모리 블록으로 구성되는 메모리들에 관한 것이다. 상기 메모리는 또한 상기 메모리 인터페이스에서 수신된 정보에 응답하여 상기 제1 메모리 블록 또는 제2 메모리 블록 중 하나의 선택을 용이하게 하도록 구성되며 상기 메모리 인터페이스에 결합되는 선택기를 포함한다.
전술한 것은 후속하는 발명의 상세한 서명이 더 잘 이해될 수 있도록 본 발명의 특징들 및 기술적인 장점들을 다소 넓게 개요를 서술했다. 본 발명의 청구범위의 주제를 형성하는 본 발명의 추가적인 특징들 및 장점들은 이하에 기재될 것이다. 개시된 개념 및 구체적 실시예는 본 발명의 동일 목적들을 실행하기 위한 다른 구조들을 수정 또는 설계하기 위한 기초로서 쉽게 이용될 수 있음이 당업자에 의해 이해되어야 한다. 또한 이러한 등가의 구성들은 첨부 청구범위에 제시되는 본 발명의 사상 및 범위로부터 일탈하지 않음이 당업자에 의해 인식되어야 한다. 구조 및 동작의 방법 모두에 관한 본 발명의 특징이라고 믿어지는 신규한 특징들 및 추가의 목적들 및 장점들은 첨부 도면들과 결합하여 고려될 때 다음의 기재로부터 더 잘 이해될 것이다. 그러나, 각각의 도면들은 설명 및 기재의 목적을 위해서만 제공되는 것이고 본 발명의 한계의 정의로서 의도되는 것이 아님이 명백히 이해되어야 한다.
본 발명의 보다 완벽한 이해를 위하여, 이제 참조가 첨부 도면들과 결합하여 이루어지는 다음 설명들에 대해 이루어지며, 도면들에서:
도 1은 표준 반도체 디바이스를 도시하는 도면이고;
도 2는 표준 메모리를 도시하는 블록도이고;
도 3은 다른 표준 메모리를 도시하는 블록도이고;
도 4는 본 개시내용의 교시들에 따라 구성되는 메모리를 도시하는 블록도이고;
도 5는 본 개시내용의 교시들에 따라 구성되는 다른 메모리를 도시하는 블록도이고;
도 6은 본 개시내용의 교시들에 따라 구성되는 메모리의 일 실시예 및 표준 메모리의 동적 전력을 비교하는 도면이고;
도 7은 본 개시내용의 교시들의 일 실시예의 구현을 위한 예시적인 블록들을 도시하는 흐름도이다.
메모리에서의 동적 전력은 일정 레이트로 스위칭되는 비트라인의 커패시턴스, 메모리의 공급 전압 또는 스윙 전압, 및 동작의 주파수, 즉, 비트라인이 실제로 스위칭되는 주파수의 조합으로서 측정된다. 메모리의 동적 전압은 다음 식에 의해 표현될 수 있다:
Figure pct00001
여기서 'C'는 레이트 'α'로 스위칭되는 총 커패시턴스이고, 'f'는 동작의 주파수이고, 'V'는 메모리 구조의 공급 전압이다. 따라서, 메모리 구조에서 동적 전력을 감소시키기 위하여, C, V, f, 또는 α 중 어느 것도 감소될 수 있다.
전압, 주파수, 또는 레이트는 동적 전력을 감소시킬 것이다. 그러나, 전압, 주파수, 또는 레이트를 감소시키는 것은 성능도 감소시킨다. 이처럼, 커패시턴스를 감소시키는 것은 보다 유익한 해법으로서 보여진다. 비트라인의 길이가 그 비트 라인의 커패시턴스를 결정하므로, 커패시턴스는 비트라인을 단축시킴으로써 감소될 수 있다.
이제 도 2로 돌아오면, 표준 메모리(20)를 도시하는 블록도가 도시된다. 메모리(20)는 프리-디코더(201), 디코더(203), 및 서브-어레이들(204-1 및 204-2)을 포함한다. 서브-어레이(204-1)는 비트라인들(205-1 - 205-M/2) 및 워드라인들(206-1 - 206-N)을 가진다. 각각의 비트라인들(205-1 - 205-M/2) 및 워드라인들(206-1 - 206-N)의 교차점에는 메모리 셀들(207-[1,1] - 207-[N,M/2])이 있다. 유사하게, 서브-어레이(204-2)는 비트라인들(205-(M/2 + 1) - 205-M) 및 워드라인들(206-1 - 206-N)의 교차점에 위치된 메모리 셀들(207-[1,(M/2 + 1)] - 207-[N,M])을 포함한다. 디코더(203)는 판독 및 기록 프로세싱 동안 워드라인들(206-1 - 206-N) 중 선택된 것을 구동시킬 워드라인 구동기들(202-1 - 202-N)을 포함한다. 유사하게, 비트라인 구동기들(208-1 - 208-M/2 및 208-(M/2 + 1) - 208-M)은 판독 및 기록 프로세싱 동안 비트라인들(205-1 - 205-M/2 및 205-(M/2 + 1) - 205-M)을 구동한다. 비트라인들(205-1 - 205-M)의 각각은 'L'의 길이를 가진다.
프리-디코더(201)는 입력 인터페이스(209)로부터 입력을 수신하고, 상기 입력 인터페이스는, 도 2에 도시된 예시적인 실시예에서, 입력 포트들 Ad(Address), Ck(Clock), R(Read), 및 W(Write)를 포함한다. 프리-디코더(201)는 입력에 대한 최초의 디코딩을 제공한다. 디코더(203)는 프리-디코더(201)의 최초로 디코딩된 출력을 소비한다. 수신된 어드레스 입력에 기초하여, 디코더(203)는 워드라인 구동기들(202-1 - 202-N) 중 적절한 것을 활성화시킴으로써 적절한 워드라인을 활성화한다. 이는 활성화된 워드라인을 따라 메모리 셀들의 각각을 활성화시킬 것이다. 어드레스는 비트라인 구동기들(208-1 - 208-M/2 또는 208-(M/2 + 1) - 208-M) 중 적절한 것을 이용하여 활성화하기 위하여 적절한 비트라인을 식별하기 위해 추가로 사용될 것이다. 판독 또는 기록이 수행되고 있는가 여부에 따라서, 비트라인은 데이터가 메모리 셀로부터 판독되거나 셀로 기록되게 할 것이다.
도 3은 표준 메모리(30)를 도시하는 블록도이다. 메모리(30)는 메모리(20, 도 2)와 구조에 있어서 유사하고, 서브-어레이(302-1) 내의 비트라인들(d0-d15) 및 서브-어레이(302-2) 내의 비트라인들(d16-d31)의 워드라인들(WL3O-O - WL30-191)과의 교차점들에서 메모리 셀들을 포함한다. 메모리(30)의 특정 실시예는 32개의 비트라인들을 가진다. 어드레스 크기는 통상적으로 포함될 워드라인들의 최대 개수를 결정할 것이다. 메모리(30)는 8-비트 어드레스를 사용하고 32개의 비트 라인들을 도시한다. 8-비트 어드레스는 256개의 워드라인들까지의 어드레스 공간을 정의하기에 충분하다. 그러나, 최대 어드레스 공간에서 워드라인들의 모두를 사용하기에 항상 충분한 것은 아니다. 메모리(30)는 서브-어레이들(302-1 및 302-2)과 교차하는 192개의 워드라인들과 함께 도시된다.
반도체 물질 상에서 취해지는 공간 또는 면적의 양인, 메모리(30)의 풋프린트는, 큰 직사각형을 형성한다. 이러한 형상은 실질적으로 비트라인들(d0-d31)의 수를 초과하는 워드라인들(WL3O-O - WL30-191)의 수에 의해 생성된다. 현재 제조되는 메모리들의 이와 같은 전형적인 종횡비는 긴 비트라인들을 생성하고, 이는 차례로, 동적 전력 소비를 구동하는 큰 커패시턴스(C30)를 발생시킨다. 또한, "크고 마른" 직사각형 풋프린트로, 반도체 칩상의 상이한 부분들 또는 블록들로의 단일 라우팅이 문제가 되는데, 이는 이러한 직사각형 형상이 칩상의 커버리지 면적을 최대화하지 않기 때문이다. 이러한 메모리는 통신 신호가 잠재적으로 두 지점들 사이의 가능한 가장 직선의 라인을 이동하는 것을 방해한다.
직사각형 풋프린트들은 이러한 디바이스들을 스케일링 하는데 있어서 물리적 제조 제한들과 관련된 추가적인 단점들을 가진다. 컴퓨터-보조 디자인 환경에서 그려질 때, 코너들은 컴퓨터 스크린의 그래픽 경계들에서 매우 날카롭게 보일 수 있다. 또한, 컴퓨터 디자인 환경은 컴포넌트들이 반도체 영역의 불균일 개방 영역들을 맞추기 위해 "휘거나" 성형되는 것을 허용할 수 있다. 그러나, 그러한 날카로운-코너의 또는 통상적이 아닌 형상들의 실제 반도체 재료로의 프린팅 및 리소그래피를 하게 될 때, 코너들은 둥글게 된다. 현재의 리소그래피 기술이 완전하게 날카로운 코너들 또는 복잡한 형상들을 생성하는 것은 불가능하지 않다면 그야말로 매우 어렵다. 디자인된 직사각형 또는 불규칙 형상으로, 반도체 재료에서 이것이 점점 더 작아짐에 따라, 둥글리는 것(rounding)은 결과적으로 반도체 재료상에 프린트가능 및/또는 에칭가능하지 않을 것 같은 객체를 생성한다.
도 4는 본 발명의 일 실시예에 따라 구성된 메모리(40)를 도시하는 블록도이다. 메모리(40)는 메모리(30, 도 3)와 비트라인들(d0-d31) 및 워드라인들(WL2O-O - WL21-191)의 동일한 총 개수를 가진다. 메모리(40)에서 비트라인 커패시턴스를 감소시키기 위하여, 메모리(40)는 비유적으로 위로 "폴딩된다(folded)". 메모리(30, 도 3)를 참조하면, 서브-어레이(302-1)는 반(A1 및 A2)으로 보여질 수 있다. 메모리가 위로 "폴딩될 때", A1 및 A2가 비트라인들의 반과 워드라인들의 모두를 갖는 크고 마른 직사각형에서 서로의 상부에 있는 대신에, 메모리(40)의 서브-어레이(302-1)는 비트라인들의 모두(d0-d31)의 인스턴스화(instantiation)와 워드라인들(WL4O-O - WL40-95)의 반을 갖는 더 짧은 직사각형 내에서 A2 옆에 A1을 갖게 구성된다. 서브-어레이들(403-2)은, 유사하게, 비트라인들의 모두(d0-d31)의 또 다른 인스턴스화와 워드라인들(WL4O-96 - WL40-191)의 다른 반을 이용하여 B2 옆에 B1을 갖게 구성된다. 서브-어레이들(403-1 및 403-2)의 각각은 워드라인들의 반을 가지므로, 비트라인들(d0-d31)의 길이는 메모리(30, 도 3)의 워드길이의 반과 동일하다. 비트라인 길이의 반은 커패시턴스의 반, C40 = C30/2에 해당하고, 이는 동적 전력의 반에 해당한다. 또한, 메모리(40)의 새로운 풋프린트는 컴포넌트 디자인에 훨씬 더 유용한 실질적으로 정사각형 형상을 생성한다.
본 발명의 다양한 실시예들은 또한 B1 옆에 A1을 포함하는 서브-어레이(403-1)를 갖는 것으로서 개념적으로 보여질 수도 있음에 주의하여야 한다. A1 및 B1의 영역들 모두는 동일한 워드라인 어드레스들을 공유하지만, 비트라인들에서는 다르다. 유사하게, A2 및 B2의 영역들 모두는 동일한 워드라인 어드레스들을 공유하지만, 상이한 비트라인들을 가지므로, 이들은 서브-어레이들(403-2)에서 서로의 옆에 있는 것으로서 개념화될 수도 있다.
프리-디코더(400)는 비트라인 구동기들(404) 및 멀티플렉서들(405)을 포함한다. 멀티플렉서들(405)은 판독 또는 기록 프로세스가 개시될 때 어느 서브-어레이에 액세스할지를 결정하는 데 사용된다. 비트라인 식별자의 입력 및 메모리 셀 어드레스의 적어도 일부를 이용하여, 멀티플렉서들(405)은 서브-어레이(403-1)에 액세스할지 또는 서브-어레이(403-2)에 액세스할지를 결정할 것이다. 예를 들어, 비트라인(d0)은, 어드레스 범위에 따라서, 서브-어레이(403-1) 또는 서브-어레이(403-2) 중 하나에 있을 수 있다. 도 4에 도시된 구조를 고려하여, 어드레스 범위가 95 이하이면, 서브-어레이(403-1)가 멀티플렉서들(405)에 의해 선택될 것이다. 그렇지 않고, 만약 어드레스 범위가 96 이상이면, 서브-어레이(403-2)가 멀티플렉서들(405)에 의해 선택될 것이다.
멀티플렉서들(405)에 대한 로직을 구현하기 위하여, 메모리(40)의 분할이 고려된다. 도 4에 도시된 실시예에서 192개의 워드라인들의 경우, 8-비트 어드레스가 사용된다(A7이 최상위 비트(MSN)인 비트들 "A0-A7"). 메모리(40)의 분할은 메모리에 대해 제공되는 총 워드라인들의 중간에서, 즉 번호 95에서 발생한다. 따라서, 8-비트 어드레스의 MSB들 중 얼마나 많은 수가 서브-어레이(403-1)내의 워드라인(95, WL40-95)와, 서브-어레이(403-2)내의 워드라인(96, WL40-96) 사이의 전이점에서 연속된 단절을 허용할 것인지에 대한 결정이 먼저 이루어진다. 단일 MSB는 어느 서브-어레이를 액세스할지를 결정하기 위하여 메모리(40)에 대해 사용될 수 없다. 전술한 것처럼, 메모리(40)는 8-비트 어드레스를 사용하기 때문에, 전체의 가능한 어드레스 공간은 256이다. 만약 단일 MSB, A7이 사용되었다면, 메모리(40)가 구성될 때 서브-어레이(403-1)를 액세스하는 것으로부터 서브-어레이(403-2)를 액세스하는 것으로의 계산된 천이는 95 대신에 128번째 워드라인(WL40-127)(즉, 27)에서 발생할 것이다. 따라서, 시험된 MSB는 서브-어레이들(403-1 및 403-1)의 부정확한 맵핑을 발생시킬 것이다. 멀티플렉서들(405)은, 비록 메모리(40) 내의 서브-어레이(403-2)에 워드라인들(96-128)(WL40-95 - WL40-127)의 물리적 위치가 있지만, 이들 워드 라인들에 대한 서브-어레이(403-1)로 직접 액세스하는 것을 계속할 것이다. 도 4에 도시된 특정 예에서 워드라인(95)에서 정확한 천이를 획득하기 위해서, 다음의 논리식이 멀티플렉서들(405)에 의한 선택을 제어한다:
Figure pct00002
따라서, 멀티플렉서들(405)은 어드레스의 세 개의(3) MSB들이 0-1-1이거나 두 개의(2) MSB들이 1-0임을 검출할 때까지, 서브-어레이(403-1)를 선택하기 위해 신호를 보낼 것이다. 이들 두 개의 조합들 중 어느 하나가 발생할 때, 멀티플렉서들(405)은 서브-어레이(403-2)를 선택하기 위해 신호를 보낼 것이다.
본 발명의 다양한 추가적인 및/또는 대안의 실시예들에서, 멀티플렉서들에 의해 사용되는 특정 논리식은 특정 메모리에 의해 사용되는 워드라인들의 총 수 및 서브-어레이들 사이에 선택되는 분할을 반영할 것임에 주의하여야 한다. 예를 들어, 256개의 워드라인들과 8-비트 어드레스를 이용하는 메모리에서, 각각이 정확히 총 워드라인들의 반을 갖는 두 개의 서브-어레이들이 선택되면, 단지 MSB, A7이 검사될 것이다. 이러한 실시예에서, A7이 0이면, 요구되는 비트라인은 제1 서브-어레이 내에 있을 것이고, 그렇지 않으며, 요구되는 비트 라인은 제2 서브-어레이 내에 있을 것이다.
실제로, 모든 이용가능한 메모리 용량이 필요한 것은 아니다. 제2 예에서, 8-비트 어드레스가 사용되고 단지 128개의 워드라인들이 충분한 메모리 용량을 제공하기 위해 필요로 되는 경우, 멀티플렉서들은 다음 논리함수로 마지막 두 개의 MSB들, A7 및 A6을 찾을 것이다.
Figure pct00003
본 발명의 다양한 추가적인 및/또는 대안의 실시예들에서 임의의 특정 서브-어레이 내의 비트라인들의 길이는 추가적인 "폴딩" 또는 구성(configuring)에 의해 추가로 감소될 수 있음에 더 주의하여야 한다. 본 발명의 실시예들은 도 4에 도시된 구성에만 한정되는 것은 아니다.
도 5는 본 발명의 일 실시예에 따라 구성된 메모리(50)를 도시하는 블록도이다. 메모리(50)는 비트라인 구동기들(506) 및 멀티플렉서들(507)을 포함하는 프리-디코더(500), 공통 디코더(501), 및 서브-어레이들(502-505)로 구성된다. 도 4에 도시된 것처럼 메모리 서브-어레이들을 한번 "폴딩"하는 대신에, 메모리(50)는 다수 번, 예를 들어, 두 번 "폴딩"된 서브-어레이들로 구성되어, 네 개의 서브-어레이들인, 서브-어레이들(502-505)을 발생시킨다. 전술한 것처럼 "폴딩"은 실제로 서브-어레이들(502-503)의 각각을 비트라인들(BL-0 - BL-M)의 완전한 세트를 갖지만, 어드레스가능한 워드라인들(WL-0 - WL-M)의 총 수의 일부만을 갖도록 구성하는 것을 의미한다. 도 5에 도시된 것처럼, 서브-어레이(502)는 어드레스가능한 워드라인들(WL-O - WL-(N/4 - 1)을 가지고, 서브-어레이(503)는 워드라인들(WL- (N/4) - WL-(N/2 - 1))을 가지고, 서브-어레이(504)는 워드라인들(WL-(N/2) - WL-(3/4 N - 1))을 가지고, 서브-어레이(505)는 워드라인들(WL-(3/4 N - 1) - WL-N)을 갖는다.
서브-어레이들(502-505)의 각각에 있는 워드라인들의 개수를 추가로 분할함으로써, 대응하는 비트라인들(BL-0 - BL-M)은 더 짧다, 즉 길이 L5이다. 메모리(20, 도 2)와 비교하여, L5=L/4이다. 따라서, 메모리(50)는 메모리(20, 도 2)에 대해 1/4 커패시턴스 및 동적 전력 요건들의 1/4을 가질 것이다. 메모리(40, 도 4)와 비교하여, 변수들의 각각이 동일하다면, 길이 L5에 기초한 메모리(50)의 커패시턴스는 C40의 1/2에 등가일 것이다.
프리-디코더(500)는 멀티플렉서들(507)을 통해 추가의 서브-어레이들에 대한 액세스를 처리한다. 비트라인 번호 및 워드라인 어드레스의 입력을 이용하여, 멀티플렉서들(507)은 서브-어레이들(502-505) 중 올바른 것을 정확하게 선택할 수 있다. 멀티플렉서들(507)은 워드라인 어드레스의 MSB들의 주어진 세트를 검사한다. 검사될 MSB들의 특정 개수는 메모리에 대해 계획된 워드라인들의 개수뿐만 아니라 각각의 서브-어레이에 대해 계획된 분할 포인트들에 의해서도 기초하여 결정되었을 것이다.
도 6은 도 4의 메모리(40)의 동적 전력에 대해 비교된 도 3의 메모리(30)의 동적 전력을 비교하는 도면이다. 플롯(600)은 증가하는 워드라인들을 갖는 메모리 셀들이 메모리(30) 내에서 액세스됨에 따른 동적 전력을 표현한다. 워드라인 어드레스가 메모리(30) 내의 액세스된 메모리 셀에 대해 더 커짐에 따라, 비트라인들(d0-d15)의 길이는 더 커지고, 이는 0으로부터 P30으로의 실질적으로 선형인 동적 전력 소비를 발생시킨다. 플롯(601)은 메모리 셀들이 메모리(40) 내에서 증가하는 워드라인들로 액세스됨에 따른 동적 전력 소비를 표현한다. 플롯(601)에서 볼 수 있듯이, 메모리(40)의 동적 전력 소비는 플롯(600)와 동일한 방식으로 실질적으로 선형으로 증가하기 시작한다. 그러나, 워드라인(96)이 도달될 때, 동적 전력은 워드라인 0에 대한 유사한 레벨로 다시 떨어지는데, 이는 비트라인 길이가 최초의 길이로 즉시 떨어지기 때문이다. 메모리(40)에 대한 최대 전력은 P40으로 도시되고, 이는 96에서 떨어지기 전인 P30/2와 등가이다. 플롯(601)은 그 후 마지막 워드라인인 워드라인(191)에 도달할 때까지 다시 꾸준히 증가하는 동적 전력을 더 도시한다. 여기서, 다시, 워드라인(191)에서는, 메모리(40)의 동적 전력 소비가 P40 또는 P30/2이다. 따라서, 본 발명의 일 실시예에 따라 구성된 메모리(40)에 대한 전체 동적 전력은 메모리(30)의 동적 전력의 거의 반이다.
도 7은 본 발명의 일 실시예에 따라 구성된 메모리 구조를 생성하도록 구현된 예시적인 블록들을 도시하는 흐름도이다. 블록 700에서, 각각 다수의 메모리 셀들을 갖는 적어도 두 개의 서브-어레이들이 형성된다. 블록 701에서, 각각의 서브-어레이들 사이에 공통 디코더가 결합된다. 블록 702에서, 각각의 서브-어레이들에 비트 라인들의 세트가 생성되고, 각각의 세트는 메모리에 액세스 가능한 비트 라인들의 총 개수의 인스턴스를 포함한다. 블록 703에서, 각각의 서브-어레이들에 다수의 워드 라인들이 생성된다. 각각의 워드 라인은 공통 디코더에 일단이 결합된다. 각각의 서브-어레이에 있는 워드라인들의 수는 메모리 내에 제공되는 모든 워드 라인들보다 적다. 블록 704에서, 어드레스 정보에 기초하여 서브-어레이들 중 하나의 선택을 용이하게 하기 위해 하나 이상의 멀티플렉서들이 형성되고 구성된다.
비록 본 발명 및 이의 장점들이 세부적으로 기재되었지만, 다양한 변화들, 치환들, 및 변경들이 첨부된 청구범위에 의해 정의된 본 발명의 사상 및 범위를 일탈하지 않고 여기서 이루어질 수 있음이 이해되어야 한다. 또한, 본 출원의 범위는 본 명세서에 기재된 프로세스, 기계, 제조, 사물들의 조성, 수단들, 방법들, 및 단계들의 특정 실시예들로 제한하려는 의도가 아니다. 당업자가 본 발명의 개시내용을 용이하게 이해할 것이므로, 여기에 기재된 대응하는 실시예들과 실질적으로 동일한 기능을 수행하거나 실질적으로 동일한 결과를 성취하는 현재 존재하거나 이후에 개발될 프로세스들, 기계들, 제조, 사물들의 조성들, 수단들, 방법들, 또는 단계들은 본 발명에 따라 이용될 수 있다. 따라서, 첨부된 청구범위는 이러한 프로세스들, 기계들, 제조, 사물들의 조성들, 수단들, 방법들, 또는 단계들을 그 범위 내에 포함하려는 의도이다.

Claims (24)

  1. 메모리로서,
    다수의 인터페이스 포트들;
    적어도 두 개의 서브-어레이들 ― 상기 적어도 두 개의 서브-어레이들 각각은 상기 메모리의 다수의 비트라인들의 모두의 인스턴스(instance)와 상기 메모리의 다수의 워드라인들의 일부를 포함함 ―;
    상기 적어도 두 개의 서브-어레이들 및 상기 다수의 입력/출력 포트들에 결합된 디코더 ― 상기 디코더는 상기 다수의 워드라인들을 제어하도록 구성됨 ―;
    상기 다수의 입력/출력 포트들의 각각에 결합된 멀티플렉서 ― 상기 멀티플렉서는 상기 다수의 인터페이스 포트들 중 하나 이상에서 수신되는 메모리 셀의 어드레스에 기초하여 상기 적어도 두 개의 서브-어레이들 중 하나의 선택을 야기하도록 동작가능함 ―
    를 포함하는,
    메모리.
  2. 제 1 항에 있어서,
    상기 일부는 상기 메모리의 상기 다수의 워드라인들 중 반을 포함하는,
    메모리.
  3. 제 1 항에 있어서,
    상기 다수의 인터페이스 포트들 및 상기 디코더 사이에 결합된 프리디코더(predecoder)를 더 포함하고, 상기 프리디코더는 상기 디코더의 동작에 대한 정보를 처리하는,
    메모리.
  4. 제 1 항에 있어서,
    상기 다수의 인터페이스 포트들 중 상기 하나 이상의 각각은:
    어드레스 포트;
    클록 포트;
    판독 포트; 및
    기록 포트
    중 적어도 두 개를 포함하는,
    메모리.
  5. 제 1 항에 있어서,
    상기 적어도 두 개의 서브-어레이들, 상기 디코더, 및 상기 멀티플렉서의 물리적 구성은 실질적으로 정사각형인 상기 메모리의 풋프린트(footprint)를 제공하는
    메모리.
  6. 제 1 항에 있어서,
    상기 다수의 워드라인들은 상기 메모리에 의해 어드레스 가능한 워드라인들의 총 수보다 적은,
    메모리.
  7. 제 1 항에 있어서,
    상기 어드레스의 최상위 비트(MSB)들의 세트는 상기 적어도 두 개의 서브-어레이들 중 하나를 선택하기 위해 상기 멀티플렉서에 의해 사용되는,
    메모리.
  8. 제 7 항에 있어서,
    상기 MSB들의 세트는 상기 적어도 두 개의 서브-어레이들 내의 상기 다수의 워드라인들의 상기 일부에 기초하여 선택되는,
    메모리.
  9. 제 7 항에 있어서,
    상기 MSB들의 세트는 상기 적어도 두 개의 서브-어레이들 사이의 천이점을 명확히 식별하는 최소 개수의 MSB들를 포함하는,
    메모리.
  10. 감소된 동적 전력 소비를 갖는 메모리를 제조하기 위한 방법으로서,
    각각이 다수의 메모리 셀들을 갖는 적어도 두 개의 서브-어레이들을 형성하는 단계;
    각각의 상기 적어도 두 개의 서브-어레이들에 공통 디코더를 결합하는 단계;
    각각의 상기 두 개의 서브-어레이들에 비트 라인들의 세트를 생성하는 단계 ― 각각의 세트는 상기 메모리에 액세스 가능한 비트 라인들의 총 개수의 인스턴스(instance)를 포함함 ―
    각각의 상기 두 개의 서브-어레이들에 다수의 워드 라인들을 형성하는 단계 ― 각각의 상기 다수의 워드 라인들은 상기 공통 디코더에 일단이 결합되고, 상기 워드라인들의 수는 메모리 내에 제공되는 상기 워드 라인들 모두보다 적음 ―
    어드레스 정보에 기초하여 상기 적어도 두 개의 서브-어레이들 중 하나의 선택을 용이하게 하도록 구성된 하나 이상의 멀티플렉서들을 형성하는 단계
    를 포함하는,
    감소된 동적 전력 소비를 갖는 메모리를 제조하기 위한 방법.
  11. 제 10 항에 있어서,
    입력을 수신하고 출력을 송신하는 메모리 인터페이스를 형성하는 단계를 더 포함하고, 상기 어드레스 정보는 상기 메모리 인터페이스를 통해 수신되는,
    감소된 동적 전력 소비를 갖는 메모리를 제조하기 위한 방법.
  12. 제 11 항에 있어서,
    상기 메모리 인터페이스를 형성하는 단계는:
    어드레스 포트;
    클록 포트;
    판독 포트; 및
    기록 포트
    중 적어도 두 개를 형성하는 단계를 포함하는,
    감소된 동적 전력 소비를 갖는 메모리를 제조하기 위한 방법.
  13. 제 10 항에 있어서,
    상기 공통 디코더에 연결된 프리-디코더를 구성하는 단계를 더 포함하는,
    감소된 동적 전력 소비를 갖는 메모리를 제조하기 위한 방법.
  14. 메모리로서,
    메모리 인터페이스;
    상기 메모리 인터페이스에 결합된 디코더;
    상기 디코더에 결합된 제1 메모리 블록;
    상기 디코더에 결합된 제2 메모리 블록; 및
    상기 메모리 인터페이스에서 수신된 정보에 응답하여 상기 제1 메모리 블록 또는 제2 메모리 블록 중 하나의 선택을 용이하게 하도록 구성되며 상기 메모리 인터페이스에 결합되는 선택기
    를 포함하며,
    상기 제1 메모리 블록은:
    상기 메모리의 모든 비트라인들의 제1 인스턴스화(instantiation); 및
    상기 메모리의 모든 워드라인들의 세트의 제1 부분
    을 포함하고,
    상기 제2 메모리 블록은:
    상기 모든 비트라인들의 제2 인스턴스화; 및
    상기 모든 워드라인들의 세트의 제2 부분
    을 포함하는,
    메모리.
  15. 제 14 항에 있어서,
    상기 메모리 인터페이스와 상기 디코더 사이에 결합된 프리-디코더를 더 포함하는,
    메모리.
  16. 제 14 항에 있어서,
    상기 메모리 인터페이스는 다수의 입력/출력 포트들을 포함하고, 각각의 상기 다수의 입력/출력 포트들은 어드레스 포트, 클록 포트, 판독 포트, 또는 기록 포트 중 하나를 포함하는,
    메모리.
  17. 제 14 항에 있어서,
    상기 메모리의 풋프린트는 실질적으로 정사각형인,
    메모리.
  18. 제 14 항에 있어서,
    상기 정보는 상기 모든 워드라인들의 세트 중 하나에 대한 어드레스의 최상위 비트(MSB)들의 세트를 포함하는,
    메모리.
  19. 제 14 항에 있어서,
    상기 MSB들의 세트는 상기 제1 부분 및 상기 제2 부분 사이의 천이점에 대응하는,
    메모리.
  20. 제 14 항에 있어서,
    상기 디코더에 결합된 하나 이상의 추가 메모리 블록들을 더 포함하고,
    상기 하나 이상의 추가 메모리 블록들은:
    상기 모든 비트라인들의 추가 인스턴스화; 및
    상기 모든 워드라인들의 세트의 추가 부분
    을 포함하고,
    상기 선택기는 수신된 상기 정보에 응답하여 상기 제1 메모리 블록 또는 상기 제2 메모리 블록 또는 상기 하나 이상의 추가 메모리 블록들 중 하나를 추가로 선택하는,
    메모리.
  21. 메모리에서 동적 전력 소비를 감소시키기 위한 방법으로서,
    상기 메모리의 평면도(floor plan) 내에 적어도 두 개의 메모리 셀 서브-어레이들을 형성하는 단계;
    상기 메모리에 액세스 가능한 워드라인들의 총 수의 일부를 수용하도록 상기 비트라인들의 길이를 설정함으로써, 상기 적어도 두 개의 메모리 셀 서브-어레이들의 각각에 있는 비트라인들의 세트에서의 커패시턴스를 감소시키는 단계 ― 비트라인들의 각각의 세트는 상기 메모리에 액세스 가능한 비트라인들의 총 수의 인스턴스를 포함함 ―;
    상기 적어도 두 개의 메모리 셀 서브-어레이들에 상기 워드라인들의 총 수의 상기 일부를 형성하는 단계;
    상기 적어도 두 개의 메모리 셀 서브-어레이들의 각각에 공통 디코더를 결합하는 단계;
    상기 다수의 메모리 셀들 중 하나의 어드레스 정보에 기초하여 상기 적어도 두 개의 메모리 셀 서브-어레이들 중 하나의 선택을 용이하게 하도록 구성되는 하나 이상의 멀티플렉서들을 형성하는 단계
    를 포함하는,
    메모리에서 동적 전력 소비를 감소시키기 위한 방법.
  22. 제 21 항에 있어서,
    상기 메모리의 상기 평면도는 실질적으로 정사각형의 풋프린트를 야기하는,
    메모리에서 동적 전력 소비를 감소시키기 위한 방법.
  23. 제 21 항에 있어서,
    입력을 수신하고 출력을 송신하도록 구성되는 인터페이스를 상기 메모리에 형성하는 단계를 더 포함하고, 상기 어드레스 정보는 상기 인터페이스를 통해 수신되는,
    메모리에서 동적 전력 소비를 감소시키기 위한 방법.
  24. 제 21 항에 있어서,
    상기 어드레스 정보를 디코딩하는 것을 보조하도록 구성되며 상기 공통 디코더에 결합되는 프리-디코더를 더 포함하는,
    메모리에서 동적 전력 소비를 감소시키기 위한 방법.
KR1020117002198A 2008-06-27 2009-06-19 동적 전력 절감 메모리 아키텍처 KR101339875B1 (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US12/163,233 US8098540B2 (en) 2008-06-27 2008-06-27 Dynamic power saving memory architecture
US12/163,233 2008-06-27
PCT/US2009/047881 WO2009158275A1 (en) 2008-06-27 2009-06-19 Dynamic power saving memory architecture

Publications (2)

Publication Number Publication Date
KR20110026493A true KR20110026493A (ko) 2011-03-15
KR101339875B1 KR101339875B1 (ko) 2013-12-10

Family

ID=41036541

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020117002198A KR101339875B1 (ko) 2008-06-27 2009-06-19 동적 전력 절감 메모리 아키텍처

Country Status (11)

Country Link
US (1) US8098540B2 (ko)
EP (1) EP2311037B1 (ko)
JP (1) JP5335908B2 (ko)
KR (1) KR101339875B1 (ko)
CN (1) CN102077289B (ko)
BR (1) BRPI0914571A2 (ko)
CA (1) CA2726279C (ko)
MX (1) MX2010013879A (ko)
RU (1) RU2471259C2 (ko)
TW (1) TWI426523B (ko)
WO (1) WO2009158275A1 (ko)

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8675442B2 (en) 2011-10-04 2014-03-18 Qualcomm Incorporated Energy efficient memory with reconfigurable decoding
US8503264B1 (en) * 2011-11-18 2013-08-06 Xilinx, Inc. Reducing power consumption in a segmented memory
US8743653B1 (en) 2012-06-20 2014-06-03 Xilinx, Inc. Reducing dynamic power consumption of a memory circuit
RU2559768C2 (ru) * 2013-11-20 2015-08-10 Сергей Геннадьевич Бобков Способ изготовления статического оперативного запоминающего устройства и статическое оперативное запоминающее устройство (озу)
US10032511B1 (en) 2017-05-18 2018-07-24 Macronix International Co., Ltd. Memory with dynamic permissible bit write logic and method
US11194382B2 (en) * 2018-10-16 2021-12-07 Advanced Micro Devices, Inc. Speculative exit from power down mode of a dynamic random access memory rank
US12002503B2 (en) 2021-09-13 2024-06-04 Changxin Memory Technologies, Inc. Memory circuit and memory
CN115810379A (zh) * 2021-09-13 2023-03-17 长鑫存储技术有限公司 存储电路及存储器

Family Cites Families (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4739497A (en) 1981-05-29 1988-04-19 Hitachi, Ltd. Semiconductor memory
EP0101884A3 (en) 1982-07-21 1987-09-02 Hitachi, Ltd. Monolithic semiconductor memory
JPS63157397A (ja) * 1986-12-22 1988-06-30 Matsushita Electronics Corp 半導体メモリ
JPH07118191B2 (ja) * 1989-07-26 1995-12-18 日本電気株式会社 半導体メモリ装置
NL8902820A (nl) * 1989-11-15 1991-06-03 Philips Nv Geintegreerde halfgeleiderschakeling van het master slice type.
JPH03201298A (ja) * 1989-12-27 1991-09-03 Mitsubishi Electric Corp 半導体記憶装置
WO1996036050A1 (en) 1995-05-12 1996-11-14 Advanced Micro Devices, Inc. Sector architecture for flash memory device
US5898637A (en) * 1997-01-06 1999-04-27 Micron Technology, Inc. System and method for selecting shorted wordlines of an array having dual wordline drivers
US5854763A (en) * 1997-01-31 1998-12-29 Mosaid Technologies Inc. Integrated circuit with non-binary decoding and data access
US5933855A (en) * 1997-03-21 1999-08-03 Rubinstein; Richard Shared, reconfigurable memory architectures for digital signal processing
JPH11145420A (ja) * 1997-11-07 1999-05-28 Mitsubishi Electric Corp 半導体記憶装置
JPH11265573A (ja) * 1998-01-13 1999-09-28 Mitsubishi Electric Corp 半導体記憶装置
JP2000021175A (ja) * 1998-07-02 2000-01-21 Nec Ic Microcomput Syst Ltd 半導体メモリ装置
US6567287B2 (en) * 2001-03-21 2003-05-20 Matrix Semiconductor, Inc. Memory device with row and column decoder circuits arranged in a checkerboard pattern under a plurality of memory arrays
JP2001319479A (ja) * 2000-05-12 2001-11-16 Nec Corp メモリ装置
CN1155807C (zh) * 2001-05-25 2004-06-30 周正三 电容式压力微传感元件及制造方法与信号读取方法
JP3862220B2 (ja) * 2002-07-29 2006-12-27 松下電器産業株式会社 半導体記憶装置
JP4511462B2 (ja) * 2003-06-30 2010-07-28 富士通セミコンダクター株式会社 半導体記憶装置
CN100501866C (zh) * 2003-09-22 2009-06-17 晶豪科技股份有限公司 以参考位线的均衡来开启字线解码器的装置
JP4541077B2 (ja) * 2004-01-13 2010-09-08 株式会社日立超エル・エス・アイ・システムズ 半導体記憶装置
JP2006323967A (ja) * 2005-05-20 2006-11-30 Fujitsu Ltd 半導体記憶装置

Also Published As

Publication number Publication date
CA2726279C (en) 2015-10-27
MX2010013879A (es) 2011-01-20
JP5335908B2 (ja) 2013-11-06
RU2011102959A (ru) 2012-08-10
EP2311037B1 (en) 2017-03-08
WO2009158275A1 (en) 2009-12-30
US8098540B2 (en) 2012-01-17
CA2726279A1 (en) 2009-12-30
JP2011526048A (ja) 2011-09-29
BRPI0914571A2 (pt) 2015-12-15
TWI426523B (zh) 2014-02-11
CN102077289A (zh) 2011-05-25
KR101339875B1 (ko) 2013-12-10
TW201011772A (en) 2010-03-16
US20090323453A1 (en) 2009-12-31
CN102077289B (zh) 2015-04-29
RU2471259C2 (ru) 2012-12-27
EP2311037A1 (en) 2011-04-20

Similar Documents

Publication Publication Date Title
KR101339875B1 (ko) 동적 전력 절감 메모리 아키텍처
US6836434B2 (en) Mode selection in a flash memory device
TWI415136B (zh) 用於在電子記憶體操作中動態功率節省之系統及方法
US5343437A (en) Memory having nonvolatile and volatile memory banks
US20030081492A1 (en) Memory device operable in either a high-power, full-page size mode or a low-power, reduced-page size mode
CN110299165B (zh) Sram存储器件、存储器输入输出及其方法
KR19990029825A (ko) 멀티 레벨 계층을 가진 메모리 아키텍쳐
US20070280026A1 (en) Low voltage memory device and method thereof
EP3038109B1 (en) Pseudo dual port memory using a dual port cell and a single port cell with associated valid data bits and related methods
US6772273B1 (en) Block-level read while write method and apparatus
KR100468635B1 (ko) 비휘발성 반도체 기억 장치 및 정보기기
KR20080019115A (ko) 플래시 메모리 장치
US20090019237A1 (en) Multipath accessible semiconductor memory device having continuous address map and method of providing the same
US7333374B2 (en) Semiconductor memory device capable of replacing defective memory cell with redundant memory cell, and electronic equipment
US6954827B2 (en) Cache memory capable of selecting size thereof and processor chip having the same
JP3105001B2 (ja) 集積回路メモリ及び集積回路メモリアレイを構成する方法
US7508728B2 (en) Methods and apparatus to provide refresh for global out of range read requests
US6366502B1 (en) Circuitry for reading from and writing to memory cells
KR100188123B1 (ko) 입출력 데이타의 길이 선택이 가능한 스태틱 램 장치
JP2004303347A (ja) 半導体記憶装置
JP2011040010A (ja) キャッシュメモリとそのモード切替方法
KR20090008559A (ko) 반도체 메모리 장치

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20161125

Year of fee payment: 4

FPAY Annual fee payment

Payment date: 20170929

Year of fee payment: 5

FPAY Annual fee payment

Payment date: 20180928

Year of fee payment: 6

FPAY Annual fee payment

Payment date: 20190924

Year of fee payment: 7