JPS63157397A - 半導体メモリ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は半導体メモリ、詳しくは、同半導体メモリにお
けるオートリフレッシュのデコードの構成に関するもの
である。

従来の技術 従来、ダイナミック型メモリでは例えば第３図のような
回路ブロックにより構成されていた。第３図は２５６に
ワード×１ビット構成のダイナミックランダムアクセス
メモリ（以下ＤＲＡＭと略称）の場合を示す。従来、リ
フレッシュは行アドレスバツフア群１のＡφ〜Ａ８の９
ビツトの中の下位８ビツトＡφ〜Ａ７を、外部・内部ア
ドレス切換回路２により、外部から与えるか、あるいは
内部のカウンタを利用して行デコーダ３の駆動およびセ
ンス動作を行なうことによってなされていた。行アドレ
スが下位８ビット分しか与えられないため、最上位では
、行アドレスバッファＡ８が“１”、“φ”のどちらの
行アドレスに属するセルも同時にリフレッシュされるこ
とになる。すなわち、第３図においては、２つのメモリ
セルブロック４ａ、４ｂのどちらもセンス動作する。ア
クセス時には行アドレスバッファ（群）ｌ中の最上位行
アドレスバツフア出力Ａ８を用いて２つのブロックの中
から一つを選択する。通常のアクセス動作やロウアドレ
スロープ（Ｒ／〜Ｓ〉オンリーリフレッシュ動作では、
外部から行アドレスが与えられる。一方、オートリフレ
ッシュ動作では、例えばコラムアドレスロープ（ＣＡＳ
）ビフォアＲＡＳリフレッシュの場合、リフレッシュ制
御回路５が動作することにより、外部・内部アドレス切
換回路２が内部アドレスとして８ビツトカウンタ６のａ
φ〜ａ７の出力を行アドレスバッファ（群）１へアドレ
スとして供給する。オートリフレッシュでは、通常、最
上位ビットのアドレスバッファの対応出力Ａ８は外部の
アドレス入力にかかわりなく、常に固定される。なお、
第３図中の回路ブロック７は入出力制御回路、同８はワ
ード線ドライバである。

発明が解決しようとする問題点 従来、リフレッシュ動作は例えば２５６にワード×１ビ
ット構成のＤ　ＲＡ　Ｍでは、ＲＡＳオンリリフレッシ
ュの場合、外部からリフレッシュアドレスとして最上位
ビットを除（下位８ビツトを与えて、全メモリセルのリ
フレッシュを行なう。このため、１回のセンス動作は２
５６　ｋ　Ｄ　ＲＡ　Ｍの場合、ＩＫのメモリセルにつ
いて行なわれる。オートリフレッシュの場合にもこの方
式が継承され、内部に８ビツトのカウンタをもち、この
カウンタの出力を行アドレスとしてリフレッシュを行な
う。しかし、集積度が増加し、ＤＲＡＭの用途が広がる
につれ、低消費電力に対する要望が非常に強くなってき
た。このため、従来のＮチャンネルプロセスのＤ　ＲＡ
　Ｍから、最近はＣＭＯＳプロセスのＤＲＡＭへと移行
しつつあり、周辺回路での低消費電力化が進められてい
る。

ＤＲＡＭの消費電力は、前述の周辺回路での消費分に加
えて、センス動作時の消費分がある。集積度が増加する
につれ、全ビット線容量は増加する。また、全ビット線
容量は２５６　Ｋ　Ｄ　ＲＡ　Ｍで５００ＰＦ程度あり
、電源電圧が５０サイクル時間が２５０　ｎｓとすると
、平均電流が１０ｍＡ程度になり、全体の数十％をセン
ス動作で占めるようになる。したがって、センス動作の
低消費電力化が求められる。特にオートリフレッシュ動
作のような外部とアクセスすることがないような動作に
対して、センス動作で大きな消費電力を必要とすること
は重大な問題点である。

問題点を解決するための手段 本発明は、この様なオートリフレッシュ動作における消
費電力の低減を行なうもので、その特徴は行および列に
配列された複数のメモリセルと、前記メモリセルを選択
すべき行デコーダと行デコードに用いるべきアドレスの
ビット長に等しいビット長のカウンタと前記カウンタを
用いて前；己行デコードを行なう手段、外部へ信号を出
力するための単数の手段を集積した半導体メモリ装置で
ある。

作用 本発明によれば、オートリフレッシュ動作において、行
アドレスと同一ビット長のカウンタの出力をリフレッシ
ュアドレスとしてリフレッシュ動作を行なうため、セン
ス動作すべきビット線およびセンスアンプ数が従来の半
分になり、センス動作における消費電力が半減する。

実施例 本発明の実施例を第１図に示す。第１図は２５６にワー
ド×１ビット構成のＣＡＳビフォアＲＡ　Ｓリフレッシ
ュ機能をもつＤＲＡＭの実施例レッシュ制御回路５によ
り開始する。このリフレッシュ制御回路５からは毎回の
動作ごとに図中の９ビツトのカウンタ１６をカウントア
ブするための信号が送られる。９ビツトのカウンタ１６
の出力ａφ〜ａ８の中の下位８ビツトａφ〜ａ７は、従
来の場合と同様、外部・内部アドレス切換回路を経てア
ドレスバッファ（群）１で増幅され、それぞれ行アドレ
スの対応出力Ａφ〜Ａ７として行デコーダ３を駆動する
。一方、カウンタ１６の最上位ビットの対応出力ａ８は
外部・内部アドレス切換回路２を経て行アドレスバッフ
ァ（群）１の対応段で増幅後、行アドレスバッファの対
応出力Ａ８として二分されたワード線ドライバ８ａ、８
ｂへそれぞれ送られる。ワード線ドライバ８ａ、８ｂは
、行アドレスバッファの対応出力Ａ８の内容に応じてど
ちらか一方のみが駆動される。そのため、メモリブロッ
ク４ａ、４ｂのどちらか一方のみ行アドレスの対応出力
Ａφ〜Ａ７の内容に応じてワード線が選択される。した
がって、行アドレスバッファの対応出力へ８＝１とし、
このときワード線ドライバ８ａが選択されるとメモリブ
ロック４ａに属するワード線が行デコードされて選択さ
れる。したがって、メモリセルブロック４ａのビット線
には選択されたメモリセルの内容が読出され、センスア
ンプを駆動し、リフレッシュされる。一方、メモリセル
ブロック４ｂのセンスアンプは行アドレスバッファの対
応出力へ８＝１のときには駆動しない。したがって、本
実施例では１回のリフレッシュ動作で駆動されるセンス
アンプは全体の半分である。

本発明の他の実施例を第２図に示す。第２図は２５６に
ワード×１ビット構成のＤＲＡＭの場合であるが、メモ
リセルブロックの分割は４分割されており、オートリフ
レッシュ動作時にはワード線ドライバ８ａ、８ｂ、８ｃ
、８ｄの中の−っが駆動され他の３つは駆動されない、
そのためセンスアンプもメモリセルブロック４　ａ、４
　ｂ、４　ｃ　。

４ｄのうちの一つのブロックについてのみ動作すればよ
（、全体の１／４で済む。

発明の効果 本発明によればオートリフレッシュ時におけるセンス動
作による消費電力を半減できる。したがって、ＤＲＡＭ
の集積度が高く、かつ周辺回路のＣＭＯ３他が進み、セ
ンス動作による消費電力の全体に占める割合が次第に太
き（なっても、あるいは、高集積度化によりＤＲＡＭの
用途も広がり、バッテリーバックアブの必要性のある機
器分野へ用途の広がりがあっても、本発明によれば、オ
ートリフレッシュ時の消費電力を太き（低減でき、ＤＲ
ＡＭの新たな用途への適応性が期待できる。

【図面の簡単な説明】

第１図、第２図は本発明の実施例を示すブロック図、第
３図は従来例を示すブロック図である。 １・・・・・・行アドレスバッファ（群〉、２・・・・
・・外部・内部アドレス切換回路、３・・・・・・行デ
コーダ、４．４ａ、４ｂ、４ｃ、４ｄ−・−・メモリセ
ルブロック、５・・・・・・リフレッシュ制御回路、６
・・・・・・８ビツトカウンタ、７・・・・・・入出力
制御回路、８゜８ａ、８ｂ、８ｃ、８ｄ・・・・・・ワ
ード線ドライバ、１６・・・・・・９ビツトカウンタ。 代理人の氏名　弁理士　中尾敏男　ほか１名ｔ−−−ｒ
丁アＶし又ノζ・１７ア ２−ｉ静　］リタＰ？）’レス上り１央（ヨ落季Ｉ！、
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Claims (1)

【特許請求の範囲】
1. 　複数のブロックに分割されたセルマトリクス群と、内
   部クロック信号発生手段と、オートリフレッシュ検出手
   段と、前記セルマトリクスの行アドレスと同一のビット
   長でかつ前記内部クロック信号で駆動されるカウンタと
   、外部行アドレス入力と前記カウンタの出力とを切換え
   るアドレス切換手段と、前記アドレス切換手段の出力を
   増幅するアドレスバッファ（群）と、前記カウンタの上
   位ビットの情報により駆動され、かつ、前記マトリクス
   群に対応して複数に分割されたワード線駆動手段とをそ
   なえた半導体メモリ。