JPS63157397A - 半導体メモリ - Google Patents
半導体メモリInfo
- Publication number
- JPS63157397A JPS63157397A JP61305758A JP30575886A JPS63157397A JP S63157397 A JPS63157397 A JP S63157397A JP 61305758 A JP61305758 A JP 61305758A JP 30575886 A JP30575886 A JP 30575886A JP S63157397 A JPS63157397 A JP S63157397A
- Authority
- JP
- Japan
- Prior art keywords
- refresh
- counter
- output
- row address
- auto
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims description 5
- 239000011159 matrix material Substances 0.000 claims 3
- 230000004044 response Effects 0.000 abstract description 2
- 230000010354 integration Effects 0.000 description 3
- 238000000034 method Methods 0.000 description 3
- 230000002093 peripheral effect Effects 0.000 description 3
- 238000010586 diagram Methods 0.000 description 2
- 239000003795 chemical substances by application Substances 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
Landscapes
- Semiconductor Memories (AREA)
- Dram (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は半導体メモリ、詳しくは、同半導体メモリにお
けるオートリフレッシュのデコードの構成に関するもの
である。
けるオートリフレッシュのデコードの構成に関するもの
である。
従来の技術
従来、ダイナミック型メモリでは例えば第3図のような
回路ブロックにより構成されていた。第3図は256に
ワード×1ビット構成のダイナミックランダムアクセス
メモリ(以下DRAMと略称)の場合を示す。従来、リ
フレッシュは行アドレスバツフア群1のAφ〜A8の9
ビツトの中の下位8ビツトAφ〜A7を、外部・内部ア
ドレス切換回路2により、外部から与えるか、あるいは
内部のカウンタを利用して行デコーダ3の駆動およびセ
ンス動作を行なうことによってなされていた。行アドレ
スが下位8ビット分しか与えられないため、最上位では
、行アドレスバッファA8が“1”、“φ”のどちらの
行アドレスに属するセルも同時にリフレッシュされるこ
とになる。すなわち、第3図においては、2つのメモリ
セルブロック4a、4bのどちらもセンス動作する。ア
クセス時には行アドレスバッファ(群)l中の最上位行
アドレスバツフア出力A8を用いて2つのブロックの中
から一つを選択する。通常のアクセス動作やロウアドレ
スロープ(R/〜S〉オンリーリフレッシュ動作では、
外部から行アドレスが与えられる。一方、オートリフレ
ッシュ動作では、例えばコラムアドレスロープ(CAS
)ビフォアRASリフレッシュの場合、リフレッシュ制
御回路5が動作することにより、外部・内部アドレス切
換回路2が内部アドレスとして8ビツトカウンタ6のa
φ〜a7の出力を行アドレスバッファ(群)1へアドレ
スとして供給する。オートリフレッシュでは、通常、最
上位ビットのアドレスバッファの対応出力A8は外部の
アドレス入力にかかわりなく、常に固定される。なお、
第3図中の回路ブロック7は入出力制御回路、同8はワ
ード線ドライバである。
回路ブロックにより構成されていた。第3図は256に
ワード×1ビット構成のダイナミックランダムアクセス
メモリ(以下DRAMと略称)の場合を示す。従来、リ
フレッシュは行アドレスバツフア群1のAφ〜A8の9
ビツトの中の下位8ビツトAφ〜A7を、外部・内部ア
ドレス切換回路2により、外部から与えるか、あるいは
内部のカウンタを利用して行デコーダ3の駆動およびセ
ンス動作を行なうことによってなされていた。行アドレ
スが下位8ビット分しか与えられないため、最上位では
、行アドレスバッファA8が“1”、“φ”のどちらの
行アドレスに属するセルも同時にリフレッシュされるこ
とになる。すなわち、第3図においては、2つのメモリ
セルブロック4a、4bのどちらもセンス動作する。ア
クセス時には行アドレスバッファ(群)l中の最上位行
アドレスバツフア出力A8を用いて2つのブロックの中
から一つを選択する。通常のアクセス動作やロウアドレ
スロープ(R/〜S〉オンリーリフレッシュ動作では、
外部から行アドレスが与えられる。一方、オートリフレ
ッシュ動作では、例えばコラムアドレスロープ(CAS
)ビフォアRASリフレッシュの場合、リフレッシュ制
御回路5が動作することにより、外部・内部アドレス切
換回路2が内部アドレスとして8ビツトカウンタ6のa
φ〜a7の出力を行アドレスバッファ(群)1へアドレ
スとして供給する。オートリフレッシュでは、通常、最
上位ビットのアドレスバッファの対応出力A8は外部の
アドレス入力にかかわりなく、常に固定される。なお、
第3図中の回路ブロック7は入出力制御回路、同8はワ
ード線ドライバである。
発明が解決しようとする問題点
従来、リフレッシュ動作は例えば256にワード×1ビ
ット構成のD RA Mでは、RASオンリリフレッシ
ュの場合、外部からリフレッシュアドレスとして最上位
ビットを除(下位8ビツトを与えて、全メモリセルのリ
フレッシュを行なう。このため、1回のセンス動作は2
56 k D RA Mの場合、IKのメモリセルにつ
いて行なわれる。オートリフレッシュの場合にもこの方
式が継承され、内部に8ビツトのカウンタをもち、この
カウンタの出力を行アドレスとしてリフレッシュを行な
う。しかし、集積度が増加し、DRAMの用途が広がる
につれ、低消費電力に対する要望が非常に強くなってき
た。このため、従来のNチャンネルプロセスのD RA
Mから、最近はCMOSプロセスのDRAMへと移行
しつつあり、周辺回路での低消費電力化が進められてい
る。
ット構成のD RA Mでは、RASオンリリフレッシ
ュの場合、外部からリフレッシュアドレスとして最上位
ビットを除(下位8ビツトを与えて、全メモリセルのリ
フレッシュを行なう。このため、1回のセンス動作は2
56 k D RA Mの場合、IKのメモリセルにつ
いて行なわれる。オートリフレッシュの場合にもこの方
式が継承され、内部に8ビツトのカウンタをもち、この
カウンタの出力を行アドレスとしてリフレッシュを行な
う。しかし、集積度が増加し、DRAMの用途が広がる
につれ、低消費電力に対する要望が非常に強くなってき
た。このため、従来のNチャンネルプロセスのD RA
Mから、最近はCMOSプロセスのDRAMへと移行
しつつあり、周辺回路での低消費電力化が進められてい
る。
DRAMの消費電力は、前述の周辺回路での消費分に加
えて、センス動作時の消費分がある。集積度が増加する
につれ、全ビット線容量は増加する。また、全ビット線
容量は256 K D RA Mで500PF程度あり
、電源電圧が50サイクル時間が250 nsとすると
、平均電流が10mA程度になり、全体の数十%をセン
ス動作で占めるようになる。したがって、センス動作の
低消費電力化が求められる。特にオートリフレッシュ動
作のような外部とアクセスすることがないような動作に
対して、センス動作で大きな消費電力を必要とすること
は重大な問題点である。
えて、センス動作時の消費分がある。集積度が増加する
につれ、全ビット線容量は増加する。また、全ビット線
容量は256 K D RA Mで500PF程度あり
、電源電圧が50サイクル時間が250 nsとすると
、平均電流が10mA程度になり、全体の数十%をセン
ス動作で占めるようになる。したがって、センス動作の
低消費電力化が求められる。特にオートリフレッシュ動
作のような外部とアクセスすることがないような動作に
対して、センス動作で大きな消費電力を必要とすること
は重大な問題点である。
問題点を解決するための手段
本発明は、この様なオートリフレッシュ動作における消
費電力の低減を行なうもので、その特徴は行および列に
配列された複数のメモリセルと、前記メモリセルを選択
すべき行デコーダと行デコードに用いるべきアドレスの
ビット長に等しいビット長のカウンタと前記カウンタを
用いて前;己行デコードを行なう手段、外部へ信号を出
力するための単数の手段を集積した半導体メモリ装置で
ある。
費電力の低減を行なうもので、その特徴は行および列に
配列された複数のメモリセルと、前記メモリセルを選択
すべき行デコーダと行デコードに用いるべきアドレスの
ビット長に等しいビット長のカウンタと前記カウンタを
用いて前;己行デコードを行なう手段、外部へ信号を出
力するための単数の手段を集積した半導体メモリ装置で
ある。
作用
本発明によれば、オートリフレッシュ動作において、行
アドレスと同一ビット長のカウンタの出力をリフレッシ
ュアドレスとしてリフレッシュ動作を行なうため、セン
ス動作すべきビット線およびセンスアンプ数が従来の半
分になり、センス動作における消費電力が半減する。
アドレスと同一ビット長のカウンタの出力をリフレッシ
ュアドレスとしてリフレッシュ動作を行なうため、セン
ス動作すべきビット線およびセンスアンプ数が従来の半
分になり、センス動作における消費電力が半減する。
実施例
本発明の実施例を第1図に示す。第1図は256にワー
ド×1ビット構成のCASビフォアRA Sリフレッシ
ュ機能をもつDRAMの実施例レッシュ制御回路5によ
り開始する。このリフレッシュ制御回路5からは毎回の
動作ごとに図中の9ビツトのカウンタ16をカウントア
ブするための信号が送られる。9ビツトのカウンタ16
の出力aφ〜a8の中の下位8ビツトaφ〜a7は、従
来の場合と同様、外部・内部アドレス切換回路を経てア
ドレスバッファ(群)1で増幅され、それぞれ行アドレ
スの対応出力Aφ〜A7として行デコーダ3を駆動する
。一方、カウンタ16の最上位ビットの対応出力a8は
外部・内部アドレス切換回路2を経て行アドレスバッフ
ァ(群)1の対応段で増幅後、行アドレスバッファの対
応出力A8として二分されたワード線ドライバ8a、8
bへそれぞれ送られる。ワード線ドライバ8a、8bは
、行アドレスバッファの対応出力A8の内容に応じてど
ちらか一方のみが駆動される。そのため、メモリブロッ
ク4a、4bのどちらか一方のみ行アドレスの対応出力
Aφ〜A7の内容に応じてワード線が選択される。した
がって、行アドレスバッファの対応出力へ8=1とし、
このときワード線ドライバ8aが選択されるとメモリブ
ロック4aに属するワード線が行デコードされて選択さ
れる。したがって、メモリセルブロック4aのビット線
には選択されたメモリセルの内容が読出され、センスア
ンプを駆動し、リフレッシュされる。一方、メモリセル
ブロック4bのセンスアンプは行アドレスバッファの対
応出力へ8=1のときには駆動しない。したがって、本
実施例では1回のリフレッシュ動作で駆動されるセンス
アンプは全体の半分である。
ド×1ビット構成のCASビフォアRA Sリフレッシ
ュ機能をもつDRAMの実施例レッシュ制御回路5によ
り開始する。このリフレッシュ制御回路5からは毎回の
動作ごとに図中の9ビツトのカウンタ16をカウントア
ブするための信号が送られる。9ビツトのカウンタ16
の出力aφ〜a8の中の下位8ビツトaφ〜a7は、従
来の場合と同様、外部・内部アドレス切換回路を経てア
ドレスバッファ(群)1で増幅され、それぞれ行アドレ
スの対応出力Aφ〜A7として行デコーダ3を駆動する
。一方、カウンタ16の最上位ビットの対応出力a8は
外部・内部アドレス切換回路2を経て行アドレスバッフ
ァ(群)1の対応段で増幅後、行アドレスバッファの対
応出力A8として二分されたワード線ドライバ8a、8
bへそれぞれ送られる。ワード線ドライバ8a、8bは
、行アドレスバッファの対応出力A8の内容に応じてど
ちらか一方のみが駆動される。そのため、メモリブロッ
ク4a、4bのどちらか一方のみ行アドレスの対応出力
Aφ〜A7の内容に応じてワード線が選択される。した
がって、行アドレスバッファの対応出力へ8=1とし、
このときワード線ドライバ8aが選択されるとメモリブ
ロック4aに属するワード線が行デコードされて選択さ
れる。したがって、メモリセルブロック4aのビット線
には選択されたメモリセルの内容が読出され、センスア
ンプを駆動し、リフレッシュされる。一方、メモリセル
ブロック4bのセンスアンプは行アドレスバッファの対
応出力へ8=1のときには駆動しない。したがって、本
実施例では1回のリフレッシュ動作で駆動されるセンス
アンプは全体の半分である。
本発明の他の実施例を第2図に示す。第2図は256に
ワード×1ビット構成のDRAMの場合であるが、メモ
リセルブロックの分割は4分割されており、オートリフ
レッシュ動作時にはワード線ドライバ8a、8b、8c
、8dの中の−っが駆動され他の3つは駆動されない、
そのためセンスアンプもメモリセルブロック4 a、4
b、4 c 。
ワード×1ビット構成のDRAMの場合であるが、メモ
リセルブロックの分割は4分割されており、オートリフ
レッシュ動作時にはワード線ドライバ8a、8b、8c
、8dの中の−っが駆動され他の3つは駆動されない、
そのためセンスアンプもメモリセルブロック4 a、4
b、4 c 。
4dのうちの一つのブロックについてのみ動作すればよ
(、全体の1/4で済む。
(、全体の1/4で済む。
発明の効果
本発明によればオートリフレッシュ時におけるセンス動
作による消費電力を半減できる。したがって、DRAM
の集積度が高く、かつ周辺回路のCMO3他が進み、セ
ンス動作による消費電力の全体に占める割合が次第に太
き(なっても、あるいは、高集積度化によりDRAMの
用途も広がり、バッテリーバックアブの必要性のある機
器分野へ用途の広がりがあっても、本発明によれば、オ
ートリフレッシュ時の消費電力を太き(低減でき、DR
AMの新たな用途への適応性が期待できる。
作による消費電力を半減できる。したがって、DRAM
の集積度が高く、かつ周辺回路のCMO3他が進み、セ
ンス動作による消費電力の全体に占める割合が次第に太
き(なっても、あるいは、高集積度化によりDRAMの
用途も広がり、バッテリーバックアブの必要性のある機
器分野へ用途の広がりがあっても、本発明によれば、オ
ートリフレッシュ時の消費電力を太き(低減でき、DR
AMの新たな用途への適応性が期待できる。
第1図、第2図は本発明の実施例を示すブロック図、第
3図は従来例を示すブロック図である。 1・・・・・・行アドレスバッファ(群〉、2・・・・
・・外部・内部アドレス切換回路、3・・・・・・行デ
コーダ、4.4a、4b、4c、4d−・−・メモリセ
ルブロック、5・・・・・・リフレッシュ制御回路、6
・・・・・・8ビツトカウンタ、7・・・・・・入出力
制御回路、8゜8a、8b、8c、8d・・・・・・ワ
ード線ドライバ、16・・・・・・9ビツトカウンタ。 代理人の氏名 弁理士 中尾敏男 ほか1名t−−−r
丁アVし又ノζ・17ア 2−i静 ]リタP?)’レス上り1央(ヨ落季I!、
4)、−−−7Lす七;レブDヅグ4LL−−メe’+
2+bヂLlフ(1〕4b−−−ヴ(2) 4(−−・ t (J)
3図は従来例を示すブロック図である。 1・・・・・・行アドレスバッファ(群〉、2・・・・
・・外部・内部アドレス切換回路、3・・・・・・行デ
コーダ、4.4a、4b、4c、4d−・−・メモリセ
ルブロック、5・・・・・・リフレッシュ制御回路、6
・・・・・・8ビツトカウンタ、7・・・・・・入出力
制御回路、8゜8a、8b、8c、8d・・・・・・ワ
ード線ドライバ、16・・・・・・9ビツトカウンタ。 代理人の氏名 弁理士 中尾敏男 ほか1名t−−−r
丁アVし又ノζ・17ア 2−i静 ]リタP?)’レス上り1央(ヨ落季I!、
4)、−−−7Lす七;レブDヅグ4LL−−メe’+
2+bヂLlフ(1〕4b−−−ヴ(2) 4(−−・ t (J)
Claims (1)
- 複数のブロックに分割されたセルマトリクス群と、内
部クロック信号発生手段と、オートリフレッシュ検出手
段と、前記セルマトリクスの行アドレスと同一のビット
長でかつ前記内部クロック信号で駆動されるカウンタと
、外部行アドレス入力と前記カウンタの出力とを切換え
るアドレス切換手段と、前記アドレス切換手段の出力を
増幅するアドレスバッファ(群)と、前記カウンタの上
位ビットの情報により駆動され、かつ、前記マトリクス
群に対応して複数に分割されたワード線駆動手段とをそ
なえた半導体メモリ。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP61305758A JPS63157397A (ja) | 1986-12-22 | 1986-12-22 | 半導体メモリ |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP61305758A JPS63157397A (ja) | 1986-12-22 | 1986-12-22 | 半導体メモリ |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS63157397A true JPS63157397A (ja) | 1988-06-30 |
Family
ID=17948990
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP61305758A Pending JPS63157397A (ja) | 1986-12-22 | 1986-12-22 | 半導体メモリ |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS63157397A (ja) |
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH05198172A (ja) * | 1991-07-16 | 1993-08-06 | Samsung Electron Co Ltd | データ保有モードにおけるリフレッシュ短縮回路を備える半導体メモリ装置 |
US6049500A (en) * | 1988-11-01 | 2000-04-11 | Hitachi, Ltd. | Semiconductor memory device and defect remedying method thereof |
US6212089B1 (en) | 1996-03-19 | 2001-04-03 | Hitachi, Ltd. | Semiconductor memory device and defect remedying method thereof |
JP2011526048A (ja) * | 2008-06-27 | 2011-09-29 | クゥアルコム・インコーポレイテッド | 動的電力を節約するメモリアーキテクチャ |
JP2011210350A (ja) * | 2010-03-30 | 2011-10-20 | Hynix Semiconductor Inc | 半導体メモリ装置 |
Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS57147193A (en) * | 1981-03-05 | 1982-09-10 | Fujitsu Ltd | Address buffer |
JPS6066392A (ja) * | 1983-09-20 | 1985-04-16 | Panafacom Ltd | ダイナミック型記憶装置のリフレッシュ方式 |
-
1986
- 1986-12-22 JP JP61305758A patent/JPS63157397A/ja active Pending
Patent Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS57147193A (en) * | 1981-03-05 | 1982-09-10 | Fujitsu Ltd | Address buffer |
JPS6066392A (ja) * | 1983-09-20 | 1985-04-16 | Panafacom Ltd | ダイナミック型記憶装置のリフレッシュ方式 |
Cited By (12)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6049500A (en) * | 1988-11-01 | 2000-04-11 | Hitachi, Ltd. | Semiconductor memory device and defect remedying method thereof |
US6160744A (en) * | 1988-11-01 | 2000-12-12 | Hitachi, Ltd. | Semiconductor memory device and defect remedying method thereof |
US6335884B1 (en) | 1988-11-01 | 2002-01-01 | Hitachi, Ltd. | Semiconductor memory device and defect remedying method thereof |
US6515913B2 (en) | 1988-11-01 | 2003-02-04 | Hitachi, Ltd. | Semiconductor memory device and defect remedying method thereof |
US6657901B2 (en) | 1988-11-01 | 2003-12-02 | Hitachi, Ltd. | Semiconductor device formed in a rectangle region on a semiconductor substrate including a voltage generating circuit |
US7016236B2 (en) | 1988-11-01 | 2006-03-21 | Hitachi, Ltd. | Semiconductor memory device and defect remedying method thereof |
US7203101B2 (en) | 1988-11-01 | 2007-04-10 | Hitachi, Ltd. | Semiconductor memory device and defect remedying method thereof |
US7499340B2 (en) | 1988-11-01 | 2009-03-03 | Hitachi, Ltd. | Semiconductor memory device and defect remedying method thereof |
JPH05198172A (ja) * | 1991-07-16 | 1993-08-06 | Samsung Electron Co Ltd | データ保有モードにおけるリフレッシュ短縮回路を備える半導体メモリ装置 |
US6212089B1 (en) | 1996-03-19 | 2001-04-03 | Hitachi, Ltd. | Semiconductor memory device and defect remedying method thereof |
JP2011526048A (ja) * | 2008-06-27 | 2011-09-29 | クゥアルコム・インコーポレイテッド | 動的電力を節約するメモリアーキテクチャ |
JP2011210350A (ja) * | 2010-03-30 | 2011-10-20 | Hynix Semiconductor Inc | 半導体メモリ装置 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US5325329A (en) | Dual port memory effecting transfer of data between a serial register and an arbitrary memory block | |
US5251178A (en) | Low-power integrated circuit memory | |
KR970051182A (ko) | 반도체 기억 장치 | |
US5307314A (en) | Split read/write dynamic random access memory | |
JPH05342862A (ja) | ダイナミックランダムアクセスメモリ装置 | |
JPS6378396A (ja) | 半導体メモリ | |
US5251177A (en) | Semiconductor memory device having an improved refresh operation | |
US5875132A (en) | Semiconductor memory device for storing data comprising of plural bits and method for operating the same | |
JPS5920194B2 (ja) | ダイナミツク半導体メモリ用の互換性予備電力ドライバ | |
JPS63157397A (ja) | 半導体メモリ | |
KR100653686B1 (ko) | 동적 반도체 메모리 장치 및 이 장치의 절전 모드 동작방법 | |
JPH05314763A (ja) | 半導体記憶装置 | |
JPS63183693A (ja) | 半導体記憶装置 | |
JPH05217366A (ja) | ダイナミック型半導体メモリ | |
JP3204346B2 (ja) | 半導体記憶装置 | |
JPS62154293A (ja) | 半導体記憶装置 | |
KR970000330B1 (ko) | 리프레시기능 개선형 반도체 기억장치 | |
JP2002203389A (ja) | 半導体メモリ | |
JPH0758589B2 (ja) | 半導体記憶装置 | |
JPH0612611B2 (ja) | 半導体メモリ | |
JPS632197A (ja) | 半導体記憶装置 | |
JPH0785659A (ja) | 半導体記憶装置 | |
JPH0325787A (ja) | 半導体記憶装置 | |
JPS6364690A (ja) | 半導体記憶装置 | |
JPH06103773A (ja) | 半導体記憶装置 |