JP2011210350A - 半導体メモリ装置 - Google Patents

Abstract

【課題】本発明は、半導体メモリ装置の初期動作時、内部回路の誤動作を防止することができる半導体メモリ装置を提供する。
【解決手段】本発明に係る半導体メモリ装置は、オートリフレッシュ信号、電圧安定化信号及びフューズ制御信号に応じて、第１のカウンティングスタート信号、第２のカウンティングスタート信号及びカウンティング制御信号を生成するカウンティング制御部；及び、前記第１のカウンティングスタート信号に応じて、複数のカウントアドレスをカウントし、前記第２のカウンティングスタート信号及びカウンティング制御信号に応じて、前記複数のカウントアドレスのうち、特定のカウントアドレスのみをカウントするオートリフレッシュ用アドレスカウンティング部を含む。
【選択図】図１

Description

本発明は、半導体集積回路に関し、特に、半導体メモリ装置に関する。

一般に、半導体メモリ装置は、外部電圧を用いて、内部回路に必要な電圧レベルの内部電圧を生成する。このとき、内部回路の正常な動作を遂行するために、外部電圧が最初に半導体メモリ装置に印加された後、設定時間の間、内部電圧レベルがターゲットレベルに安定化するように、半導体メモリ装置が設計される。

半導体メモリ装置の高集積化に伴い、信号ライン又はパワーライン間の間隔が狭くなり、これにより、信号ライン及びパワーライン間のキャパシタンスが増加していた。したがって、半導体メモリ装置の内部電圧生成回路において、設定時間の間、内部電圧をターゲットレベルに生成しても、内部電圧を内部回路に伝達させるパワーラインの寄生キャパシタンスにより、ターゲットレベルの内部電圧が内部回路に伝達されず、半導体メモリ装置の誤動作が発生し得る。

特開２００６―１３４５５９号公報

本発明の目的は、半導体メモリ装置の初期動作時、内部回路の誤動作を防止することができる半導体メモリ装置を提供することにある。

本発明の一態様に係る半導体メモリ装置は、オートリフレッシュ信号、電圧安定化信号及びフューズ制御信号に応じて、第１のカウンティングスタート信号；第２のカウンティングスタート信号及びカウンティング制御信号を生成するカウンティング制御部；及び、前記第１のカウンティングスタート信号に応じて、複数のカウントアドレスをカウントし、前記第２のカウンティングスタート信号及びカウンティング制御信号に応じて、前記複数のカウントアドレスのうち、特定のカウントアドレスのみをカウントするオートリフレッシュ用アドレスカウンティング部を含む。

本発明の他の一態様に係る半導体メモリ装置は、オートリフレッシュ動作時、カウントされる複数のカウントアドレスを提供するオートリフレッシュ用カウンティング部；及び、半導体メモリ装置を活性化させる場合、前記複数のカウントアドレスのうち、既設定の上位ビットのカウントアドレスのみをカウントするように、前記オートリフレッシュカウンティング部を制御するカウンティング制御部を含む。

本発明に係る半導体メモリ装置によれば、半導体メモリ装置の初期動作時、半導体メモリ装置の各マット別にマットを活性化させることで、半導体メモリ装置の初期動作のエラーを防止し、半導体メモリ装置の動作信頼度を高めることができる。

本発明の一実施形態に係る半導体メモリ装置を概略的に示す構成図である。 図１に示すカウンティング制御部の構成図である。 図２に示すカウンティング制御信号生成部の構成図である。 図３に示すイネーブル制御部の構成図である。 図３に示すディセーブル制御部の構成図である。 図２に示す第１のカウンティングスタート信号生成部の構成図である。 図２に示す第２のカウンティングスタート信号生成部の構成図である。 図１に示すオートリフレッシュ用アドレスカウンティング部の構成図である。 図８に示す第１のカウンティング部の構成図である。 図８に示す第２のカウンティング部の構成図である。

本発明の一実施形態に係る半導体メモリ装置は、図１に示すように、カウンティング制御部１００及びオートリフレッシュ用アドレスカウンティング部２００を含む。

カウンティング制御部１００は、オートリフレッシュ信号（ａｕｔｏ＿ｒｅｆ）、電圧安定化信号（Ｖ＿ｓｔａｂｌｅ）、フューズ制御信号（Ｆｕｓｅ＿ｃｔｒｌ）及び第１〜第１３のカウントアドレス（ａｄｄ＿ｃｎｔ＜０：１２＞）のうち、特定のアドレス（例えば、第１０〜第１３のカウントアドレス（ａｄｄ＿ｃｎｔ＜９：１２＞））に応じて、第１及び第２のカウンティングスタート信号（ｃｎｔ＿ｓｔａｒｔ１、ｃｎｔ＿ｓｔａｒｔ２）及びカウンティング制御信号（ｃｎｔ＿ｃｔｒｌ）を生成する。

例えば、カウンティング制御部１００は、電圧安定化信号（Ｖ＿ｓｔａｂｌｅ）及びフューズ制御信号（Ｆｕｓｅ＿ｃｔｒｌ）が全部イネーブルされると、カウンティング制御信号（ｃｎｔ＿ｃｔｒｌ）をイネーブルさせ、カウンティング制御信号（ｃｎｔ＿ｃｔｒｌ）がイネーブルされた後、設定時間が経過すれば、第２のカウンティングスタート信号（ｃｎｔ＿ｓｔａｒｔ２）をイネーブルさせる。また、カウンティング制御部１００は、カウンティング制御信号（ｃｎｔ＿ｃｔｒｌ）がディセーブルされ、オートリフレッシュ信号（ａｕｔｏ＿ｒｅｆ）がイネーブルされると、第１のカウンティングスタート信号（ｃｎｔ＿ｓｔａｒｔ１）をイネーブルさせる。

一方、カウンティング制御部１００は、特定のアドレス（ａｄｄ＿ｃｎｔ＜９：１２＞）のカウンティング値が、設定値に到達すれば、カウンティング制御信号（ｃｎｔ＿ｃｔｒｌ）をディセーブルさせる。

このとき、フューズ制御信号（Ｆｕｓｅ＿ｃｔｒｌ）は、一般のフューズ回路の出力信号であって、フューズカッティングの可否によりイネーブル又はディセーブルされる信号である。また、電圧安定化信号（Ｖ＿ｓｔａｂｌｅ）は、外部電圧が非活性化状態である半導体メモリ装置に印加されて、半導体メモリ装置が活性化状態に転換される場合、パワーアップ信号（図示せず）がイネーブルされた後、設定時間が経過すれば、イネーブルされる信号である。

オートリフレッシュ用アドレスカウンティング部２００は、第１のカウンティングスタート信号（ｃｎｔ＿ｓｔａｒｔ１）に応じて、第１〜第１３のカウントアドレス（ａｄｄ＿ｃｎｔ＜０：１２＞）をカウントし、第２のカウンティングスタート信号（ｃｎｔ＿ｓｔａｒｔ２）及びカウンティング制御信号（ｃｎｔ＿ｃｔｒｌ）に応じて、第１〜第１３のカウントアドレス（ａｄｄ＿ｃｎｔ＜０：１２＞）のうち、特定のカウントアドレス（ａｄｄ＿ｃｎｔ＜９：１２＞）のみをカウントする。

例えば、オートリフレッシュ用アドレスカウンティング部２００は、第１のカウンティングスタート信号（ｃｎｔ＿ｓｔａｒｔ１）がイネーブルされると、第１〜第１３のカウントアドレス（ａｄｄ＿ｃｎｔ＜０：１２＞）をカウントし、第２のカウンティングスタート信号（ｃｎｔ＿ｓｔａｒｔ２）及びカウンティング制御信号（ｃｎｔ＿ｃｔｒｌ）が全部イネーブルされると、特定のアドレス（ａｄｄ＿ｃｎｔ＜９：１２＞）をカウントする。

カウンティング制御部１００は、図２に示すように、カウンティング制御信号生成部１１０、第１のカウンティングスタート信号生成部１２０及び第２のカウンティングスタート信号生成部１３０を含む。

カウンティング制御信号生成部１１０は、電圧安定化信号（Ｖ＿ｓｔａｂｌｅ）、フューズ制御信号（Ｆｕｓｅ＿ｃｔｒｌ）及び特定のカウントアドレス（ａｄｄ＿ｃｎｔ＜９：１２＞）のカウンティング値に応じて、カウンティング制御信号（ｃｎｔ＿ｃｔｒｌ）を生成する。例えば、電圧安定化信号（Ｖ＿ｓｔａｂｌｅ）及びフューズ制御信号（Ｆｕｓｅ＿ｃｔｒｌ）が全部イネーブルされると、カウンティング制御信号（ｃｎｔ＿ｃｔｒｌ）をイネーブルさせ、特定のカウントアドレス（ａｄｄ＿ｃｎｔ＜９：１２＞）のカウンティング値が、設定値と同一になれば、カウンティング制御信号（ｃｎｔ＿ｃｔｒｌ）をディセーブルさせる。

第１のカウンティングスタート信号生成部１２０は、カウンティング制御信号（ｃｎｔ＿ｃｔｒｌ）及びオートリフレッシュ信号（ａｕｔｏ＿ｒｅｆ）に応じて、第１のカウンティングスタート信号（ｃｎｔ＿ｓｔａｒｔ１）を生成する。例えば、第１のカウンティングスタート信号生成部１２０は、カウンティング制御信号（ｃｎｔ＿ｃｔｒｌ）がディセーブルされ、オートリフレッシュ信号（ａｕｔｏ＿ｒｅｆ）がイネーブルされると、第１のカウンティングスタート信号（ｃｎｔ＿ｓｔａｒｔ１）をイネーブルさせる。

第２のカウンティングスタート信号生成部１３０は、カウンティング制御信号（ｃｎｔ＿ｃｔｒｌ）に応じて、第２のカウンティングスタート信号（ｃｎｔ＿ｓｔａｒｔ２）を生成する。例えば、第２のカウンティングスタート信号生成部１３０は、カウンティング制御信号（ｃｎｔ＿ｃｔｒｌ）がイネーブルされると、設定時間が経過した場合、第２のカウンティングスタート信号（ｃｎｔ＿ｓｔａｒｔ２）をイネーブルさせる。

カウンティング制御信号生成部１１０は、図３に示すように、イネーブル制御部１１１及びディセーブル制御部１１２を含む。

イネーブル制御部１１１は、電圧安定化信号（Ｖ＿ｓｔａｂｌｅ）及びフューズ制御信号（Ｆｕｓｅ＿ｃｔｒｌ）が全部イネーブルされると、カウンティング制御信号（ｃｎｔ＿ｃｔｒｌ）をイネーブルさせ、ディセーブル制御信号（ｄｉｓ＿ｃｔｒｌ）がイネーブルされると、カウンティング制御信号（ｃｎｔ＿ｃｔｒｌ）をディセーブルさせる。

ディセーブル制御部１１２は、特定のカウントアドレス（ａｄｄ＿ｃｎｔ＜９：１２＞）のカウンティング値が、設定値に到達すれば、ディセーブル制御信号（ｄｉｓ＿ｃｔｒｌ）をイネーブルさせる。例えば、ディセーブル制御部１１２は、特定のカウントアドレス（ａｄｄ＿ｃｎｔ＜９：１２＞）のカウンティング値が、（１,１,１,１）すなわち最大値に到達すれば、ディセーブル制御信号（ｄｉｓ＿ｃｔｒｌ）をイネーブルさせる。

イネーブル制御部１１１は、図４に示すように、第１のパルス生成部１１１−１及び信号レベル維持部１１１−２を含む。

第１のパルス生成部１１１−１は、電圧安定化信号（Ｖ＿ｓｔａｂｌｅ）及びフューズ制御信号（Ｆｕｓｅ＿ｃｔｒｌ）が全部イネーブルされると、第１のパルス（Ｐｕｌｓｅ１）を生成する。第１のパルス生成部１１１−１は、第１及び第２のナンドゲート（ＮＤ１１、ＮＤ１２）、第１〜第３のインバータ（ＩＶ１１、ＩＶ１２、ＩＶ１３）及び第１の遅延部（ｄｅｌａｙ１１）を含む。

第１のナンドゲート（ＮＤ１１）には、電圧安定化信号（Ｖ＿ｓｔａｂｌｅ）及びフューズ制御信号（Ｆｕｓｅ＿ｃｔｒｌ）が入力される。第１のインバータ（ＩＶ１１）には、第１のナンドゲート（ＮＤ１１）の出力信号が入力される。第１の遅延部（ｄｅｌａｙ１１）には、第１のインバータ（ＩＶ１１）の出力信号が入力される。第２のインバータ（ＩＶ１２）には、第１の遅延部（ｄｅｌａｙ１１）の出力信号が入力される。第２のナンドゲート（ＮＤ１２）には、第１及び第２のインバータ（ＩＶ１１、ＩＶ１２）の出力信号が入力される。第３のインバータ（ＩＶ１３）には、第２のナンドゲート（ＮＤ１２）の出力信号が入力されて、第３のインバータ（ＩＶ１３）は第１のパルス（Ｐｕｌｓｅ１）を出力する。

信号レベル維持部１１１−２は、第１のパルス（Ｐｕｌｓｅ１）が生成されると、カウンティング制御信号（ｃｎｔ＿ｃｔｒｌ）をイネーブルさせ、ディセーブル制御信号（ｄｉｓ＿ｃｔｒｌ）がイネーブルされるまで、イネーブルされたカウンティング制御信号（ｃｎｔ＿ｃｔｒｌ）を維持させる。

信号レベル維持部１１１−２は、第１〜第４のトランジスタ（Ｐ１１、Ｐ１２、Ｎ１１、Ｐ１３）及び第４〜第６のインバータ（ＩＶ１４〜ＩＶ１６）を含む。第１のトランジスタ（Ｐ１１）は、ゲートにフューズ制御信号（Ｆｕｓｅ＿ｃｔｒｌ）が入力され、ソースに外部電圧（ＶＤＤ）が印加される。第２のトランジスタ（Ｐ１２）は、ゲートに第１のパルス（Ｐｕｌｓｅ１）が入力され、ソースに第１のトランジスタ（Ｐ１１）のドレーンが連結される。第３のトランジスタ（Ｎ１１）は、ゲートに第１のパルス（Ｐｕｌｓｅ１）が入力され、ドレーンに第２のトランジスタ（Ｐ１２）のソースが連結され、ソース接地端（ＶＳＳ）が連結される。

第４のインバータ（ＩＶ１４）には、ディセーブル制御信号（ｄｉｓ＿ｃｔｒｌ）が入力される。第４のトランジスタ（Ｐ１３）は、ゲートに第４のインバータ（ＩＶ１４）の出力信号が入力され、ソースに外部電圧（ＶＤＤ）が印加され、ドレーンに第２のトランジスタ（Ｐ１２）及び第３のトランジスタ（Ｎ１１）が連結しているノードが連結される。第５のインバータ（ＩＶ１５）は、入力端に第２〜第４のトランジスタ（Ｐ１２、Ｎ１１、Ｐ１３）が連結しているノードが連結され、出力端にカウンティング制御信号（ｃｎｔ＿ｃｔｒｌ）が出力される。第６のインバータ（ＩＶ１６）は、入力端に第５のインバータ（ＩＶ１５）の出力端が連結され、出力端に第５のインバータ（ＩＶ１５）の入力端が連結される。

ディセーブル制御部１１２は、図５に示すように、終了信号生成部１１２−１、第２のパルス生成部１１２−２及びラッチ部１１２−３を含む。

終了信号生成部１１２−１は、特定のカウントアドレス（ａｄｄ＿ｃｎｔ＜９：１２＞）のカウンティング値が、設定値すなわち最大値（例えば、１,１,１,１）に到達すれば、イネーブルされたカウンティング制御信号（ｃｎｔ＿ｃｔｒｌ）を終了信号（ｅｎｄ＿ｓ）として出力する。

終了信号生成部１１２−１は、第３〜第５のナンドゲート（ＮＤ２１〜ＮＤ２３）、第１及び第２のノアゲート（ＮＲ２１、ＮＲ２２）、第７〜第１０のインバータ（ＩＶ２１〜ＩＶ２４）及び第１〜第４の制御インバータ（ＩＶＣ２１〜ＩＶＣ２４）を含む。第３のナンドゲート（ＮＤ２１）には、特定のカウントアドレス（ａｄｄ＿ｃｎｔ＜９＞、ａｄｄ＿ｃｎｔ＜１０＞）が入力される。第４のナンドゲート（ＮＤ２２）には、特定のカウントアドレス（ａｄｄ＿ｃｎｔ＜１１＞、ａｄｄ＿ｃｎｔ＜１２＞）が入力される。

第１のノアゲート（ＮＲ２１）には、第３及び第４のナンドゲート（ＮＤ２１、ＮＤ２２）の出力信号が入力される。第５のナンドゲート（ＮＤ２３）には、第１のノアゲート（ＮＲ２１）の出力信号及びクロック（ＣＬＫ）が入力される。第７のインバータ（ＩＶ２１）には、第５のナンドゲート（ＮＤ２３）の出力信号が入力される。第８のインバータ（ＩＶ２２）には、第７のインバータ（ＩＶ２１）の出力信号が入力される。

第１の制御インバータ（ＩＶＣ２１）は、第１の制御端に第８のインバータ（ＩＶ２２）の出力信号が入力され、第２の制御端に第７のインバータ（ＩＶ２１）の出力信号が入力され、入力端にカウンティング制御信号（ｃｎｔ＿ｃｔｒｌ）が入力される。第９のインバータ（ＩＶ２３）には、フューズ制御信号（Ｆｕｓｅ＿ｃｔｒｌ）が入力される。第２のノアゲート（ＮＲ２２）には、第１の制御インバータ（ＩＶＣ２１）の出力信号及び第９のインバータ（ＩＶ２３）の出力信号が入力される。

第２の制御インバータ（ＩＶＣ２２）は、第１の制御端に第７のインバータ（ＩＶ２１）の出力信号が入力され、第２の制御端に第８のインバータ（ＩＶ２２）の出力信号が入力され、入力端に第２のノアゲート（ＮＲ２２）の出力信号が入力され、出力端に第１の制御インバータ（ＩＶＣ２１）及び第２のノアゲート（ＮＲ２２）が連結しているノードが連結される。第３の制御インバータ（ＩＶＣ２３）は、第１の制御端に第７のインバータ（ＩＶ２１）の出力信号が入力され、第２の制御端に第８のインバータ（ＩＶ２２）の出力信号が入力され、入力端に第２のノアゲート（ＮＲ２２）の出力信号が入力される。

第１０のインバータ（ＩＶ２４）には、第３の制御インバータ（ＩＶＣ２３）の出力信号が入力されて、第１０のインバータ（ＩＶ２４）は終了信号（ｅｎｄ＿ｓ）を出力する。第４の制御インバータ（ＩＶＣ２４）は、第１の制御端に第８のインバータ（ＩＶ２２）の出力信号が入力され、第２の制御端に第７のインバータ（ＩＶ２１）の出力信号が入力され、入力端に第１０のインバータ（ＩＶ２４）の出力信号が入力され、出力端に第１０のインバータ（ＩＶ２４）の入力端が連結される。

第２のパルス生成部１１２−２は、終了信号（ｅｎｄ＿ｓ）がイネーブルされると、第２のパルス（Ｐｕｌｓｅ２）を生成する。

第２のパルス生成部１１２−２は、第２の遅延部（ｄｅｌａｙ２１）、第１１のインバータ（ＩＶ２５）及び第６のナンドゲート（ＮＤ２４）を含む。第２の遅延部（ｄｅｌａｙ２１）には、終了信号（ｅｎｄ＿ｓ）が入力される。第１１のインバータ（ＩＶ２５）には、第２の遅延部（ｄｅｌａｙ２１）の出力信号が入力される。第６のナンドゲート（ＮＤ２４）には、終了信号（ｅｎｄ＿ｓ）及び第１１のインバータ（ＩＶ２５）の出力信号が入力され、第６のナンドゲート（ＮＤ２４）は第２のパルス（Ｐｕｌｓｅ２）を出力する。

ラッチ部１１２−３は、第２のパルス（Ｐｕｌｓｅ２）に応じて、ディセーブル制御信号（ｄｉｓ＿ｃｔｒｌ）をイネーブルさせ、イネーブルされたディセーブル制御信号（ｄｉｓ＿ｃｔｒｌ）を維持させる。このとき、ラッチ部１１２−３は、パワーアップ信号（ｐｗｒｕｐ）がイネーブルされると、初期化してディセーブル制御信号（ｄｉｓ＿ｃｔｒｌ）をディセーブルさせる。

ラッチ部１１２−３は、第７及び第８のナンドゲート（ＮＤ２５、ＮＤ２６）、第１２及び第１３のインバータ（ＩＶ２６、ＩＶ２７）及び第３のノアゲート（ＮＲ２３）を含む。第７のナンドゲート（ＮＤ２５）には、第２のパルス（Ｐｕｌｓｅ２）及び第８のナンドゲート（ＮＤ２６）の出力信号が入力される。第１２のインバータ（ＩＶ２６）には、パワーアップ信号（ｐｗｒｕｐ）が入力される。第８のナンドゲート（ＮＤ２６）には、第７のナンドゲート（ＮＤ２５）の出力信号及び第１２のインバータ（ＩＶ２６）の出力信号が入力される。第３のノアゲート（ＮＲ２３）には、第７のナンドゲート（ＮＤ２５）の出力信号及びパワーアップ信号（ｐｗｒｕｐ）が入力される。第１３のインバータ（ＩＶ２７）には、第３のノアゲート（ＮＲ２３）の出力信号が入力され、第１３のインバータ（ＩＶ２７）はディセーブル制御信号（ｄｉｓ＿ｃｔｒｌ）を出力する。

図２に示す第１のカウンティングスタート信号生成部１２０は、図６に示すように、第１４及び第１５のインバータ（ＩＶ３１、ＩＶ３２）及び第９のナンドゲート（ＮＤ３１）を含む。第１４のインバータ（ＩＶ３１）には、カウンティング制御信号（ｃｎｔ＿ｃｔｒｌ）が入力される。第９のナンドゲート（ＮＤ３１）には、オートリフレッシュ信号（ａｕｔｏ＿ｒｅｆ）及び第１４のインバータ（ＩＶ３１）の出力信号が入力される。第１５のインバータ（ＩＶ３２）には、第９のナンドゲート（ＮＤ３１）の出力信号が入力され、第１５のインバータ（ＩＶ３２）から第１のカウンティングスタート信号（ｃｎｔ＿ｓｔａｒｔ１）が出力される。

図２に示す第２のカウンティングスタート信号生成部１３０は、図７に示すように、オシレータ１３１、クロック分周部１３２及びシフト部１３３を含む。

オシレータ１３１は、カウンティング制御信号（ｃｎｔ＿ｃｔｒｌ）がイネーブルされると、オシレータ信号（ｏｓｃ）を生成する。

クロック分周部１３２は、オシレータ信号（ｏｓｃ）を分周させ、分周オシレータ信号（ｏｓｃ＿ｄｉｖ）を生成する。

シフト部１３３は、設定時間（すなわち、カウンティング制御信号（ｃｎｔ＿ｃｔｒｌ）がイネーブルされた後、第２のカウンティングスタート信号（ｃｎｔ＿ｓｔａｒｔ２）がイネーブルされるまでの時間）に対応する分周オシレータ信号（ｏｓｃ＿ｄｉｖ）の分周だけイネーブルされたカウンティング制御信号（ｃｎｔ＿ｃｔｒｌ）をシフトさせ、第２のカウンティングスタート信号（ｃｎｔ＿ｓｔａｒｔ２）を生成する。

図１に示すオートリフレッシュ用アドレスカウンティング部２００は、図８に示すように、第１のカウンティング部２１０、マルチプレクサ２２０及び第２のカウンティング部２３０を含む。

第１のカウンティング部２１０は、第１のカウンティングスタート信号（ｃｎｔ＿ｓｔａｒｔ１）がイネーブルされると、第１〜第１３のカウントアドレス（ａｄｄ＿ｃｎｔ＜０：１２＞）のうち、特定のカウントアドレス、すなわち第１０〜第１３のカウントアドレス（ａｄｄ＿ｃｎｔ＜９：１２＞）を除いた第１〜第９のカウントアドレス（ａｄｄ＿ｃｎｔ＜０：８＞）をカウントする。

マルチプレクサ２２０は、カウンティング制御信号（ｃｎｔ＿ｃｔｒｌ）に応じて、第１〜第９のカウントアドレス（ａｄｄ＿ｃｎｔ＜０：８＞）のうち、最上位カウントアドレス、すなわち、第９のカウントアドレス（ａｄｄ＿ｃｎｔ＜８＞）又は第２のカウンティングスタート信号（ｃｎｔ＿ｓｔａｒｔ２）を、選択信号（ｓｅｌｅｃｔ＿ｓ）として出力する。例えば、マルチプレクサ２２０は、カウンティング制御信号（ｃｎｔ＿ｃｔｒｌ）がイネーブルされると、第２のカウンティングスタート信号（ｃｎｔ＿ｓｔａｒｔ２）を選択信号（ｓｅｌｅｃｔ＿ｓ）として出力し、カウンティング制御信号（ｃｎｔ＿ｃｔｒｌ）がディセーブルされると、第９のカウントアドレス（ａｄｄ＿ｃｎｔ＜８＞）を選択信号（ｓｅｌｅｃｔ＿ｓ）として出力する。

第２のカウンティング部２３０は、選択信号（ｓｅｌｅｃｔ＿ｓ）に応じて、特定のカウントアドレス、すなわち、第１０〜第１３のカウントアドレス（ａｄｄ＿ｃｎｔ＜９：１２＞）をカウントする。

第１のカウンティング部２１０は、図９に示すように、直列に連結している第１〜第９のビットカウンタ２１１〜２１９を含む。このとき、第１〜第９のビットカウンタ２１１〜２１９は、それぞれ第１〜第９のカウントアドレス（ａｄｄ＿ｃｎｔ＜０：８＞）を出力する。また、第１のカウンティング部２１０は、第１のカウンティングスタート信号（ｃｎｔ＿ｓｔａｒｔ１）がイネーブルされると、第１〜第９のカウントアドレス（ａｄｄ＿ｃｎｔ＜０：８＞）をアップカウントする。このとき、第１〜第９のビットカウンタ２１１〜２１９は、それぞれ第１のカウンティングスタート信号（ｃｎｔ＿ｓｔａｒｔ１）により活性化される。

第２のカウンティング部２３０は、図１０に示すように、直列に連結している第１０〜第１３のビットカウンタ２３１〜２３４を含む。このとき、第１０〜第１３のビットカウンタ２３１〜２３４は、それぞれ第１０〜第１３のカウントアドレス（ａｄｄ＿ｃｎｔ＜９：１２＞）を出力する。また、第２のカウンティング部２３０は、選択信号（ｓｅｌｅｃｔ＿ｓ）がイネーブルされると、第１０〜第１３のカウントアドレス（ａｄｄ＿ｃｎｔ＜９：１２＞）をアップカウントする。

このとき、第２のカウンティング部２３０を構成する第１０〜第１３のビットカウンタ２３１〜２３４は、第１及び第２のカウンティングスタート信号（ｃｎｔ＿ｓｔａｒｔ１、ｃｎｔ＿ｓｔａｒｔ２）の何れか一つでもイネーブルされると、活性化するように構成される。よって、第２のカウンティング部２３０は、第４のノアゲート（ＮＲ３１）及び第１４のインバータ（ＩＶ３１）をさらに含む。第４のノアゲート（ＮＲ３１）には、第１及び第２のカウンティングスタート信号（ｃｎｔ＿ｓｔａｒｔ１、ｃｎｔ＿ｓｔａｒｔ２）が入力される。第１４のインバータ（ＩＶ３１）には、第４のノアゲート（ＮＲ３１）の出力が入力され、その出力を第１０〜第１３のビットカウンタ２３１〜２３４にそれぞれ出力する。

このように構成された本実施形態に係る半導体メモリ装置は、次の通り動作する。

非活性化した半導体メモリ装置に外部電圧（ＶＤＤ）が印加されて半導体メモリ装置が活性化する場合、フューズ制御信号（Ｆｕｓｅ＿ｃｔｒｌ）がイネーブルされた状態であれば、電圧安定化信号（Ｖ＿ｓｔａｂｌｅ）がイネーブルされる時、カウンティング制御信号（ｃｎｔ＿ｃｔｒｌ）がイネーブルされる。カウンティング制御信号（ｃｎｔ＿ｃｔｒｌ）がイネーブルされた後、設定時間が経過すれば、第２のカウンティングスタート信号（ｃｎｔ＿ｓｔａｒｔ２）がイネーブルされる。

オートリフレッシュ用アドレスカウンティング部２００は、第１〜第１３のカウントアドレス（ａｄｄ＿ｃｎｔ＜０：１２＞）のうち、特定のカウントアドレス、すなわち、第１０〜第１３のカウントアドレス（ａｄｄ＿ｃｎｔ＜９：１２＞）のみをカウントする。このとき、カウントしていない第１〜第９のカウントアドレス（ａｄｄ＿ｃｎｔ＜０：８＞）は、初期値、すなわち（０,０,０,０,０,０,０,０,０）に維持される。

第１０〜第１３のカウントアドレス（ａｄｄ＿ｃｎｔ＜９：１２＞）が、最大値（例えば、（１,１,１,１））に到達すれば、カウンティング制御信号（ｃｎｔ＿ｃｔｒｌ）がディセーブルされる。

カウンティング制御信号（ｃｎｔ＿ｃｔｒｌ）がディセーブルされると、第２のカウンティングスタート信号（ｃｎｔ＿ｓｔａｒｔ２）もディセーブルされ、第１０〜第１３のカウントアドレス（ａｄｄ＿ｃｎｔ＜９：１２＞）が初期値（０,０,０,０）になる。

半導体メモリ装置が活性化され、第１〜第１３のカウントアドレス（ａｄｄ＿ｃｎｔ＜０：１２＞）のうち、第１０〜第１３のカウントアドレス（ａｄｄ＿ｃｎｔ＜９：１２＞）がカウントされて最大値に到達した後、初期値になると、カウンティング制御信号（ｃｎｔ＿ｃｔｒｌ）及び第２のカウンティングスタート信号（ｃｎｔ＿ｓｔａｒｔ２）は、全部ディセーブルされる。

カウンティング制御信号（ｃｎｔ＿ｃｔｒｌ）及び第２のカウンティングスタート信号（ｃｎｔ＿ｓｔａｒｔ２）がディセーブルされると、半導体メモリ装置は、オートリフレッシュ信号（ａｕｔｏ＿ｒｅｆ）に応じて、第１のカウンティングスタート信号（ｃｎｔ＿ｓｔａｒｔ１）を生成する。第１のカウンティングスタート信号（ｃｎｔ＿ｓｔａｒｔ１）がイネーブルされると、第１〜第１３のカウントアドレス（ａｄｄ＿ｃｎｔ＜０：１２＞）は、全部カウントされる。

本実施形態は、本発明の一態様に係る半導体メモリ装置を例示したもので、第１〜第１３のカウントアドレス（ａｄｄ＿ｃｎｔ＜０：１２＞）のうち、第１０〜第１３のカウントアドレス（ａｄｄ＿ｃｎｔ＜９：１２＞）は、半導体メモリ装置のデータ格納領域を構成する各マットの位置を指定するアドレスとして用いられ、第１〜第９のカウントアドレス（ａｄｄ＿ｃｎｔ＜０：８＞）は、各マットのワードラインの位置を指定するアドレスとして用いられ、オートリフレッシュ動作を行うのに用いられる。

つまり、本実施形態によれば、非活性化した半導体メモリ装置が、最初に外部電圧が印加されて活性化する場合、各マットを指定するカウントアドレスを順次カウントし、各マットのワードラインの位置を指定するアドレスを初期値に固定させることで、各マットの最初のワードラインのみを順次イネーブルさせるように構成される。また、各マットの最初のワードラインのみを順次イネーブルさせた後には、オートリフレッシュ信号により、オートリフレッシュ動作時に用いられるカウントアドレスの全部をカウントすることで、オートリフレッシュ動作を行うことになる。

本実施形態に係る半導体メモリ装置は、半導体メモリ装置の初期動作時、半導体メモリ装置の各マット別にマットを活性化させることで、半導体メモリ装置の初期動作のエラーを防止し、半導体メモリ装置の動作信頼度を高めることができる。

なお、本発明の詳細な説明では具体的な一実施形態について説明したが、本発明の要旨から逸脱しない範囲内で多様に変形・実施が可能である。よって、本発明の範囲は、前述の実施形態に限定されるものではなく、特許請求の範囲の記載及びこれと均等なものに基づいて定められるべきである。

１００ カウンティング制御部
１１０ カウンティング制御信号生成部
１２０ 第１のカウンティングスタート信号生成部
１３０ 第２のカウンティングスタート信号生成部
２００ オートリフレッシュ用アドレスカウンティング部

Claims (18)

1. オートリフレッシュ信号、電圧安定化信号及びフューズ制御信号に応じて、第１のカウンティングスタート信号、第２のカウンティングスタート信号及びカウンティング制御信号を生成するカウンティング制御部；及び、
   前記第１のカウンティングスタート信号に応じて、複数のカウントアドレスをカウントし、前記第２のカウンティングスタート信号及びカウンティング制御信号に応じて、前記複数のカウントアドレスのうち、特定のカウントアドレスのみをカウントするオートリフレッシュ用アドレスカウンティング部を含むことを特徴とする、半導体メモリ装置。
2. 前記カウンティング制御部は、前記電圧安定化信号及び前記フューズ制御信号が全部イネーブルされたときに、前記カウンティング制御信号をイネーブルさせ、前記カウンティング制御信号がイネーブルされた後、設定時間が経過した場合に、前記第２のカウンティングスタート信号をイネーブルさせることを特徴とする、請求項１に記載の半導体メモリ装置。
3. 前記カウンティング制御部は、前記カウンティング制御信号がディセーブルされ、前記オートリフレッシュ信号がイネーブルされたときに、前記第１のカウンティングスタート信号をイネーブルさせることを特徴とする、請求項２に記載の半導体メモリ装置。
4. 前記カウンティング制御部は、前記特定のカウントアドレスのカウンティング値が、設定値に到達した場合に、前記カウンティング制御信号をディセーブルさせることを特徴とする、請求項２に記載の半導体メモリ装置。
5. 前記カウンティング制御部は、
   前記電圧安定化信号、前記フューズ制御信号及び前記特定のカウントアドレスのカウンティング値に応じて、前記カウンティング制御信号を生成するカウンティング制御信号生成部、
   前記カウンティング制御信号及び前記オートリフレッシュ信号に応じて、前記第１のカウンティングスタート信号を生成する第１のカウンティングスタート信号生成部；及び、
   前記カウンティング制御信号に応じて、前記第２のカウンティングスタート信号を生成する第２のカウンティングスタート信号生成部を含むことを特徴とする、請求項４に記載の半導体メモリ装置。
6. 前記第１のカウンティングスタート信号生成部は、前記カウンティング制御信号がディセーブルされ、前記オートリフレッシュ信号がイネーブルされたときに、前記第１のカウンティングスタート信号をイネーブルさせることを特徴とする、請求項５に記載の半導体メモリ装置。
7. 前記カウンティング制御信号生成部は、
   前記電圧安定化信号及び前記フューズ制御信号が全部イネーブルされたときに、前記カウンティング制御信号をイネーブルさせ、ディセーブル制御信号がイネーブルされたときに、前記カウンティング制御信号をディセーブルさせる制御部；及び、
   前記特定のカウントアドレスのカウンティング値が、前記設定値に到達した場合に、前記ディセーブル制御信号をイネーブルさせるディセーブル制御部を含むことを特徴とする、請求項５に記載の半導体メモリ装置。
8. 前記イネーブル制御部は、
   前記電圧安定化信号及び前記フューズ制御信号が全部イネーブルされたときに、パルスを生成するパルス生成部；及び、
   前記パルスが生成されたときに、前記カウンティング制御信号をイネーブルさせ、前記ディセーブル制御信号がイネーブルされるまで、イネーブルされた前記カウンティング制御信号を維持させる信号レベル維持部を含むことを特徴とする、請求項７に記載の半導体メモリ装置。
9. 前記ディセーブル制御部は、
   前記特定のカウントアドレスのカウンティング値が、前記設定値に到達した場合、イネーブルされた前記カウンティング制御信号を終了信号として出力する終了信号生成部；
   前記終了信号がイネーブルされたときに、パルスを生成するパルス生成部；及び、
   前記パルスに応じて、前記ディセーブル制御信号をイネーブルさせ、イネーブルされた前記ディセーブル制御信号を維持させるラッチ部を含むことを特徴とする、請求項７に記載の半導体メモリ装置。
10. 前記第２のカウンティングスタート信号生成部は、
    前記カウンティング制御信号がイネーブルされたときに、オシレータ信号を生成するオシレータ；
    前記オシレータ信号を分周させて、分周オシレータ信号を生成するクロック分周部；及び、
    前記設定時間に対応する前記分周オシレータ信号の周期だけイネーブルされた前記カウンティング制御信号をシフトさせて、前記第２のカウンティングスタート信号を生成するシフト部を含むことを特徴とする、請求項５に記載の半導体メモリ装置。
11. 前記オートリフレッシュ用アドレスカウンティング部は、
    前記第１のカウンティングスタート信号がイネーブルされたときに、前記複数のカウントアドレスのうち、特定のカウントアドレスを除いたカウントアドレスをカウントする第１のカウンティング部；
    前記カウンティング制御信号に応じて、前記特定のカウントアドレスを除いたカウントアドレスのうち、最上位カウントアドレス又は前記第２のカウンティングスタート信号を選択信号として出力するマルチプレクサ；及び、
    前記選択信号に応じて、前記特定のカウントアドレスをカウントする第２のカウント部を含むことを特徴とする、請求項１に記載の半導体メモリ装置。
12. 前記第１のカウンティング部は、直列に連結している複数のビットカウンタを含み、
    該各ビットカウンタの出力が、前記第１のカウンティング部の出力であることを特徴とする、請求項１１に記載の半導体メモリ装置。
13. 前記特定のカウントアドレスを除いたカウントアドレスのうち、最上位カウントアドレスは、前記複数のビットカウンタのうち、最終ビットカウンタの出力であることを特徴とする、請求項１２に記載の半導体メモリ装置。
14. 前記第２のカウンティング部は、直列に連結している複数のビットカウンタを含み、
    該各ビットカウンタの出力が、前記第２のカウンティング部の出力であることを特徴とする、請求項１１に記載の半導体メモリ装置。
15. オートリフレッシュ動作時、カウントされる複数のカウントアドレスを提供するオートリフレッシュ用カウンティング部；及び、
    半導体メモリ装置を活性化させる場合、前記複数のカウントアドレスのうち、既設定の上位ビットのカウントアドレスのみをカウントするように、前記オートリフレッシュカウンティング部を制御するカウンティング制御部を含むことを特徴とする、半導体メモリ装置。
16. 前記カウンティング制御部は、前記半導体メモリ装置が活性化されたときに、イネーブルされる電圧安定化信号に応じて、前記複数のカウントアドレスのうち、既設定の上位ビットのカウントアドレスのみをカウントするように、前記オートリフレッシュカウンティング部を制御し、オートリフレッシュ信号に応じて、前記複数のカウントアドレスをカウントするように、前記オートリフレッシュカウンティング部を制御することを特徴とする、請求項１５に記載の半導体メモリ装置。
17. 前記カウンティング制御部は、
    前記電圧安定化信号がイネーブルされたときに、カウンティング制御信号をイネーブルさせ、前記既設定の上位ビットのカウントアドレスのカウンティング値が、設定値と同一になった場合に、前記カウンティング制御信号をディセーブルさせるカウンティング制御信号生成部；
    前記カウンティング制御信号がディセーブルされ、前記オートリフレッシュ信号がイネーブルされたときに、第１のカウンティングスタート信号を生成する第１のカウンティングスタート信号生成部；及び、
    前記カウンティング制御信号がイネーブルされたときに、第２のカウンティングスタート信号をイネーブルさせる第２のカウンティングスタート信号生成部を含むことを特徴とする、請求項１６に記載の半導体メモリ装置。
18. 前記オートリフレッシュ用アドレスカウンティング部は、
    前記第１のカウンティングスタート信号に応じて、前記複数のカウントアドレスのうち、既設定の上位ビットのカウントアドレスを除いたカウントアドレスをカウントする第１のカウンティング部；
    前記カウンティング制御信号に応じて、前記第１のカウンティング部の出力のうち、最上位ビットのカウントアドレス又は前記第２のカウンティングスタート信号を選択信号として出力するマルチプレクサ；及び、
    前記選択信号に応じて、前記既設定の上位ビットのカウントアドレスをカウントする第２のカウンティング部を含むことを特徴とする、請求項１７に記載の半導体メモリ装置。

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