JPH03104088A - 半導体メモリ装置 - Google Patents
半導体メモリ装置Info
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- JPH03104088A JPH03104088A JP1240151A JP24015189A JPH03104088A JP H03104088 A JPH03104088 A JP H03104088A JP 1240151 A JP1240151 A JP 1240151A JP 24015189 A JP24015189 A JP 24015189A JP H03104088 A JPH03104088 A JP H03104088A
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- 230000015654 memory Effects 0.000 claims abstract description 23
- 230000004044 response Effects 0.000 claims description 18
- 230000004913 activation Effects 0.000 claims description 7
- 101150103383 phiA gene Proteins 0.000 abstract 1
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- 238000010586 diagram Methods 0.000 description 4
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- 238000003491 array Methods 0.000 description 3
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概 要〕
半導体メモリ装置、特に、メモリセルアレイを複数のブ
ロックに分割して動作させるようにしたメモリに関し、 電源投入後の最初のメモリアクセス時における書き込み
／読み出し不良の可能性を排除し、ひいては動作信頼度
を高めることを目的とし、複数のブロックに分割された
メモリセルアレイと、前記複数のブロックに対応してそ
れぞれ設けられ、選択信号に応答してそれぞれ対応する
ブロックを活性化する複数のブロック活性化回路と、電
源電圧の印加に応答して前記複数のブロック活性化回路
に前記選択信号を順次供給するブロック選択回路とを具
備し、電源投入時に前記複数のブロックをそれぞれ少な
くとも１回活性化するように構或する。
ロックに分割して動作させるようにしたメモリに関し、 電源投入後の最初のメモリアクセス時における書き込み
／読み出し不良の可能性を排除し、ひいては動作信頼度
を高めることを目的とし、複数のブロックに分割された
メモリセルアレイと、前記複数のブロックに対応してそ
れぞれ設けられ、選択信号に応答してそれぞれ対応する
ブロックを活性化する複数のブロック活性化回路と、電
源電圧の印加に応答して前記複数のブロック活性化回路
に前記選択信号を順次供給するブロック選択回路とを具
備し、電源投入時に前記複数のブロックをそれぞれ少な
くとも１回活性化するように構或する。
本発明は、半導体メモリ装置に関し、特に、メモリセル
アレイを複数のブロックに分割して動作させるようにし
たメモリに関する。
アレイを複数のブロックに分割して動作させるようにし
たメモリに関する。
近年、半導体メモリの高速化および高集積化に伴い、消
費電流が増大する傾向にあるため、その消費電流を減少
させることが要求されている。
費電流が増大する傾向にあるため、その消費電流を減少
させることが要求されている。
メモリセルアレイが複数のブロックに分割された半導体
メモリにおいては、高速化および高集積化に起因する消
費電流の増大を抑制するために、１サイクル内で全ブロ
ックのセルを活性化せずに、外部からのアドレス指定に
基づきブロック毎に選択を行い、その選択ブロックのみ
活性化するようにしている。その一構或例は第４Ｔｌ！
Ｊに示される。
メモリにおいては、高速化および高集積化に起因する消
費電流の増大を抑制するために、１サイクル内で全ブロ
ックのセルを活性化せずに、外部からのアドレス指定に
基づきブロック毎に選択を行い、その選択ブロックのみ
活性化するようにしている。その一構或例は第４Ｔｌ！
Ｊに示される。
図中、４０ａ〜４０ｄは１／４にブロック分割されたセ
ルアレイ、４１は電源投入（電源電圧Ｖｃｃ）に応答し
て゛Ｌ″レベルの信号φＳを出力するスタータ、４２は
信号φＳとアクティブ・ローのロウアドレス・ストロー
ブ信号ＲＡＳＸに応答するノアゲート、４３はノアゲー
ト４２の出力に応答するリフレッシュ用カウンタ、４４
はアクティブ・ローのコラムアドレス・ストローブ信号
ＣＡＳＸに応答するインバータ、４５はリフレッシュ用
カウンタ４３の出力とインバータ４４の出力に応答して
アドレス信号ＡＤＤのバッファリングを行うアドレスバ
ッファ、４６ａ〜４６ｄ ｌ！アドレスバッファ４５か
らの４ビットのブロック選択アドレス信号ＡＤＤＩのそ
れぞれ異なる２ビットに応答してブロック選択信号を出
力するナンドゲート、４７ａ〜４７ｄおよび４８ａ〜４
８ｄはそれぞれノアゲート４２の出力、インバータ４４
の出力とナンドゲ−｝４６ａ〜４６ｄからのブロック選
択信号に応答してメモリアクセス用クロックを発生する
クロック発生器、４９ａ〜４９ｄおよび５０ａ〜５０ｄ
はそれぞれアドレスバッファ４５からのアドレス情報Ａ
ＤＤ２に基づきクロック発生器４７ａ〜４７ｄ． ４８
ａ〜４８ｄからのクロックに応答してセルを選択するロ
ウデコーダおよびコラムデコーダ、そして、５１ａ〜５
１ｄはそれぞれ外部との間でデータの入出力（ＤＩｌｌ
／ＤＯＬＩＴ ）を行うマルチプレクサおよびセンス回
路（ＭＰＸ・Ｓ／Ａ）を示す。
ルアレイ、４１は電源投入（電源電圧Ｖｃｃ）に応答し
て゛Ｌ″レベルの信号φＳを出力するスタータ、４２は
信号φＳとアクティブ・ローのロウアドレス・ストロー
ブ信号ＲＡＳＸに応答するノアゲート、４３はノアゲー
ト４２の出力に応答するリフレッシュ用カウンタ、４４
はアクティブ・ローのコラムアドレス・ストローブ信号
ＣＡＳＸに応答するインバータ、４５はリフレッシュ用
カウンタ４３の出力とインバータ４４の出力に応答して
アドレス信号ＡＤＤのバッファリングを行うアドレスバ
ッファ、４６ａ〜４６ｄ ｌ！アドレスバッファ４５か
らの４ビットのブロック選択アドレス信号ＡＤＤＩのそ
れぞれ異なる２ビットに応答してブロック選択信号を出
力するナンドゲート、４７ａ〜４７ｄおよび４８ａ〜４
８ｄはそれぞれノアゲート４２の出力、インバータ４４
の出力とナンドゲ−｝４６ａ〜４６ｄからのブロック選
択信号に応答してメモリアクセス用クロックを発生する
クロック発生器、４９ａ〜４９ｄおよび５０ａ〜５０ｄ
はそれぞれアドレスバッファ４５からのアドレス情報Ａ
ＤＤ２に基づきクロック発生器４７ａ〜４７ｄ． ４８
ａ〜４８ｄからのクロックに応答してセルを選択するロ
ウデコーダおよびコラムデコーダ、そして、５１ａ〜５
１ｄはそれぞれ外部との間でデータの入出力（ＤＩｌｌ
／ＤＯＬＩＴ ）を行うマルチプレクサおよびセンス回
路（ＭＰＸ・Ｓ／Ａ）を示す。
上述した従来形の構或によれば、チップに電源電圧Ｖｃ
ｃが印加された時（電源投入時）に外部アドレスＡＤＤ
が固定ならば、該アドレスに基づきブロック選択を行う
と、選択されるブロック（セル群）とそれに対応する周
辺回路は限定されることになる。
ｃが印加された時（電源投入時）に外部アドレスＡＤＤ
が固定ならば、該アドレスに基づきブロック選択を行う
と、選択されるブロック（セル群）とそれに対応する周
辺回路は限定されることになる。
従って、たとえ電源投入時にダミーサイクルを加えたと
しても、ブロック選択されない（すなわち１回もセルが
活性化されない）セル群が存在することになる。そのた
め、ダミーサイクル終了後にその活性化されないブロッ
クのセルを選択して書き込み／読み出しを行うと、１回
目すなわち最初のメモリアクセス時のみ誤動作に至るこ
とがある。これは、動作の信頼度という観点から好まし
くない。
しても、ブロック選択されない（すなわち１回もセルが
活性化されない）セル群が存在することになる。そのた
め、ダミーサイクル終了後にその活性化されないブロッ
クのセルを選択して書き込み／読み出しを行うと、１回
目すなわち最初のメモリアクセス時のみ誤動作に至るこ
とがある。これは、動作の信頼度という観点から好まし
くない。
本発明は、かかる従来技術における課題に鑑み創作され
たもので、電源投入後の最初のメモリアクセス時におけ
る書き込み／読み出し不良の可能性を排除し、ひいては
動作信頼度を高めることができる半導体メモリ装置を提
供することを目的としている。
たもので、電源投入後の最初のメモリアクセス時におけ
る書き込み／読み出し不良の可能性を排除し、ひいては
動作信頼度を高めることができる半導体メモリ装置を提
供することを目的としている。
上述した問題点を解決するため、本発明では、起動時（
電源投入時）にブロック選択している外部アドレスを内
部アドレスに強制的に切り換え、電源投入後の所定期間
（ダミーサイクル）中にその内部アドレスを更新するこ
とで、ブロック分割されているすべてのブロックを順番
に選択（活性化）するようにする。
電源投入時）にブロック選択している外部アドレスを内
部アドレスに強制的に切り換え、電源投入後の所定期間
（ダミーサイクル）中にその内部アドレスを更新するこ
とで、ブロック分割されているすべてのブロックを順番
に選択（活性化）するようにする。
従って第１図の原理ブロック図に示されるように、本発
明の半導体メモリ装置は、複数のブロック８１〜Ｂｎに
分割されたメモリセルアレイ１と、前記複数のブロック
に対応してそれぞれ設けられ、選択信号Ｓ１〜Ｓｎに応
答してそれぞれ対応するブロックを活性化する複数のブ
ロック活性化回路２１〜２ｎと、電源電圧Ｖｃｃの印加
に応答して前記複数のブロック活性化回路に前記選択信
号を順次供給するブロック選択回路３とを具備している
。
明の半導体メモリ装置は、複数のブロック８１〜Ｂｎに
分割されたメモリセルアレイ１と、前記複数のブロック
に対応してそれぞれ設けられ、選択信号Ｓ１〜Ｓｎに応
答してそれぞれ対応するブロックを活性化する複数のブ
ロック活性化回路２１〜２ｎと、電源電圧Ｖｃｃの印加
に応答して前記複数のブロック活性化回路に前記選択信
号を順次供給するブロック選択回路３とを具備している
。
上述した構戒によれば、電源投入時に、プロツク選択回
路３からの選択信号３１〜Ｓｎにより複数のブロック活
性化回路２１〜２ｎが順次選択され、それによって複数
のブロック８１〜Ｂｎはそれぞれ少なくとも１回は活性
化される。
路３からの選択信号３１〜Ｓｎにより複数のブロック活
性化回路２１〜２ｎが順次選択され、それによって複数
のブロック８１〜Ｂｎはそれぞれ少なくとも１回は活性
化される。
従って、電源投入後の最初のメモリアクセス時において
いずれのブロックのセルを選択しても、誤動作を招くこ
となく書き込み／読み出しを行うことができる。これは
、動作信頼度の向上に寄与するものである。
いずれのブロックのセルを選択しても、誤動作を招くこ
となく書き込み／読み出しを行うことができる。これは
、動作信頼度の向上に寄与するものである。
なお、本発明の他の構或上の特徴および作用の詳細につ
いては、添付図面を参照しつつ以下に記述される実施例
を用いて説明する。
いては、添付図面を参照しつつ以下に記述される実施例
を用いて説明する。
第２図には本発明の一実施例としての半導体メモリ装置
の回路構戒が示される。
の回路構戒が示される。
同図において、１０ａ〜１０ｄはブロック分割されたセ
ルアレイで、それぞれ１／４のメモリ容量を有し、ＤＲ
ＡＭセル（図示せず）がマトリクス状に配列された構戒
を有している。ｌ１はスタータであって、電源投入（電
源電圧Ｖｃｃ）に応答し、該電源電圧が所定のレベルＶ
ｏ （第３図参照）に達した時に出力信号φＳを“Ｌ″
″レベルにする。１２はスタータ１１の出力信号φＳお
よびアクティブ・ローのロウアドレス・ストローブ信号
ＲＡＳＸに応答するノアゲート、１３はノアゲート１２
の出力に応答するリフレッシュ用カウンタ、１４はアク
ティブ・ローのコラムアドレス・ストローブ信号ＣＡＳ
Ｘに応答するインバータ、１５はリフレッシュ用カウン
タ１３の出力およびインバータ１４の出力に応答してア
ドレス信号ＡＤＤのバッファリングを行うアドレスバッ
ファを示す。
ルアレイで、それぞれ１／４のメモリ容量を有し、ＤＲ
ＡＭセル（図示せず）がマトリクス状に配列された構戒
を有している。ｌ１はスタータであって、電源投入（電
源電圧Ｖｃｃ）に応答し、該電源電圧が所定のレベルＶ
ｏ （第３図参照）に達した時に出力信号φＳを“Ｌ″
″レベルにする。１２はスタータ１１の出力信号φＳお
よびアクティブ・ローのロウアドレス・ストローブ信号
ＲＡＳＸに応答するノアゲート、１３はノアゲート１２
の出力に応答するリフレッシュ用カウンタ、１４はアク
ティブ・ローのコラムアドレス・ストローブ信号ＣＡＳ
Ｘに応答するインバータ、１５はリフレッシュ用カウン
タ１３の出力およびインバータ１４の出力に応答してア
ドレス信号ＡＤＤのバッファリングを行うアドレスバッ
ファを示す。
１６はブロックカウンタを示し、例えば遅延型フリップ
フロップを用いた２進カウンタで構或され、スタータ１
１の出力信号φＳの゛Ｌ”レベルへの変化に応答してノ
アゲート１２の出力（ロウアドレス・ストローブ信号Ｒ
ＡＳＸの立ち上がりエッジの数）をカウントする機能を
有している。ブロックカウンタ１６は、カウント値に基
づく２ビットの信号φａ，φｂ（第３図参照）を出力す
ると共に、Ｉｌｌ”レベルの制御信号φＸを出力し、所
定値をカウントした時点で該制御信号φＸを“Ｈ”レベ
ルにする。この時、内蔵のクロック発生器（図示せず〉
が停止される。上記所定値は、本実施例ではブロック分
割されたセルアレイ１０ａ〜１０ｄの数「４」に設定さ
れている。
フロップを用いた２進カウンタで構或され、スタータ１
１の出力信号φＳの゛Ｌ”レベルへの変化に応答してノ
アゲート１２の出力（ロウアドレス・ストローブ信号Ｒ
ＡＳＸの立ち上がりエッジの数）をカウントする機能を
有している。ブロックカウンタ１６は、カウント値に基
づく２ビットの信号φａ，φｂ（第３図参照）を出力す
ると共に、Ｉｌｌ”レベルの制御信号φＸを出力し、所
定値をカウントした時点で該制御信号φＸを“Ｈ”レベ
ルにする。この時、内蔵のクロック発生器（図示せず〉
が停止される。上記所定値は、本実施例ではブロック分
割されたセルアレイ１０ａ〜１０ｄの数「４」に設定さ
れている。
１７ａ〜１７ｄはブロックデコーダを示し、ブロックカ
ウンタ１６からの出力信号φａ，φｂに応答してそれぞ
れ順次活性化され、対応するセルアレイブロック１０ａ
−１０ｄを選択するためのブロック選択信号φ０〜φ３
を出力する。この場合、プロックカウンタ１６のカウン
ト値は「４」に設定されているので、各ブロックデコー
ダからブロック選択信号φ０〜φ３がそれぞれ１回ずつ
出力される。
ウンタ１６からの出力信号φａ，φｂに応答してそれぞ
れ順次活性化され、対応するセルアレイブロック１０ａ
−１０ｄを選択するためのブロック選択信号φ０〜φ３
を出力する。この場合、プロックカウンタ１６のカウン
ト値は「４」に設定されているので、各ブロックデコー
ダからブロック選択信号φ０〜φ３がそれぞれ１回ずつ
出力される。
１８８〜１８ｄはナンドゲートを示し、アドレスバッフ
ァ１５からの４ビットのブロック選択アドレス信号ＡＤ
ＤＩのそれぞれ異なる２ビットに応答し、対応するセル
アレイブロック１０ａ〜１０ｄを選択するためのブロッ
ク選択信号ＢＳＯ〜ＢＳ３を出力する。
ァ１５からの４ビットのブロック選択アドレス信号ＡＤ
ＤＩのそれぞれ異なる２ビットに応答し、対応するセル
アレイブロック１０ａ〜１０ｄを選択するためのブロッ
ク選択信号ＢＳＯ〜ＢＳ３を出力する。
１９ａ〜１９ｄはマルチブレクサ（ＭＰＸ）であって、
ブロックカウンタ１６からの制御信号φＸに応答し、外
部アドレスＡＤＤに基づくブロック選択信号ＢＳＯ〜Ｂ
Ｓ３またはブロックデコーダ１７ａ〜１７ｄからのブロ
ック選択信号φ０〜φ３のいずれかを選択する。この場
合、制御信号φＸが“Ｌ″″レベルの時にブロック選択
信号φ０〜φ３が選択され、制御信号φＸが“Ｈ”レベ
ルになった時にブロック選択信号ＢＳＯ〜ＢＳ３が選択
される。
ブロックカウンタ１６からの制御信号φＸに応答し、外
部アドレスＡＤＤに基づくブロック選択信号ＢＳＯ〜Ｂ
Ｓ３またはブロックデコーダ１７ａ〜１７ｄからのブロ
ック選択信号φ０〜φ３のいずれかを選択する。この場
合、制御信号φＸが“Ｌ″″レベルの時にブロック選択
信号φ０〜φ３が選択され、制御信号φＸが“Ｈ”レベ
ルになった時にブロック選択信号ＢＳＯ〜ＢＳ３が選択
される。
２０ａ〜２０ｄおよび２１ａ〜２１ｄはクロック発生器
を示し、該クロック発生器２０ａ〜２０ｄ（２１ａ〜２
１ｄ〉は、それぞれノアゲート１２の出力（インバータ
１４の出力）およびマルチプレクサ１９８〜１９ｄによ
り選択されたブロック選択信号に応答してメモリアクセ
ス用クロックを発生する。２２ａ〜２２ｄはロウデコー
ダ、２３ａ〜２３ｄはコラムデコーダを示し、それぞれ
アドレスバッファ１５からのアドレス情報ＡＤＤ２に基
づき、クＣｌ−７ク発生器２０ａ 〜２０ｄ． ２１ａ
〜２１ｄからのクロックに応答してセルを選択する。
を示し、該クロック発生器２０ａ〜２０ｄ（２１ａ〜２
１ｄ〉は、それぞれノアゲート１２の出力（インバータ
１４の出力）およびマルチプレクサ１９８〜１９ｄによ
り選択されたブロック選択信号に応答してメモリアクセ
ス用クロックを発生する。２２ａ〜２２ｄはロウデコー
ダ、２３ａ〜２３ｄはコラムデコーダを示し、それぞれ
アドレスバッファ１５からのアドレス情報ＡＤＤ２に基
づき、クＣｌ−７ク発生器２０ａ 〜２０ｄ． ２１ａ
〜２１ｄからのクロックに応答してセルを選択する。
２４ａ〜２４ｄはそれぞれ外部との間でデータの入出力
（Ｄｌｘ／Ｄｏｕｙ ）を行うマルチブレクサおよびセ
ンス回路（ＭＰＸ − Ｓ／Ａ）を示す。
（Ｄｌｘ／Ｄｏｕｙ ）を行うマルチブレクサおよびセ
ンス回路（ＭＰＸ − Ｓ／Ａ）を示す。
次に、第２図回路の動作について第３図のタイミングチ
ャートを参照しながら説明する。
ャートを参照しながら説明する。
まず、電源が投入されるとスタータ１１が動作し、電源
電圧が所定のレベルｖＯに達するとその出力信号φＳが
ＩＩＬ″′レベルとなって内部回路が動作し始める。す
なわち、ブロックカウンタ１６は、“し”レベルの信号
φＳに応答してロウアドレス・ストローブ信号ＲＡＳＸ
の立ち下がりエッジの数をカウントし、該カウント値に
基づいて信号φａ，φｂを出力する。
電圧が所定のレベルｖＯに達するとその出力信号φＳが
ＩＩＬ″′レベルとなって内部回路が動作し始める。す
なわち、ブロックカウンタ１６は、“し”レベルの信号
φＳに応答してロウアドレス・ストローブ信号ＲＡＳＸ
の立ち下がりエッジの数をカウントし、該カウント値に
基づいて信号φａ，φｂを出力する。
ブロックデコーダ１７ａ〜１７ｄ は、出力信号φａ，
φｂのビットの組合せに基づいてそれぞれ順次選択され
、ブロック選択信号φ０〜φ３を出力する。
φｂのビットの組合せに基づいてそれぞれ順次選択され
、ブロック選択信号φ０〜φ３を出力する。
これによって、それぞれ対応するセルアレイブロックｌ
Ｑａ−１０６が活性化される。本実施例では、ブロック
選択信号φ０〜φ３はそれぞれ１回ずつ出力されるので
、それに応じて各ブロック１０ａ〜１０ｄ も１回ずつ
活性化される。
Ｑａ−１０６が活性化される。本実施例では、ブロック
選択信号φ０〜φ３はそれぞれ１回ずつ出力されるので
、それに応じて各ブロック１０ａ〜１０ｄ も１回ずつ
活性化される。
最後のブロック選択信号φ３が出力された時、制御信号
φＸは“Ｈｌ１レベルとなり、通常動作モードとなる。
φＸは“Ｈｌ１レベルとなり、通常動作モードとなる。
すなわち、外部アドレスＡＤＤに基づくブ０ ック選択
信号ＢＳＯ〜ＢＳ３がＭＰＸ１９ａ 〜１９ｄで選択さ
れ、それによって各ブロック１０ａ〜１０ｄの活性化が
行われる。
信号ＢＳＯ〜ＢＳ３がＭＰＸ１９ａ 〜１９ｄで選択さ
れ、それによって各ブロック１０ａ〜１０ｄの活性化が
行われる。
このように本実施例の構或によれば、電源投入時に外部
アドレスＡＤＤを内部アドレス（ブロック選択信号φ０
〜φ３）に強制的に切り換え、電源投入後の所定期間（
ダミーサイクル〉中にその内部アドレスを順次更新し、
それによってすべてのセルアレイブロック１０ａ〜１０
ｄを順番に活性化するようにしている。
アドレスＡＤＤを内部アドレス（ブロック選択信号φ０
〜φ３）に強制的に切り換え、電源投入後の所定期間（
ダミーサイクル〉中にその内部アドレスを順次更新し、
それによってすべてのセルアレイブロック１０ａ〜１０
ｄを順番に活性化するようにしている。
従って、ダミーサイクルが終了した後の最初のメモリア
クセス時において、従来形に見られたような書き込み／
読み出し不良の可能性を排除することができる。これに
よって、誤動作の防止、ひいては動作信頼度の向上を図
ることができる。
クセス時において、従来形に見られたような書き込み／
読み出し不良の可能性を排除することができる。これに
よって、誤動作の防止、ひいては動作信頼度の向上を図
ることができる。
なお、上述した実施例では各セルアレイブロックを１回
ずつ活性化するようにしたが、２回以上でも構わないこ
とはもちろんである。これは、ブロックカウンタ１６の
カウント値の設定を「５」以上とすることにより実現さ
れる。
ずつ活性化するようにしたが、２回以上でも構わないこ
とはもちろんである。これは、ブロックカウンタ１６の
カウント値の設定を「５」以上とすることにより実現さ
れる。
また、上述した実施例ではブロックカウンタ１６を独立
して備えるよう構或したが、第２図にも示されるように
ＤＲＡＭにはリフレッシュ用カウンタｌ３が設けられて
いるので、該リフレッシュ用カウンタを各セルアレイブ
ロックの活性化に兼用するようにしてもよい。
して備えるよう構或したが、第２図にも示されるように
ＤＲＡＭにはリフレッシュ用カウンタｌ３が設けられて
いるので、該リフレッシュ用カウンタを各セルアレイブ
ロックの活性化に兼用するようにしてもよい。
以上説明したように本発明の半導体メモリ装置によれば
、複数に分割された各セルアレイブロックを電源投入時
にすべて活性化することができ、それによって電源投入
後の最初のメモリアクセス時における書き込み／読み出
し不良の発生を防止することができる。これは、動作信
頼度を高めることに寄与する。
、複数に分割された各セルアレイブロックを電源投入時
にすべて活性化することができ、それによって電源投入
後の最初のメモリアクセス時における書き込み／読み出
し不良の発生を防止することができる。これは、動作信
頼度を高めることに寄与する。
第ｌ図は本発明による半導体メモリ装置の原理ブロック
図、 第２図は本発明の一実施例の構戊を示す回路図、第３図
は第２図装置の動作を説明するためのタイミングチャー
ト、 第４図は従来形の一例としての半導体メモリ装置の構戊
を示す回路図、 である。 （符号の説明） １・・・メモリセルアレイ、 ２．〜２ｎ・・・ブロック活性化回路、３・・・ブロッ
ク選択回路、 Ｂ＋−Ｂｎ・・・ブロック、 Ｓ， −Ｓｎ・・・選択信号、 Ｖｃｃ・・・電源電圧。
図、 第２図は本発明の一実施例の構戊を示す回路図、第３図
は第２図装置の動作を説明するためのタイミングチャー
ト、 第４図は従来形の一例としての半導体メモリ装置の構戊
を示す回路図、 である。 （符号の説明） １・・・メモリセルアレイ、 ２．〜２ｎ・・・ブロック活性化回路、３・・・ブロッ
ク選択回路、 Ｂ＋−Ｂｎ・・・ブロック、 Ｓ， −Ｓｎ・・・選択信号、 Ｖｃｃ・・・電源電圧。
Claims (1)
- 【特許請求の範囲】 複数のブロック（Ｂ＿１〜Ｂ＿ｎ）に分割されたメモリ
セルアレイ（１）と、 前記複数のブロックに対応してそれぞれ設けられ、選択
信号（Ｓ＿１〜Ｓ＿ｎ）に応答してそれぞれ対応するブ
ロックを活性化する複数のブロック活性化回路（２＿１
〜２＿ｎ）と、 電源電圧（Ｖｃｃ）の印加に応答して前記複数のブロッ
ク活性化回路に前記選択信号を順次供給するブロック選
択回路（３）とを具備し、 電源投入時に前記複数のブロックをそれぞれ少なくとも
１回活性化するようにしたことを特徴とする半導体メモ
リ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1240151A JP2937203B2 (ja) | 1989-09-18 | 1989-09-18 | 半導体メモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1240151A JP2937203B2 (ja) | 1989-09-18 | 1989-09-18 | 半導体メモリ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03104088A true JPH03104088A (ja) | 1991-05-01 |
| JP2937203B2 JP2937203B2 (ja) | 1999-08-23 |
Family
ID=17055254
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1240151A Expired - Fee Related JP2937203B2 (ja) | 1989-09-18 | 1989-09-18 | 半導体メモリ装置 |
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| JP (1) | JP2937203B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011210350A (ja) * | 2010-03-30 | 2011-10-20 | Hynix Semiconductor Inc | 半導体メモリ装置 |
| US10114300B2 (en) | 2012-08-21 | 2018-10-30 | Asml Netherlands B.V. | Lithographic apparatus and device manufacturing method |
-
1989
- 1989-09-18 JP JP1240151A patent/JP2937203B2/ja not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011210350A (ja) * | 2010-03-30 | 2011-10-20 | Hynix Semiconductor Inc | 半導体メモリ装置 |
| US10114300B2 (en) | 2012-08-21 | 2018-10-30 | Asml Netherlands B.V. | Lithographic apparatus and device manufacturing method |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2937203B2 (ja) | 1999-08-23 |
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