JPH03201298A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH03201298A JPH03201298A JP1341067A JP34106789A JPH03201298A JP H03201298 A JPH03201298 A JP H03201298A JP 1341067 A JP1341067 A JP 1341067A JP 34106789 A JP34106789 A JP 34106789A JP H03201298 A JPH03201298 A JP H03201298A
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 20
- 238000010586 diagram Methods 0.000 description 18
- 230000005540 biological transmission Effects 0.000 description 6
- 230000000694 effects Effects 0.000 description 3
- 230000004044 response Effects 0.000 description 3
- 230000007423 decrease Effects 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
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- Semiconductor Memories (AREA)
- Dram (AREA)
- Static Random-Access Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体記憶装置に関し、特にメモリセルアレイ
とアドレスデコーダの構成に関するものである。
とアドレスデコーダの構成に関するものである。
従来の半導体記憶装置の構成について図を用いて説明す
る。
る。
第７図は、従来の半導体記憶装置のメモリセルと周辺回
路の構成を示すブロック系統図である。
路の構成を示すブロック系統図である。
同図において、１はメモリセルアレイ、２はメモリセル
アレイ１を構成するメモリセルである。出力データ１ビ
ツト分の情報を蓄えるメモリセルアレイ１は１６（＝２
’）行Ｘ８（＝２’）列のメモリセル２で構成されてお
り、ワード数は１２８（＝２７）ワードである。
アレイ１を構成するメモリセルである。出力データ１ビ
ツト分の情報を蓄えるメモリセルアレイ１は１６（＝２
’）行Ｘ８（＝２’）列のメモリセル２で構成されてお
り、ワード数は１２８（＝２７）ワードである。
また、３はＸアドレスバッファおよびＸアドレスデコー
ダで、Ｘアドレス入力線（４ａ）、（４ｂ）、（４Ｃ）
、（４ｄ〉より信号を供給される。以下、Ｘアドレス入
力線（４ａ）、（４ｂ）、（４ｃ）、（４ｄ）の信号を
各々Ｘ０１Ｘ１、Ｘ２、Ｘ３と呼ぶ。（５ａ）、（５ｂ
）、（５ｃ）、（５ｄ）、（５ｅ）、（５ｆ）、（５ｇ
）、（５ｈ）、（５１）、（５ｊ）、（５ｋ）、（５１
）、（５ｍ）、（５ｎ）、（５ｏ）、（５ｐ）はワード
線で、各ワード線は各々メモリセルアレイ１の１行に接
続されている。ＸアドレスバッファおよびＸアドレスデ
コーダ３はＸアドレス信号χＯ１χｌ５Ｘ２、Ｘ３をデ
コードし、メモリセルアレイ１の１行を構成するメモリ
セルからの読出し、あるいはメモリセルへの書込み（以
下「メモリセルのＲ／ＷＪという）を制御する。
ダで、Ｘアドレス入力線（４ａ）、（４ｂ）、（４Ｃ）
、（４ｄ〉より信号を供給される。以下、Ｘアドレス入
力線（４ａ）、（４ｂ）、（４ｃ）、（４ｄ）の信号を
各々Ｘ０１Ｘ１、Ｘ２、Ｘ３と呼ぶ。（５ａ）、（５ｂ
）、（５ｃ）、（５ｄ）、（５ｅ）、（５ｆ）、（５ｇ
）、（５ｈ）、（５１）、（５ｊ）、（５ｋ）、（５１
）、（５ｍ）、（５ｎ）、（５ｏ）、（５ｐ）はワード
線で、各ワード線は各々メモリセルアレイ１の１行に接
続されている。ＸアドレスバッファおよびＸアドレスデ
コーダ３はＸアドレス信号χＯ１χｌ５Ｘ２、Ｘ３をデ
コードし、メモリセルアレイ１の１行を構成するメモリ
セルからの読出し、あるいはメモリセルへの書込み（以
下「メモリセルのＲ／ＷＪという）を制御する。
さらに、６はＹアドレスバッファおよびＹアドレスデコ
ーダであり、Ｙアドレス入力ＩＩ（７ａ）、（７ｂ）、
（７ｃ）より信号を供給される。以下、Ｙアドレス入力
線（７ａ）、（７ｂ）、（７ｃ）の信号を各々ＹＯ１Ｙ
１、Ｙ２と呼ぶ。ＹアドレスバッファおよびＹアドレス
デコーダ６の出力は、カラム選択信号線（８ａ）、（８
ｂ）、（８ｃ）、（８ｄ）、（８ｅ）、（８ｆ）、（８
ｇ）、（８ｈ）に供給される。（９ａ）、（９ｂ）、（
９ｃ）、（９ｄ）、（９ｅ）、（９ｆ）、（９ｇ）、（
９ｈ）はトランスミッションゲートであり、ゲート端子
が各々カラム選択信号（８ａ）、（８ｂ）、（８Ｃ）、
（８ｄ）、（８ｅ）、（８ｆ）、（８ｇ）、（８ｈ）に
制御されている。従って、ＹアドレスバッファおよびＹ
アドレスデコーダ６がＹアドレス信号ＹＯ，Ｙｌ、 Ｙ
２をデコードすることによって、各トランスミッション
ゲートの開閉が制御される。
ーダであり、Ｙアドレス入力ＩＩ（７ａ）、（７ｂ）、
（７ｃ）より信号を供給される。以下、Ｙアドレス入力
線（７ａ）、（７ｂ）、（７ｃ）の信号を各々ＹＯ１Ｙ
１、Ｙ２と呼ぶ。ＹアドレスバッファおよびＹアドレス
デコーダ６の出力は、カラム選択信号線（８ａ）、（８
ｂ）、（８ｃ）、（８ｄ）、（８ｅ）、（８ｆ）、（８
ｇ）、（８ｈ）に供給される。（９ａ）、（９ｂ）、（
９ｃ）、（９ｄ）、（９ｅ）、（９ｆ）、（９ｇ）、（
９ｈ）はトランスミッションゲートであり、ゲート端子
が各々カラム選択信号（８ａ）、（８ｂ）、（８Ｃ）、
（８ｄ）、（８ｅ）、（８ｆ）、（８ｇ）、（８ｈ）に
制御されている。従って、ＹアドレスバッファおよびＹ
アドレスデコーダ６がＹアドレス信号ＹＯ，Ｙｌ、 Ｙ
２をデコードすることによって、各トランスミッション
ゲートの開閉が制御される。
さらに、（１０ａ）、（１０ｂ）、（１０ｃ）、（１０
ｄ）、（１０ｅ）、（１０ｆ）、（１０ｇ）、（１０ｈ
）はピント線であり、各々トランスミッションゲー）
（９ａ）、（９ｂ）、（９ｃ）、（９ｄ）、（９ｅ）、
（９ｆ）、（９ｇ）、（９ｈ）に接続されている。
ｄ）、（１０ｅ）、（１０ｆ）、（１０ｇ）、（１０ｈ
）はピント線であり、各々トランスミッションゲー）
（９ａ）、（９ｂ）、（９ｃ）、（９ｄ）、（９ｅ）、
（９ｆ）、（９ｇ）、（９ｈ）に接続されている。
また、各ビット線には、各々メモリセルアレイ１の１列
が接続されている。各トランスミッションゲートのもう
一方の端子にはセンスアンプあるいはライトドライバ（
以下ＩＳＡ／ＷＤＪと記載する）１１が接続されており
、トランスミッションゲート（９ａ）、（９ｂ）、（９
ｃ）、（９ｄ）、（９ｅ）、（９ｆ）、（９ｇ）、（９
ｈ）のうちのどれか１つを“オン”することによってビ
ット線の選択がなされる。
が接続されている。各トランスミッションゲートのもう
一方の端子にはセンスアンプあるいはライトドライバ（
以下ＩＳＡ／ＷＤＪと記載する）１１が接続されており
、トランスミッションゲート（９ａ）、（９ｂ）、（９
ｃ）、（９ｄ）、（９ｅ）、（９ｆ）、（９ｇ）、（９
ｈ）のうちのどれか１つを“オン”することによってビ
ット線の選択がなされる。
以上記述したようにワード線とビット線が選択され、選
択されたワード線とビット線の交点にあるメモリセルの
Ｒ／Ｗを行なう。
択されたワード線とビット線の交点にあるメモリセルの
Ｒ／Ｗを行なう。
第８図は、従来のＸアドレスバッファおよびＸアドレス
デコーダ３の一実施例を示す論理回路図である。同図に
おいて、１２はＸアドレスデコーダで、４人カアンドゲ
ー） （１３ａ）、（１３ｂ）、（１３Ｃ）、（１３ｄ
）、（１３ｅ）、（１３ｆ）、（１３ｇ）、（１３ｈ）
、（１３ｉ）、（１３ｊ）、（１３ｋ）、（１３１）、
（１３ｍ）、（１３ｎ）、（１３ｏ）、（１３ｐ）で構
成される。アンドゲート（１３ａ）、（１３ｂ）、（１
３ｃ）、（１３ｄ）、（１３ｅ）、（１３ｆ）、（１３
ｇ）、（１３ｈ）、（１３ｉ）、（１３ｊ）、（１３ｋ
）、（１３１）、（１３ｍ）、（１３ｎ）、（１３ｏ）
、（１３ｐ）は、Ｘアドレスバッファ１４より出力され
るＸアドレス入力信号Ｘ３、Ｘ２、Ｘｌ、ｘＯの反転、
非反転信号をうけて、各々、田・万・■・川、罰・Ｘ２
− Ｘｉ・Ｘ０１Ｙ’Ｎ・Ｈ・ｘｔ−ＹＵ、Ｔｆｆ・３
Ｔ・Ｘｌ−Ｘ０１Ｙ’Ｎｒ−Ｘ２ ・Ｘｌ−・■、Ｔｌ
（−Ｘ２− ＸＩ −ＸＯ，Ｈ・Ｘ２− ＸＩ−ｍ、Ｙ
’ｆｆ−Ｘ２−Ｘｌ −ＸＯ，Ｘ３−７・ＹＴ ・ｌ、
Ｘ３ ・Ｔｊ−Ｘｉ ・Ｘ０１Ｘ３・Ｘ２− ＸＩ
・Ｘ０１Ｘ３・Ｘ２・ＸＩ・ＸＯ，Ｘ３・Ｘ２−Ｘｉ−
ＸＯ１Ｘ３− Ｘ２ ・Ｘｉ −Ｘ０１Ｘ３ ・Ｘ２
・Ｘｉ ・Ｘ０１Ｘ３− Ｘ２− Ｘｉ ・ＸＯがｒＨ
Ｊになるときワード線（５ａ）、（５ｂ）、（５ｃ）、
（５ｄ）、（５ｅ）、（５ｆ）、（５ｇ）、（５ｈ）、
（５１）、（５ｊ）、（５ｋ）、（５１）、（５ｍ）、
（５ｎ）、（５ｏ）、（５ｐ）にｒＨＪを出力する。
デコーダ３の一実施例を示す論理回路図である。同図に
おいて、１２はＸアドレスデコーダで、４人カアンドゲ
ー） （１３ａ）、（１３ｂ）、（１３Ｃ）、（１３ｄ
）、（１３ｅ）、（１３ｆ）、（１３ｇ）、（１３ｈ）
、（１３ｉ）、（１３ｊ）、（１３ｋ）、（１３１）、
（１３ｍ）、（１３ｎ）、（１３ｏ）、（１３ｐ）で構
成される。アンドゲート（１３ａ）、（１３ｂ）、（１
３ｃ）、（１３ｄ）、（１３ｅ）、（１３ｆ）、（１３
ｇ）、（１３ｈ）、（１３ｉ）、（１３ｊ）、（１３ｋ
）、（１３１）、（１３ｍ）、（１３ｎ）、（１３ｏ）
、（１３ｐ）は、Ｘアドレスバッファ１４より出力され
るＸアドレス入力信号Ｘ３、Ｘ２、Ｘｌ、ｘＯの反転、
非反転信号をうけて、各々、田・万・■・川、罰・Ｘ２
− Ｘｉ・Ｘ０１Ｙ’Ｎ・Ｈ・ｘｔ−ＹＵ、Ｔｆｆ・３
Ｔ・Ｘｌ−Ｘ０１Ｙ’Ｎｒ−Ｘ２ ・Ｘｌ−・■、Ｔｌ
（−Ｘ２− ＸＩ −ＸＯ，Ｈ・Ｘ２− ＸＩ−ｍ、Ｙ
’ｆｆ−Ｘ２−Ｘｌ −ＸＯ，Ｘ３−７・ＹＴ ・ｌ、
Ｘ３ ・Ｔｊ−Ｘｉ ・Ｘ０１Ｘ３・Ｘ２− ＸＩ
・Ｘ０１Ｘ３・Ｘ２・ＸＩ・ＸＯ，Ｘ３・Ｘ２−Ｘｉ−
ＸＯ１Ｘ３− Ｘ２ ・Ｘｉ −Ｘ０１Ｘ３ ・Ｘ２
・Ｘｉ ・Ｘ０１Ｘ３− Ｘ２− Ｘｉ ・ＸＯがｒＨ
Ｊになるときワード線（５ａ）、（５ｂ）、（５ｃ）、
（５ｄ）、（５ｅ）、（５ｆ）、（５ｇ）、（５ｈ）、
（５１）、（５ｊ）、（５ｋ）、（５１）、（５ｍ）、
（５ｎ）、（５ｏ）、（５ｐ）にｒＨＪを出力する。
第３図は、ＹアドレスバッファおよびＹアドレスデコー
ダ６の一実施例を示す論理回路図である。
ダ６の一実施例を示す論理回路図である。
１５はＹアドレスデコーダで、３人力アンドゲー）
（１６ａ） 、 （１６ｂ） 、 （１６ｃ） 、
（１６ｄ） 、 （１６ｅ） 、 （１６ｆ）
、（１６ｇ）、（１６ｈ）は、Ｙアドレスバッファ１７
より出力されるＹアドレス入力信号Ｙ２、Ｙｌ、 ＹＯ
の反転、非反転信号をうけて、各々、’Ｈ・Ｙｌ −Ｙ
Ｏ１育・■・ＹＯ１π・Ｙｌ・■、育・Ｙｌ・ＹＯ１Ｙ
２・■・■、Ｙ２・■・ＹＯ１Ｙ２・Ｙｌ・苗、Ｙ２・
Ｙｌ・ＹＯが「Ｈ」になるときカラム選択信号線（８ａ
）、（８ｂ）、（８ｃ）、（８ｄ）、（８ｅ）、（８ｆ
）、（８ｇ）、（８ｈ）に「Ｈ」を出力し、トランスミ
ッションゲート（９ａ）、（９ｂ）、（９ｃ）、（９ｄ
〉、（９ｅ）、（９ｆ）、（９ｇ）、（９ｈ）を“オン
”する。
（１６ａ） 、 （１６ｂ） 、 （１６ｃ） 、
（１６ｄ） 、 （１６ｅ） 、 （１６ｆ）
、（１６ｇ）、（１６ｈ）は、Ｙアドレスバッファ１７
より出力されるＹアドレス入力信号Ｙ２、Ｙｌ、 ＹＯ
の反転、非反転信号をうけて、各々、’Ｈ・Ｙｌ −Ｙ
Ｏ１育・■・ＹＯ１π・Ｙｌ・■、育・Ｙｌ・ＹＯ１Ｙ
２・■・■、Ｙ２・■・ＹＯ１Ｙ２・Ｙｌ・苗、Ｙ２・
Ｙｌ・ＹＯが「Ｈ」になるときカラム選択信号線（８ａ
）、（８ｂ）、（８ｃ）、（８ｄ）、（８ｅ）、（８ｆ
）、（８ｇ）、（８ｈ）に「Ｈ」を出力し、トランスミ
ッションゲート（９ａ）、（９ｂ）、（９ｃ）、（９ｄ
〉、（９ｅ）、（９ｆ）、（９ｇ）、（９ｈ）を“オン
”する。
次に、他の例について説明する。第９図は、Ｘアドレス
バッファおよびＸアドレスデコーダ３の別の一実施例を
示す論理回路図である。Ｘアドレスデコーダ１２は、３
人力ナンドゲート（１８ａ）、（１８ｂ）、（１８ｃ）
、（１８ｄ）、（１８ｅ）、（１８ｆ）、（１８ｇ）、
（１８ｈ）と２人カッアゲート（１９ａ）、（１９ｂ）
、（１９ｃ）、（１９ｄ）、（１９ｅ）、（１９ｆ）、
（１９ｇ）、（１９ｈ）、（１９ｉ）、（１９ｊ）、（
１９ｋ）、（１９１）、（１９ｍ）、（１９ｎ）、（１
９ｏ）、（１９ｐ）で構成される。ナンドゲー） （１
８ａ）、（１８ｂ）、（１８ｃ）、（１８ｄ）、（１８
ｅ）、（１８ｆ）、（１８ｇ）、（１８ｈ）は、Ｘアド
レスバッファ１４より出力されるＸアドレス入力信号Ｘ
３、ｘｚ、Ｘｌの反転、非反転信号をうけて、各々、Ｙ
’（−ｎ・■、ｘｚ−Ｈ−ｘｌ、Ｘ３− Ｘ２ ・ＹＴ
、ｎ−ｘｚ・ｏ、Ｘ３−Ｘ２− Ｘｉ、Ｘ３ ・Ｘ２−
ＸＩ、Ｘ３・Ｘ２・ＴＩ、Ｘ３ ・Ｘ２− ＸＩＭｒ
ＨＪのときｒＨＪを出力する。さらに、ノアゲー ト
（１９ａ） 、 （１９ｂ） 、 （１９ｃ） 、
（１９ｄ） 、 （１９ｅ） 、（１９ｆ）、（
１９ｇ）、（１９ｈ）、（１９ｉ）、（１９ｊ）、（１
９ｋ）、（１９１）、（１９ｍ）、（１９ｎ）、（１９
ｏ）、（１９ｐ）は、各ナントゲートの出力とＸアドレ
スバッファ１４より出力されるＸアドレス入力信号ＸＯ
の反転、非反転をうけて、各々、■・刀・■・罰、Ｘ３
− Ｘ２−Ｘｌ・ＸＯ，Ｘ３・Ｘ２−Ｘｉ・Ｘ０１Ｘ３
・Ｘ２−ＸＩ・ＸＯ，Ｘ３・Ｘ２− Ｘｉ ・Ｘ０１Ｘ
３− Ｘ２ ・ＸＩ −Ｘ０１Ｙ’Ｊ−Ｘ２・Ｘｉ’Ｙ
？］ｒ、Ｘ３ ・Ｘ２ ・ＸＩ ・Ｘ０１Ｘ３ ・Ｘ２
− Ｘｉ ・Ｘ０１ｘ３・ｎ・ｘｒ−ＸＯ，Ｘ３ ・Ｘ
２− Ｘｌ−ＹＴｒ、Ｘ３・ＴＺ−Ｘｉ・Ｘ０１Ｘ３
・Ｘ２ ・Ｘｌ ・Ｘ０１Ｘ３・Ｘ２・ＸＩ・ＸＯ，Ｘ
３・Ｘ２・Ｘｌ−ｉ、 Ｘ３・Ｘ２ ・ＸＩ ・ＸＯが
「Ｈ」になるときワード線（５ａ）、（５ｂ）、（５Ｃ
）、（５ｄ）、（５ｅ）、（５ｆ）、（５ｇ）、（５ｈ
）、（５ｉ）、（５ｊ）、（５ｋ）、（５１）、（５ｍ
）、（５ｎ）、（５０）、（５ｐ）に「Ｈ」を出力する
。
バッファおよびＸアドレスデコーダ３の別の一実施例を
示す論理回路図である。Ｘアドレスデコーダ１２は、３
人力ナンドゲート（１８ａ）、（１８ｂ）、（１８ｃ）
、（１８ｄ）、（１８ｅ）、（１８ｆ）、（１８ｇ）、
（１８ｈ）と２人カッアゲート（１９ａ）、（１９ｂ）
、（１９ｃ）、（１９ｄ）、（１９ｅ）、（１９ｆ）、
（１９ｇ）、（１９ｈ）、（１９ｉ）、（１９ｊ）、（
１９ｋ）、（１９１）、（１９ｍ）、（１９ｎ）、（１
９ｏ）、（１９ｐ）で構成される。ナンドゲー） （１
８ａ）、（１８ｂ）、（１８ｃ）、（１８ｄ）、（１８
ｅ）、（１８ｆ）、（１８ｇ）、（１８ｈ）は、Ｘアド
レスバッファ１４より出力されるＸアドレス入力信号Ｘ
３、ｘｚ、Ｘｌの反転、非反転信号をうけて、各々、Ｙ
’（−ｎ・■、ｘｚ−Ｈ−ｘｌ、Ｘ３− Ｘ２ ・ＹＴ
、ｎ−ｘｚ・ｏ、Ｘ３−Ｘ２− Ｘｉ、Ｘ３ ・Ｘ２−
ＸＩ、Ｘ３・Ｘ２・ＴＩ、Ｘ３ ・Ｘ２− ＸＩＭｒ
ＨＪのときｒＨＪを出力する。さらに、ノアゲー ト
（１９ａ） 、 （１９ｂ） 、 （１９ｃ） 、
（１９ｄ） 、 （１９ｅ） 、（１９ｆ）、（
１９ｇ）、（１９ｈ）、（１９ｉ）、（１９ｊ）、（１
９ｋ）、（１９１）、（１９ｍ）、（１９ｎ）、（１９
ｏ）、（１９ｐ）は、各ナントゲートの出力とＸアドレ
スバッファ１４より出力されるＸアドレス入力信号ＸＯ
の反転、非反転をうけて、各々、■・刀・■・罰、Ｘ３
− Ｘ２−Ｘｌ・ＸＯ，Ｘ３・Ｘ２−Ｘｉ・Ｘ０１Ｘ３
・Ｘ２−ＸＩ・ＸＯ，Ｘ３・Ｘ２− Ｘｉ ・Ｘ０１Ｘ
３− Ｘ２ ・ＸＩ −Ｘ０１Ｙ’Ｊ−Ｘ２・Ｘｉ’Ｙ
？］ｒ、Ｘ３ ・Ｘ２ ・ＸＩ ・Ｘ０１Ｘ３ ・Ｘ２
− Ｘｉ ・Ｘ０１ｘ３・ｎ・ｘｒ−ＸＯ，Ｘ３ ・Ｘ
２− Ｘｌ−ＹＴｒ、Ｘ３・ＴＺ−Ｘｉ・Ｘ０１Ｘ３
・Ｘ２ ・Ｘｌ ・Ｘ０１Ｘ３・Ｘ２・ＸＩ・ＸＯ，Ｘ
３・Ｘ２・Ｘｌ−ｉ、 Ｘ３・Ｘ２ ・ＸＩ ・ＸＯが
「Ｈ」になるときワード線（５ａ）、（５ｂ）、（５Ｃ
）、（５ｄ）、（５ｅ）、（５ｆ）、（５ｇ）、（５ｈ
）、（５ｉ）、（５ｊ）、（５ｋ）、（５１）、（５ｍ
）、（５ｎ）、（５０）、（５ｐ）に「Ｈ」を出力する
。
次に、ワード数の設定について説明する。
第７図、第８図、第３図、第９図に示した半導体記憶装
置では、“ｏｏｏｏｏｏｏｏ″から１１１１１１１１″
まで全てのワード番地に対応するワードを備え、４ビツ
トのＸアドレス信号をデコードして１６（＝２”）行か
ら１行を選択し、３ビツトのＹアドレス信号をデコード
して８ （＝２３）列から１列を選択する。
置では、“ｏｏｏｏｏｏｏｏ″から１１１１１１１１″
まで全てのワード番地に対応するワードを備え、４ビツ
トのＸアドレス信号をデコードして１６（＝２”）行か
ら１行を選択し、３ビツトのＹアドレス信号をデコード
して８ （＝２３）列から１列を選択する。
このように、従来の半導体記憶装置においては、どのよ
うなワード番地を入力しても対応するワードを備えてい
るため、ワード数の設定は２のべき乗で表わされる数に
制限される。従って、１２８ワードよりワード数の少な
い半導体記憶装置としては、多くても６４（＝２ｂ）ワ
ードを備えたものしか得ることができず、例えば１００
ワードの半導体記憶装置を実現することはできない。逆
に、１２８ワードよりワード数の多い半導体記憶装置と
しては少なくても２５６（＝２”）ワードを備えたもの
しか得ることができず、例えば２００ワードの半導体記
憶装置を実現することはできない。
うなワード番地を入力しても対応するワードを備えてい
るため、ワード数の設定は２のべき乗で表わされる数に
制限される。従って、１２８ワードよりワード数の少な
い半導体記憶装置としては、多くても６４（＝２ｂ）ワ
ードを備えたものしか得ることができず、例えば１００
ワードの半導体記憶装置を実現することはできない。逆
に、１２８ワードよりワード数の多い半導体記憶装置と
しては少なくても２５６（＝２”）ワードを備えたもの
しか得ることができず、例えば２００ワードの半導体記
憶装置を実現することはできない。
前述のように、従来の半導体記憶装置では、ワード数の
設定は２のべき乗で表わされる数に制限されており、ワ
ード数に２のべき乗取外の数を設定することができなか
った。
設定は２のべき乗で表わされる数に制限されており、ワ
ード数に２のべき乗取外の数を設定することができなか
った。
本発明はこのような点に鑑みてなされたものであり、そ
の目的とするところは、ワード数に２のべき乗取外の数
を設定することができる半導体記憶装置を提供すること
にある。
の目的とするところは、ワード数に２のべき乗取外の数
を設定することができる半導体記憶装置を提供すること
にある。
このような課題を解決するために本発明は、ワード数が
ｎの倍数であって２のべき乗でないようにしたものであ
る。
ｎの倍数であって２のべき乗でないようにしたものであ
る。
本発明によれば、ワード数として２のべき乗取外の数も
設定でき、そのワード数に適した半導体記憶装置を得る
ことができる。
設定でき、そのワード数に適した半導体記憶装置を得る
ことができる。
本発明の実施例を図を用いて説明する。
第１図は、本発明による半導体記憶装置の一実施例にお
けるメモリセルとアドレスデコーダの構成を示すブロン
ク系統図である。出力データ１ビツト分の情報を蓄える
メモリセルアレイは、この例では１２行×８列のメモリ
セル２から構成されており、ワード数は９６ワードであ
る。
けるメモリセルとアドレスデコーダの構成を示すブロン
ク系統図である。出力データ１ビツト分の情報を蓄える
メモリセルアレイは、この例では１２行×８列のメモリ
セル２から構成されており、ワード数は９６ワードであ
る。
第２図は、ＸアドレスバッファおよびＸアドレスデコー
ダ３の一例を示す論理回路図である。Ｘアドレスデコー
ダ１２は４人カアンドゲート（１３ａ）、（１３ｂ）、
（１３ｃ）、（１３ｄ）、（Ｌ３ｅ）、（１３ｆ）、（
１３ｇ）、（１３ｈ）、（１３ｉ）、（１３ｊ）、（１
３ｋ）、（１３１）で構成される。アントゲ−） （１
３ａ）、（１３ｂ）、（１３ｃ）、（１３ｄ）、（１３
ｅ）、（１３ｆ）、（１３ｇ）、（１３ｈ）、（１３ｉ
）、（１３ｊ ）、（１３ｋ）、（１３１）は、Ｘアド
レスバッファ１４より出力されるＸアドレス入力信号Ｘ
３、Ｘ２、ｘｌ、ｘＯの反転、非反転信号をうけて、各
ｋ、Ｘ３−Ｘ２−Ｘｉ−ＸＯ１Ｘ３− Ｘ２− ＸＩ
−Ｘ０１Ｘ３ ・Ｘ２・ｘｉ・’ｉ、罰・ｎ−ｘｉ−ｘ
ｏ、 Ｘ３−Ｘ２・ＸＩ・ＸＯ１朽・Ｘ２ ・ＸＩ ・
Ｘ０１Ｘ３− Ｘ２− Ｘｉ ・Ｘ０１Ｘ３ ・Ｘ２
・ＸＩ ・Ｘ０１Ｘ３・Ｘ２−ＸＩ−苅、Ｘ３−’３１
”２− Ｘｉ −Ｘ０１Ｘ３− Ｘ２− ＸＩ ・罰、
Ｘ３・π・Ｘｌ・ｘＯがｒＨＪになるときワード線（５
ａ）、（５ｂ）、（５ｃ）、（５ｄ）、（５ｅ〉、（５
ｆ）、（５ｇ）、（５ｈ）、（５１）、（５ｊ）、（５
ｋ）、（５１）にｒＨＪを出力する。
ダ３の一例を示す論理回路図である。Ｘアドレスデコー
ダ１２は４人カアンドゲート（１３ａ）、（１３ｂ）、
（１３ｃ）、（１３ｄ）、（Ｌ３ｅ）、（１３ｆ）、（
１３ｇ）、（１３ｈ）、（１３ｉ）、（１３ｊ）、（１
３ｋ）、（１３１）で構成される。アントゲ−） （１
３ａ）、（１３ｂ）、（１３ｃ）、（１３ｄ）、（１３
ｅ）、（１３ｆ）、（１３ｇ）、（１３ｈ）、（１３ｉ
）、（１３ｊ ）、（１３ｋ）、（１３１）は、Ｘアド
レスバッファ１４より出力されるＸアドレス入力信号Ｘ
３、Ｘ２、ｘｌ、ｘＯの反転、非反転信号をうけて、各
ｋ、Ｘ３−Ｘ２−Ｘｉ−ＸＯ１Ｘ３− Ｘ２− ＸＩ
−Ｘ０１Ｘ３ ・Ｘ２・ｘｉ・’ｉ、罰・ｎ−ｘｉ−ｘ
ｏ、 Ｘ３−Ｘ２・ＸＩ・ＸＯ１朽・Ｘ２ ・ＸＩ ・
Ｘ０１Ｘ３− Ｘ２− Ｘｉ ・Ｘ０１Ｘ３ ・Ｘ２
・ＸＩ ・Ｘ０１Ｘ３・Ｘ２−ＸＩ−苅、Ｘ３−’３１
”２− Ｘｉ −Ｘ０１Ｘ３− Ｘ２− ＸＩ ・罰、
Ｘ３・π・Ｘｌ・ｘＯがｒＨＪになるときワード線（５
ａ）、（５ｂ）、（５ｃ）、（５ｄ）、（５ｅ〉、（５
ｆ）、（５ｇ）、（５ｈ）、（５１）、（５ｊ）、（５
ｋ）、（５１）にｒＨＪを出力する。
第３図は、ＹアドレスバッファおよびＹアドレスデコー
ダ６の一実施例を示す論理回路図であり、その構成と動
作は従来例と同様である。
ダ６の一実施例を示す論理回路図であり、その構成と動
作は従来例と同様である。
次に、ワード数の設定について第１図および第２図を基
に説明する。
に説明する。
まず、第１図および第２図の例より少ないワード数を設
定する場合について説明する。例えば、ワード数を８８
ワードにする場合、メモリセルアレイ１は１１行でよい
ので、第１図および第２図の例からアンドゲート（１３
１）、ワード線（５１）とワード線（５１）に接続され
ているメモリセルアレイエの１行を削除すればよい。
定する場合について説明する。例えば、ワード数を８８
ワードにする場合、メモリセルアレイ１は１１行でよい
ので、第１図および第２図の例からアンドゲート（１３
１）、ワード線（５１）とワード線（５１）に接続され
ているメモリセルアレイエの１行を削除すればよい。
次に、第１図および第２図の例より多いワード数を設定
する場合について説明する。例えば、ワード数を１０４
ワードにする場合、メモリセルアレイ１は１３行必要な
ので、第１図および第２図の例にメモリセルアレイ１行
とこのメモリセルアレイ１行のＲ／Ｗを制御する４人カ
アンドゲートとワード線を追加すればよい。
する場合について説明する。例えば、ワード数を１０４
ワードにする場合、メモリセルアレイ１は１３行必要な
ので、第１図および第２図の例にメモリセルアレイ１行
とこのメモリセルアレイ１行のＲ／Ｗを制御する４人カ
アンドゲートとワード線を追加すればよい。
以上のように、メモリセルアレイ１行分のワード数を単
位として、ワード数を設定することができる。
位として、ワード数を設定することができる。
第２図に示したＸアドレスデコーダ１２を使用した場合
の、メモリセルアレイ１とＸアドレスデコーダ１２の効
率のよい配置図を第４図に示す。
の、メモリセルアレイ１とＸアドレスデコーダ１２の効
率のよい配置図を第４図に示す。
このように、アンドゲート１個とそのアンドゲートによ
って制御されるメモリセルアレイ１行の高さを同じにし
ておくと、ワード数を幾つに設定しても効率のよいレイ
アウトパターンを作成できる。
って制御されるメモリセルアレイ１行の高さを同じにし
ておくと、ワード数を幾つに設定しても効率のよいレイ
アウトパターンを作成できる。
次に、ＸアドレスバッファおよびＸアドレスデコーダ３
の他の例について説明する。第５図は、Ｘアドレスバッ
ファおよびＸアドレスデコーダ３の別の一実施例を示す
論理回路図である。Ｘアドレスデコーダ１２は、３人力
ナンドゲート（１８ａ）、（１８ｂ）、（１８ｃ）、（
１８ｄ）、（１８ｅ）、（１８ｆ）と２人カッアゲート
（１９ａ）、（１９ｂ）、（１９ｃ）、（１９ｄ）、（
１９ｅ）、（１９ｆ）、（１９ｇ）、（１９ｈ）、（１
９ｉ）、（１９ｊ）、（１９ｋ）、（１９１）で構成さ
れる。ナントゲート（１８ａ）、 （１８ｂ）、 （１
８ｃ）、 （１８ｄ）、 （１８ｅ）、 （１８ｆ）は
、Ｘアドレスバッファ１４より出力されるＸアドレス入
力信号ｘ３、ｘ２、ｘｌの反転、非反転信号をうけて、
各々、１・Ｘ２− Ｘｉ、■・Ｘ２ ・ＸＩ、Ｘ３・Ｘ
２ ・ＸＩ、Ｘ３− Ｘ２ ・ＸＩ、Ｘ３− Ｘ２ ・
ＸＩ、ｘ３−ｆｌ−ｏがｒＨＪのときｒＨＪを出力する
。さらに、ノアゲート（１９ａ）、（１９ｂ）、（１９
ｃ）、（１９ｄ）、（１９ｅ）、（１９ｆ）、（１９ｇ
）、（１９ｈ）、（１９ｉ）、（１９ｊ）、（１９ｋ）
、（１９１）は、各ナントゲートの出力とＸアドレスバ
ッファ１４より出力されるＸアドレス入力信号ＸＯの反
転、非反転をうけて、各々、Ｘ３−Ｘ２−Ｘｉ・Ｘ０１
Ｘ３・Ｘ２−Ｘｉ・ＸＯ，Ｘ３−Ｘ２−Ｘｉ−ＸＯ１Ｘ
３− Ｘ２ ・Ｘｌ−ＸＯ，Ｘ３−Ｘ２・ＸＩ・Ｘ０１
Ｘ３− Ｘ２ ・Ｘｉ ・Ｘ０１Ｘ３−Ｘ２ ・Ｘｉ
−Ｘ０１Ｘ３− Ｘ２ ・Ｘｉ ・Ｘ０１Ｘ３ ・Ｘ２
− ＸＩ ・Ｔｆｆ。
の他の例について説明する。第５図は、Ｘアドレスバッ
ファおよびＸアドレスデコーダ３の別の一実施例を示す
論理回路図である。Ｘアドレスデコーダ１２は、３人力
ナンドゲート（１８ａ）、（１８ｂ）、（１８ｃ）、（
１８ｄ）、（１８ｅ）、（１８ｆ）と２人カッアゲート
（１９ａ）、（１９ｂ）、（１９ｃ）、（１９ｄ）、（
１９ｅ）、（１９ｆ）、（１９ｇ）、（１９ｈ）、（１
９ｉ）、（１９ｊ）、（１９ｋ）、（１９１）で構成さ
れる。ナントゲート（１８ａ）、 （１８ｂ）、 （１
８ｃ）、 （１８ｄ）、 （１８ｅ）、 （１８ｆ）は
、Ｘアドレスバッファ１４より出力されるＸアドレス入
力信号ｘ３、ｘ２、ｘｌの反転、非反転信号をうけて、
各々、１・Ｘ２− Ｘｉ、■・Ｘ２ ・ＸＩ、Ｘ３・Ｘ
２ ・ＸＩ、Ｘ３− Ｘ２ ・ＸＩ、Ｘ３− Ｘ２ ・
ＸＩ、ｘ３−ｆｌ−ｏがｒＨＪのときｒＨＪを出力する
。さらに、ノアゲート（１９ａ）、（１９ｂ）、（１９
ｃ）、（１９ｄ）、（１９ｅ）、（１９ｆ）、（１９ｇ
）、（１９ｈ）、（１９ｉ）、（１９ｊ）、（１９ｋ）
、（１９１）は、各ナントゲートの出力とＸアドレスバ
ッファ１４より出力されるＸアドレス入力信号ＸＯの反
転、非反転をうけて、各々、Ｘ３−Ｘ２−Ｘｉ・Ｘ０１
Ｘ３・Ｘ２−Ｘｉ・ＸＯ，Ｘ３−Ｘ２−Ｘｉ−ＸＯ１Ｘ
３− Ｘ２ ・Ｘｌ−ＸＯ，Ｘ３−Ｘ２・ＸＩ・Ｘ０１
Ｘ３− Ｘ２ ・Ｘｉ ・Ｘ０１Ｘ３−Ｘ２ ・Ｘｉ
−Ｘ０１Ｘ３− Ｘ２ ・Ｘｉ ・Ｘ０１Ｘ３ ・Ｘ２
− ＸＩ ・Ｔｆｆ。
Ｘ３ ・Ｘ２− ＸＩ ・Ｘ０１Ｘ３ ・Ｈ・ｘｌ・ｘ
ｏ、Ｘ３ ・ｎ・ｘｔ ・ＸＯがｒＨＪになるときワー
ド′ｆａ（５ａ）、（５ｂ）、（５ｃ）、（５ｄ）、（
５ｅ）、（５ｆ）、（５ｇ）、（５ｈ）、（５１）、（
５ｊ）、（５ｋ）、（５１）に「Ｈ」を出力する。
ｏ、Ｘ３ ・ｎ・ｘｔ ・ＸＯがｒＨＪになるときワー
ド′ｆａ（５ａ）、（５ｂ）、（５ｃ）、（５ｄ）、（
５ｅ）、（５ｆ）、（５ｇ）、（５ｈ）、（５１）、（
５ｊ）、（５ｋ）、（５１）に「Ｈ」を出力する。
次に、第１図および第５図の例でワード数の接地につい
て説明する。
て説明する。
まず、第１図および第５図の例より少ないワード数を設
定する場合について説明する。
定する場合について説明する。
例えば、ワード数を８８ワードにする場合、メモリセル
アレイ１は１１行でよいので、第１図および第５図の例
からノアゲート（１９１）、ワード線（５１〉とワード
１（５１）に接続されているメモリセルアレイ１の１行
を削除すればよい。しかし、ナントゲート（１８ｆ）は
、ノアゲート（１９１）を削除してもノアゲー） （１
９ｋ）に信号を供給する必要があるので、残しておく。
アレイ１は１１行でよいので、第１図および第５図の例
からノアゲート（１９１）、ワード線（５１〉とワード
１（５１）に接続されているメモリセルアレイ１の１行
を削除すればよい。しかし、ナントゲート（１８ｆ）は
、ノアゲート（１９１）を削除してもノアゲー） （１
９ｋ）に信号を供給する必要があるので、残しておく。
別の例で、ワード数を８０ワードにする場合、メモリセ
ルアレイ１は１０行でよいので、第１図および第５図の
例からノアゲート（１９ｋ）、（１９１）、ワードｉ
（５ｋ）、（５１）とワード線（５ｋ）、（５１）に接
続されているメモリセルアレイエの２行を削除すればよ
い。この場合、さらにノアゲート（１９ｋ）、（１９１
）に信号を出力するナントゲート（１８ｆ）も削除する
。
ルアレイ１は１０行でよいので、第１図および第５図の
例からノアゲート（１９ｋ）、（１９１）、ワードｉ
（５ｋ）、（５１）とワード線（５ｋ）、（５１）に接
続されているメモリセルアレイエの２行を削除すればよ
い。この場合、さらにノアゲート（１９ｋ）、（１９１
）に信号を出力するナントゲート（１８ｆ）も削除する
。
次に、第１図および第５図の例より大きいワード数を設
定する場合について説明する。
定する場合について説明する。
例えば、ワード数を１０４ワードにする場合、メモリセ
ルアレイ１は１３行必要なので、第１図および第５図の
例にメモリセルアレイ１行とこのメモリセルアレイ１行
のＲ／Ｗを制御する３人力ナンドゲート１個、２人カッ
アゲート１個とワード線１本を追加すればよい。
ルアレイ１は１３行必要なので、第１図および第５図の
例にメモリセルアレイ１行とこのメモリセルアレイ１行
のＲ／Ｗを制御する３人力ナンドゲート１個、２人カッ
アゲート１個とワード線１本を追加すればよい。
別の例で、ワード数を１１２ワードにする場合、メモリ
セルアレイｌは１４行必要なので、第１図および第５図
の例にメモリセルアレイ１行とこのメモリセルアレイ１
行のＲ／Ｗを制御する３人力ナンドゲート１個、２人カ
ッアゲート２個とワード、ｖ！２本を追加すればよい。
セルアレイｌは１４行必要なので、第１図および第５図
の例にメモリセルアレイ１行とこのメモリセルアレイ１
行のＲ／Ｗを制御する３人力ナンドゲート１個、２人カ
ッアゲート２個とワード、ｖ！２本を追加すればよい。
第５図に示したＸアドレスデコーダ１２を使用した場合
のメモリセルアレイ１とＸアドレスデコーダ１２の配置
を第６図（ａｌに示す。このように、１個の２人カッア
ゲートと該ノアゲートによってＲ／Ｗ状態を制御される
メモリセルアレイ１行の高さを同じにし、さらに１個の
３人力ナンドゲートと該ナントゲートの出力信号を入力
とする２個の２人カッアゲートの高さを同じにしておく
と、効率のよいレイアウトパターンを作成できる。
のメモリセルアレイ１とＸアドレスデコーダ１２の配置
を第６図（ａｌに示す。このように、１個の２人カッア
ゲートと該ノアゲートによってＲ／Ｗ状態を制御される
メモリセルアレイ１行の高さを同じにし、さらに１個の
３人力ナンドゲートと該ナントゲートの出力信号を入力
とする２個の２人カッアゲートの高さを同じにしておく
と、効率のよいレイアウトパターンを作成できる。
第６図ｆａ）の配置にメモリセルアレイ１行分のワード
数を追加または削除すると、第６図（ｂ）に示すような
配置になる。この場合、メモリセルアレイ１とＸアドレ
スデコーダ１２の高さが揃わなくなり、レイアウトパタ
ーンの効率が落ちる。
数を追加または削除すると、第６図（ｂ）に示すような
配置になる。この場合、メモリセルアレイ１とＸアドレ
スデコーダ１２の高さが揃わなくなり、レイアウトパタ
ーンの効率が落ちる。
一方、第６図（ａ）の配置にメモリセルアレイ２行分の
ワード数を追加または削除すると、第６図（ａ）に示す
ような配置となる。この場合は、メモリセルアレイｌと
Ｘアドレスデコーダ１２の高さが揃い、効率のよいレイ
アウトパターンである。
ワード数を追加または削除すると、第６図（ａ）に示す
ような配置となる。この場合は、メモリセルアレイｌと
Ｘアドレスデコーダ１２の高さが揃い、効率のよいレイ
アウトパターンである。
以上のように、第５図の例では、メモリセルアレイ１行
分のワード数を単位としてワード数を設定することもで
きるが、しかし、それよりもメモリセルアレイ２行分の
ワード数を単位としてワード数を設定する方が、効率の
よいレイアウトパターンが得られる。
分のワード数を単位としてワード数を設定することもで
きるが、しかし、それよりもメモリセルアレイ２行分の
ワード数を単位としてワード数を設定する方が、効率の
よいレイアウトパターンが得られる。
第１図、第２図、第４図の例では、Ｙアドレス信号Ｙ２
、Ｙｌ、ｙｏが“ＯＯＯ”の場合から“１１１”の場合
まで全ての番地に対応する列が備えである。しかし、行
についてはＸアドレス信号Ｘ３、ｘ２、ｘｌ、ＸＯが“
００００”（７）場合から”１１００”の場合までの番
地に対応する分しか備えていない。
、Ｙｌ、ｙｏが“ＯＯＯ”の場合から“１１１”の場合
まで全ての番地に対応する列が備えである。しかし、行
についてはＸアドレス信号Ｘ３、ｘ２、ｘｌ、ＸＯが“
００００”（７）場合から”１１００”の場合までの番
地に対応する分しか備えていない。
従って、ワードを指定する全ての番地が連続になるよう
にするためには、全アドレスはＸアドレス信号Ｘ３、ｘ
２、ｘｌ、ｘＯとＹアドレス信号Ｙ２、Ｙｌ、ＹＯをど
のように並べてもよい、というものではない。
にするためには、全アドレスはＸアドレス信号Ｘ３、ｘ
２、ｘｌ、ｘＯとＹアドレス信号Ｙ２、Ｙｌ、ＹＯをど
のように並べてもよい、というものではない。
この例ならば、例えば全アドレスをＸアドレス信号Ｘ３
、ｘ２、×１、ＸＯ，Ｙ７ドレス信号Ｙ２、Ｙｌ、 Ｙ
Ｏノ順に並べると、ｏｏｏｏｏｏｏ”から“１１００１
１１”までワードを指定する全ての番地が連続になる。
、ｘ２、×１、ＸＯ，Ｙ７ドレス信号Ｙ２、Ｙｌ、 Ｙ
Ｏノ順に並べると、ｏｏｏｏｏｏｏ”から“１１００１
１１”までワードを指定する全ての番地が連続になる。
ただし、並べ方はこの順序に限らない。
Ｙアドレス信号はどのような順序でもよく、またＸアド
レス信号もこの順序でなくてよい。例えば、ｘ２、ｘ３
、ｘｌ、ｘＯｌＹｌ、 Ｙ２、ＹＯというようニｘ３と
ｘ２、Ｙ２とＹｌを各々入れ換えても連続になる。さら
に、メモリセルアレイｌが１３行あって、“ｏｏｏ。
レス信号もこの順序でなくてよい。例えば、ｘ２、ｘ３
、ｘｌ、ｘＯｌＹｌ、 Ｙ２、ＹＯというようニｘ３と
ｘ２、Ｙ２とＹｌを各々入れ換えても連続になる。さら
に、メモリセルアレイｌが１３行あって、“ｏｏｏ。
”から“１１０１”までの行番地に対応するならば、Ｙ
アドレス信号が全アドレスの下位アドレスを占メル必要
もなく、例えば、ｘ２、ｘ３、ｘｌ、Ｙ２、ＹＯ，Ｙｌ
、ＸＯという並べ方でもワードを指定する全ての番地が
連続になる。
アドレス信号が全アドレスの下位アドレスを占メル必要
もなく、例えば、ｘ２、ｘ３、ｘｌ、Ｙ２、ＹＯ，Ｙｌ
、ＸＯという並べ方でもワードを指定する全ての番地が
連続になる。
以上説明したように本発明は、ワード数がｎの倍数であ
って２のべき乗でないようにしたことにより、メモリセ
ルアレイ１行分のワード数の倍数を単位としてワード数
を設定でき、ワード数に２のべき乗取外の数を設定する
ことができる効果がある。
って２のべき乗でないようにしたことにより、メモリセ
ルアレイ１行分のワード数の倍数を単位としてワード数
を設定でき、ワード数に２のべき乗取外の数を設定する
ことができる効果がある。
また、設定したワード数に適したＸアドレスデコーダと
メモリセルアレイを得ることができるので、半導体記憶
装置の面積を削減でき、チップ利用効率の向上を図るこ
とができる。
メモリセルアレイを得ることができるので、半導体記憶
装置の面積を削減でき、チップ利用効率の向上を図るこ
とができる。
第１図は本発明による半導体記憶装置の一実施例におけ
るメモリセルとアドレスデコーダの構成を示すブロック
系統図、第２図は第１図の実施例におけるＸアドレスバ
ッファおよびＸアドレスデコーダの一例を示す論理回路
図、第３図は従来および本発明の実施例におけるＹアド
レスバッファおよびＹアドレスデコーダの一例を示す論
理回路図、第４図は第２図に示すＸアドレスデコーダを
使用した場合のメモリセルアレイとＸアドレスデコーダ
の配置図、第５図はＸアドレスバッファおよびＸアドレ
スデコーダの別の例を示す論理回路図、第６図（ａ）は
第５図に示すＸアドレスデコーダを使用した場合のメモ
リセルアレイとＸアドレスデコーダの配置図、第６図（
ｂ）は第６図（ａ）の配置にメモリセルアレイ−存分の
ワード数を追加または削除した配置図、第７図は従来の
半導体記憶装置のメモリセルとアドレスデコーダの構成
を示すブロック系統図、第８図は従来のＸアドレスバッ
ファおよびＸアドレスデコーダの例を示す論理回路図、
第９図は従来のＸアドレスバッファおよびＸアドレスデ
コーダの別の例を示す論理回路図である。 １・・・メモリセルアレイ、２・・・メモリセル、３・
・・ＸアドレスバッファおよびＸアドレスデコーダ、（
４ａ）、（４ｂ）、（４ｃ）、（４ｄ）−Ｘアドレス入
力線、（５ａ）、（５ｂ）、（５ｃ）、（５ｄ）、（５
ｅ）、（５ｆ）、（５ｇ）、（５ｈ）、（５１）、（５
ｊ）、（５ｋ）、（５１）・・・ワード線、６・・・Ｙ
アドレスバッファおよびＹアドレスデコーダ、（７ａ）
、（７ｂ）、（７ｃ） ＝ Ｙアドレス入力線、（８ａ
）、（８ｂ）、（８Ｃ）、（８ｄ）、（８ｅ）、（８ｆ
）、（８ｇ〉、（８ｈ）・・・カラム選択信号線、（９
ａ）、（９ｂ）、（９Ｃ）、（９ｄ）、（９ｅ）、（９
ｆ〉、（９ｇ）、（９ｈ） ・）ランスミッションゲー
ト、（１０ａ）、（１０ｂ）、（１０ｃ）、（１０ｄ）
、（１０ｅ）、（１０ｆ）、（１０ｇ）、 （１０ｈ）
・・・ビット線。
るメモリセルとアドレスデコーダの構成を示すブロック
系統図、第２図は第１図の実施例におけるＸアドレスバ
ッファおよびＸアドレスデコーダの一例を示す論理回路
図、第３図は従来および本発明の実施例におけるＹアド
レスバッファおよびＹアドレスデコーダの一例を示す論
理回路図、第４図は第２図に示すＸアドレスデコーダを
使用した場合のメモリセルアレイとＸアドレスデコーダ
の配置図、第５図はＸアドレスバッファおよびＸアドレ
スデコーダの別の例を示す論理回路図、第６図（ａ）は
第５図に示すＸアドレスデコーダを使用した場合のメモ
リセルアレイとＸアドレスデコーダの配置図、第６図（
ｂ）は第６図（ａ）の配置にメモリセルアレイ−存分の
ワード数を追加または削除した配置図、第７図は従来の
半導体記憶装置のメモリセルとアドレスデコーダの構成
を示すブロック系統図、第８図は従来のＸアドレスバッ
ファおよびＸアドレスデコーダの例を示す論理回路図、
第９図は従来のＸアドレスバッファおよびＸアドレスデ
コーダの別の例を示す論理回路図である。 １・・・メモリセルアレイ、２・・・メモリセル、３・
・・ＸアドレスバッファおよびＸアドレスデコーダ、（
４ａ）、（４ｂ）、（４ｃ）、（４ｄ）−Ｘアドレス入
力線、（５ａ）、（５ｂ）、（５ｃ）、（５ｄ）、（５
ｅ）、（５ｆ）、（５ｇ）、（５ｈ）、（５１）、（５
ｊ）、（５ｋ）、（５１）・・・ワード線、６・・・Ｙ
アドレスバッファおよびＹアドレスデコーダ、（７ａ）
、（７ｂ）、（７ｃ） ＝ Ｙアドレス入力線、（８ａ
）、（８ｂ）、（８Ｃ）、（８ｄ）、（８ｅ）、（８ｆ
）、（８ｇ〉、（８ｈ）・・・カラム選択信号線、（９
ａ）、（９ｂ）、（９Ｃ）、（９ｄ）、（９ｅ）、（９
ｆ〉、（９ｇ）、（９ｈ） ・）ランスミッションゲー
ト、（１０ａ）、（１０ｂ）、（１０ｃ）、（１０ｄ）
、（１０ｅ）、（１０ｆ）、（１０ｇ）、 （１０ｈ）
・・・ビット線。
Claims (1)
- メモリセルを行列に配列して成り、第１のアドレスと第
２のアドレスとにより特定のワードを指示されるメモリ
セルアレイと、前記第１のアドレスを入力として前記メ
モリセルアレイの行を選択する行デコーダと、前記第２
のアドレスを入力として前記メモリセルアレイの列に含
まれるｎ列（ｎは２以上の整数）の中から１列を選択す
る列デコーダとを備えた半導体記憶装置において、ワー
ド数がｎの倍数であって２のべき乗でないことを特徴と
する半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1341067A JPH03201298A (ja) | 1989-12-27 | 1989-12-27 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1341067A JPH03201298A (ja) | 1989-12-27 | 1989-12-27 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03201298A true JPH03201298A (ja) | 1991-09-03 |
Family
ID=18342943
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1341067A Pending JPH03201298A (ja) | 1989-12-27 | 1989-12-27 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03201298A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008535137A (ja) * | 2005-03-31 | 2008-08-28 | サンディスク スリーディー エルエルシー． | メモリラインドライバのノンバイナリグループ用のデコーディング回路 |
| JP2011526048A (ja) * | 2008-06-27 | 2011-09-29 | クゥアルコム・インコーポレイテッド | 動的電力を節約するメモリアーキテクチャ |
-
1989
- 1989-12-27 JP JP1341067A patent/JPH03201298A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008535137A (ja) * | 2005-03-31 | 2008-08-28 | サンディスク スリーディー エルエルシー． | メモリラインドライバのノンバイナリグループ用のデコーディング回路 |
| JP4939528B2 (ja) * | 2005-03-31 | 2012-05-30 | サンディスク スリーディー エルエルシー． | メモリラインドライバのノンバイナリグループ用のデコーディング回路 |
| JP2011526048A (ja) * | 2008-06-27 | 2011-09-29 | クゥアルコム・インコーポレイテッド | 動的電力を節約するメモリアーキテクチャ |
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