JPH10508734A - プログラマブル回路および信号スイッチングのための装置 - Google Patents

Abstract

(57)【要約】 フィールド・プログラマブル相互接続デバイス（ＦＰＩＤ１０）は、一組のポート（１４）とポートの対を選択的に相互接続するためのスイッチ・セルのアレイ（１６）を含む。スイッチ・セルはサブアレイの階層に構成され、各々のサブアレイには制御セルを提供する（図６参照）。各々のスイッチ・セルはクロスポイント・スイッチと１ビット・メモリーとを含む。メモリーに記憶されたビットは、スイッチがイネーブルになった時にＦＰＩＤのＩ／Ｏポート対を相互接続するかを表わす。各々の制御セルに記憶されたデータビットは、関連するサブアレイのスイッチング・セル全部がイネーブルかどうかを表わす。「高速接続」モードの動作において、ＦＰＩＤは、セルを指定しセルに記憶されるべきビットの状態を表わすパラレル入力データに応答していずれかの個別のスイッチまたは制御セルに記憶されているビットの状態をセットする。高速接続モードでは、ＦＰＩＤは個々の線の間のまたはこれのポートに接続されたパラレル・バスの間の接続を高速にスイッチするようにプログラムできる。

Description

【発明の詳細な説明】 プログラマブル回路および信号スイッチングのための装置 関連出願の相互参照 本出願は同時出願中の１９９４年６月３０日付第０８／２６９，７９４号の一 部継続出願である。 発明の背景 発明の分野 本発明は一般にフィールド・プログラマブル相互接続装置（ＦＰＩＤ：field programmable interconnect device）として知られているクロスポイント・アレ イ・スイッチ、また特に高速信号スイッチングに適したＦＰＩＤに関する。 関連技術の説明 多くの電子システムでは、システムの各種動作モードでシステムコンポーネン トの相互接続を選択的に再設定するために、ザイリンクス（Xylinx）社で製造さ れるもののようなフィールド・プログラマブル・ゲートアレイ（ＦＰＧＡ：fiel d programmable gate arrays）を使用している。典型的なＦＰＧＡでは、数個の 入力および出力ポートと、これら入出力ポートを相互接続する論理ゲートのネッ トワークが含まれる。論理ゲートは入力ポートの信号に応答して出力ポートに信 号を発生する。ＦＰＧＡはまたコンピュータ等の外部供給源から受信したデータ を記憶する多数のメモリー・セルも含む。メモリー・セルのデータがＦＰＧＡ内 の各種ゲートのスイッチング状態を制御する。メモリー・セルにデータをロード することにより、コンピュータが１つまたはそれ以上の入力ポートで入力信号の 状態を選択した論理的組み合せである任意のポートでの出力信号を生成するため にＦＰＧＡを設定する（即ち「プログラム」する）。つまり、ＦＰＧＡはシステ ムコンポーネントの間で信号を選択的に伝送するために使用でき、また信号につ いて各種の論理演算を実行するためにも使用できる。 プログラマブルＦＰＧＡは有用だが、制約がある。全ての入出力信号は単方向 性であり全ての信号は同じ形式の論理回路、例えばＴＴＬやＣＭＯＳでなければ ならない。つまり、ＦＰＧＡは双方向信号源に接続することができず、また異な る種類のデバイス例えばＴＴＬとＣＭＯＳデバイスをインタフェースできない。 更に、ＦＰＧＡの入出力ポート（Ｉ／Ｏポート）の属性は変化させたり、動的に 設定したりすることができない。 他方で、フィールドプログラマブル相互接続デバイス（ＦＰＩＤ）は一組の電 子コンポーネント例えば集積回路と他のデバイスを互いに柔軟に相互接続する。 ＦＰＩＤは、一組のポートと、いずれか１つのポートを他のいずれかのポートに 接続するようにプログラム可能なクロスポイントスイッチを含む集積回路チップ を含む。望ましくは、ＦＰＩＤは「非ブロッキング」型つまりいずれかの未使用 Ｉ／Ｏポートをいつでも他のいずれかの未使用Ｉ／Ｏポートへ接続できる。 典型的には、ＦＰＩＤのＩ／Ｏポートはバッファされ、３状態制御ありまたは なしで単方向性と双方向性を含む各種モードで動作しまたＴＴＬまたはＣＭＯＳ 入力または出力論理レベルで調節可能なプルアップ電流により動作するようにプ ログラムすることができる。更に、ＦＰＩＤポートは調節可能な信号遅延、信号 の反転、またはポートで信号を高値または低値にする等の各種演算をバッファし た信号に対して実行するようにプログラムすることもできる。 典型的な、カリフォルニア州サンタクララのアイキューブ（I-Cube，Inc.）社 で製造されるＦＰＩＤは、いずれか１つのポートを他のいずれかのポートに接続 するようにプログラム可能な多数のポートクロスポイントスイッチを含む集積回 路チップであり、内部のＩＥＥＥ規格１１４９．１「ＪＴＡＧ」バス経由でホス ト・コンピュータにリンクされる。ＪＴＡＧバスはＦＰＩＤとホスト・コンピュ ータの間でデータを伝送しホスト・コンピュータが直接接続を行なうようにＦＰ ＩＤをプログラムできる。ＪＴＡＧバスはホスト・コンピュータがＦＰＩＤ内部 のバッファの各種動作モードを選択しＦＰＩＤに記憶されているデータを読み出 すこともできる。ＪＴＡＧバスはまた、アレイの１行のセルの状態を定義するプ ロトコルと行アドレスの対応する定義により、行ごとのＦＰＩＤの逐次プログラ ミングも可能にしている。このような設定は、１９９４年１月２５日付ウェン・ ジャイ・シー等に譲受されるプログラマブルスイッチング装置へのＩ／Ｏバッフ アリングシステム（I/O Buffering System to a Programmable Switching Apparatus）と題する米国特許第５２８２２７１号に教示されている。 ＦＰＩＤは９６から３２０個の利用可能なポート範囲で各種のＩ／Ｏ密度で利 用できる。現在、ＦＰＩＤデバイスは０．８μｍＣＭＯＳスタティックＲＡＭプ ロセスを用いて製造されており、各種の業界標準パッケージオプションで利用で きる。 典型的なＦＰＩＤはセルのアレイを含み、各々のセルはクロスポイントスイッ チと１ビット・メモリーとを含む。例えば３２０ポートのＦＰＩＤは行あたり３ ２０セルまでで３２０行のセルを有している。各々のセルのクロスポイントスイ ッチは二つのＩ／Ｏポートを選択的に相互接続する。各々のセルのメモリーに記 憶されたデータビットはクロスポイントスイッチの状態を制御する。つまり、特 定セルのメモリーに記憶されたビットの状態を変化させることにより、ユーザは ２つの特定のＩ／Ｏポートの間の接続を開閉（make and break）することができ る。 ＦＰＩＤのメモリー・セルはシリアルＪＴＡＧバスに到着するデータを介して 行ごとにプログラムされる。ユーザは１つのクロスポイント・アレイ・セルのメ モリに記憶された１ビットだけを変更したいことがあり、これによって２つの特 定のＦＰＩＤＩ／Ｏポートの間の１つの接続を開閉する。しかしこれを行なうた めには、ユーザは問題のセルだけではなく、問題のセルを含む行の３２０個のセ ルの全部を再プログラムしなければならない。一行のクロスポイントスイッチの プログラムを行なうためには、ユーザはＪＴＡＧバス経由でＦＰＩＤへ、行の各 セルあたり１ビットと幾つかの制御ビットおよび行アドレスを示すビットととも に、３２０ビットのプログラミングデータをシリアル送信しなければならない。 つまり従来技術のＦＰＩＤでは、２つのＦＰＩＤのＩ／Ｏポートの間の単一の接 続を開閉することにＪＴＡＧバス上で実質的に多数のクロックサイクルを必要と している。 ＦＰＩＤのプログラミングを変更するために多数のクロックサイクルが必要と されることから、ＦＰＩＤは典型的には高いスイッチング速度が重要な用途では 使用されなかった。例えばＦＰＩＤは選択した周辺装置のバス間でコンピュータ プロセッサのパラレルＩ／Ｏバスをスイッチングするために使用できる。しかし １つのバスから別のバスへスイッチするためには大量のＦＰＩＤメモリー・セル の内容を書き換える必要がある。多数のメモリー・セルへのデータ書き込みに必 要とされる時間のために多くのバススイッチング用途にとってＦＰＩＤは遅すぎ るものとなってしまう。 プログラミングが最小限の入力データで迅速に変更でき、また最小限のプログ ラミング遅延でバス間をスイッチできるようなＦＰＩＤの改良が必要とされてい る。 発明の要約 集積回路フィールドプログラマブル相互接続デバイス（ＦＰＩＤ）は、複数の ポートと、行と列に構成されたセルのアレイとを含む。各々のセルはクロスポイ ントスイッチと１ビットメモリとを含む。各々のセルのクロスポイントスイッチ はＦＰＩＤのＩ／Ｏポートの独立した対を相互接続する。各々のセルのメモリ内 に記憶されたビットは、これが相互接続する２つのＦＰＩＤのＩ／Ｏポートの間 でデータパスを作成するまたは削除するようにセルのクロスポイントスイッチの 状態を制御する。「通常」モード動作では、ＦＰＩＤアレイのメモリセルはシリ アルバス経由でＦＰＩＤへ送信されたデータを介して行ごとにプログラムするこ とができる。 本発明の１つの側面によれば、ＦＰＩＤは「高速接続」モード動作をも提供し 、ＦＰＩＤがパラレルバス経由でＦＰＩＤに到着するデータに応答してアレイの 個別のセルのいずれかに記憶されたビットの状態をセットする。そのデータは問 題の特定のセルのアレイ内部の位置と問題のセルに記憶すべきビットの状態とを 表わす。高速接続モード動作によりユーザはパラレルバスの単一サイクルだけで 個別のクロスポイント接続を変更するようにＦＰＩＤに命令することができる。 本発明の更なる側面によれば、高速接続モード動作において、パラレルバスで 伝送されるデータは問題のセルのアレイ行における他のセルに関してとるべき３ つの動作のうちの１つも表わしている。これらの動作は、他のセルに記憶された データビットを変更しないでおくことまたはアレイ行の他のセルの全部に記憶さ れたビットを低値にセットすることで他のセルで行なっている全ての接続を同時 に削除するようにすることを含む。ＦＰＩＤは示されたビットを問題のセルに書 き込むのと同時に示された動作を実行するための回路も含んでいる。 本発明の別の側面において、セルのアレイはサブアレイの階層に構成され、制 御セルが各々のサブアレイに提供される。各々の制御セルは１ビットを記憶し、 ビット状態によって、制御セルはこれに関連するスイッチングセルのサブアレイ のスイッチングセル全部のスイッチング動作を禁止または許可のいずれか行なう ことができる。つまり数個の制御セルのビットの状態をセットすることにより、 ユーザはスイッチングセルの大きなブロックの動作を禁止または許可することが できる。 本発明の更に別の側面において、制御セルメモリは、通常および高速接続モー ド動作の両方を用いて書き込みアクセスすることができる。スイッチングセルの 階層制御構造は、制御セルの書き込みのために高速接続モード動作が利用できる ことと合わせて、ＦＰＩＤがパラレルバス間で高速にスイッチできるようにして いる。 したがって本発明の目的は、ユーザが個別のクロスポイント接続を高速に変更 できるようなコンパクトなＦＰＩＤを提供することである。 本発明の別の目的は、ポートに接続されているバス間で高速にスイッチングを 行なうことのできるようなＦＰＩＤの改良を提供することである。 本明細書の結論部分は特に本発明の主題を指摘し明確に請求している。しかし 当業者においては、添付の図面を参照しつつ本明細書の残りの部分を熟読するこ とにより、本発明の動作の構成と方法の両方がこれの更なる利点および目的と合 わせて最も良く理解されるであろう。図面においては同じ参照文字が同様の部材 を表わしている。 図面の簡単な説明 図１は本発明によるフィールドプログラマブル相互接続デバイスを示すブロッ ク図である。 図２は図１の書き込みコントローラの詳細を示すブロック図である。 図３Ａは従来技術の三角クロスポイントアレイのブロック図である。 図３Ｂは図３Ａのクロスポイントアレイの代表的なスイッチセルのブロック図 である。 図３Ｃは図３Ｃのスイッチセルの模式図である。 図４Ａおよび図４Ｂは、重ね合せた時に、本発明による２レベルの折り曲げ三 角クロスポイントアレイのブロック図を構成する。 図４Ｃは図４Ａおよび図４Ｂに図示したクロスポイントアレイの集積回路セル レイアウトを示す略図である。 図５は図４Ａおよび図４Ｂの折り曲げ三角クロスポイントアレイを示す記号で ある。 図６および図７は図４Ａおよび図４Ｂのクロスポイントアレイを構成するスイ ッチセルのブロック図である。 図８は本発明による２レベル８×４方形クロスポイントアレイである。 図９は図７の方形クロスポイントアレイを示す記号である。 図１０は図４Ａ／図４Ｂと図８の２レベル三角および方形クロスポイントアレ イで構成される３レベル折り曲げクロスポイントアレイのブロック図である。 図１０Ａは図１０のクロスポイントアレイにバスをどのように接続できるかを 表わすブロック図である。 図１０Ｂは図１０の代表的な第２レベル制御セルを示すブロック図である。 図１１は図１０のクロスポイントアレイを示す記号である。 図１２は図１０のクロスポイントセルを通る選択されたワード線およびビット 線の伝送を示すブロック図である。 図１３は本発明による３レベル折り曲げ方形クロスポイントアレイのブロック 図である。 図１４は図１３の３レベル折り曲げ方形クロスポイントアレイを表わす記号で ある。 図１５は本発明による４レベルのクロスポイントアレイを示すブロック図であ る。 好適実施例の説明 ＦＰＩＤレイアウト 図１は本発明によるフィールドプログラマブル相互接続デバイス（ＦＰＩＤ） １０のブロック図である。ＦＰＩＤ１０は入出力（Ｉ／Ｏ）線ＩＯ０−ＩＯ３１ ９の選択した対を相互接続して単方向性または双方向性信号パスをこれらの間に 提供する。本発明の好適実施例において、ＦＰＩＤ１０は３２０本までのＩ／Ｏ 線を相互接続できるが、別の実施例においてＦＰＩＤ１０はもっと多くのまたは もっと少ない数のＩ／Ｏ線を取り扱うことができる。ＦＰＩＤ１０はＩ／Ｏ線の 間の信号をバッファするための一組のバッファ１４とこれに対応する一組の折り 曲げ階層クロスポイント・スイッチ・アレイ１６とを含む。バッファ１４は双方 向性で、Ｉ／Ｏ線ＩＯ０〜ＩＯ３１９とこれに対応するポートＰ０〜Ｐ３１９の 間でいずれかの方向の信号をバッファできる。バッファ１４は信号の流れの方向 を自動的に検出して検出した方向のバッファリングを提供する。バッファは外部 的に生成された方向指示信号を必要としない。バッファ１４はワーング等の１９ ９３年４月１３日付、双方向バスリピータ（Bidirectional Bus Repeater）と題 する米国特許第５，２０２，５９３号に詳細に説明されており、本明細書で参照 に含めてある。 クロスポイント・スイッチ・アレイ１６は、ポートＰ０〜Ｐ３１９の対の間で 双方向信号を選択的に伝達する。アレイ１６はスイッチング・セルのアレイを含 み、１つのセルがポートＰ０〜Ｐ３１９の可能な対の各々に対応している。クロ スポイント・スイッチ・アレイ１６の各々のスイッチング・セルは１ビットのメ モリー・セルとパス・トランジスタ・スイッチとを含む。スイッチが閉じている 時、対応するポートＰ０〜Ｐ３１９の対が相互接続されて、信号はこれらの間で 双方向に通過できる。各々のスイッチング・セル内部のメモリー・セルに記憶さ れたビットの状態がスイッチを閉じるかどうかを決定する。スイッチメモリー・ セルは３２０×３２０のスタティック・ランダム・アクセス・メモリー（ＳＲＡ Ｍ）を構成するように配列されている。３２０本のワード線Ｗ０〜Ｗ３１９の独 立した１つが３２０行のメモリー・セルの各々に供給され、３２０本のビット線 Ｂ０〜Ｂ３１９の独立した１つがクロスポイント・スイッチ・アレイ１６内部の メモリー・セルの３２０列の各々に供給される。好適実施例において、各々のメ モリー・セルはＳＲＡＭセルであり、各々のビット「線」は実際には２本の導体 を必要としアレイに記憶すべきビットの状態を表わす差分信号を伝送する。しか し他の種類の、従来技術で周知となっているようなメモリー・セルを用いても良 い。ワード線Ｗ０〜Ｗ３１９の１つがアサートされると、メモリー・セルの１行 が選択され３２０ビット線の別々の線に現われるデータビットが選択した行の別 のメモリー・セルに書き込まれる。つまりクロスポイント・スイッチ・アレイ１ ６のスイッチング状態、つまりポートＰ０〜Ｐ３１９の間で行なう接続は３２０ 回のメモリー書き込み動作を用いて作成され、各々の書き込み動作でビット線Ｂ ０〜Ｂ３１９に現われる３２０ビットワードがクロスポイント・スイッチ・アレ イ１６のメモリー・セル３２０行の独立した１つに書き込まれる。 通常モード動作 「通常」モード動作では、ＦＰＩＤ１０の動作を制御するためのデータは、ホ スト・コンピュータ等の外部コントローラからＦＰＩＤ１０へＩＥＥＥ規格１１ ４９．１「ＪＴＡＧ」バス１８経由でシリアル方式で転送される。典型的なＪＴ ＡＧインタフェース回路は、ウェン・ジャイ・シー等に譲受され本明細書で参照 に組みこまれている１９９４年１月２５日付のプログラマブルスイッチング装置 へのＩ／Ｏ（入出力）バッファリングシステムと題する米国特許第５２８２２７ １号に教示されている。ＪＴＡＧインタフェース回路２０はシリアル・インタフ ェースでＪＴＡＧバス１８に到着する命令（instruction）を受信して実行する 。これらの命令は、ＪＴＡＧバス１８で伝送されるデータをＦＰＩＤ１０内部の レジスタにこれと一緒に伝送されたレジスタアドレスで記憶するようにＪＴＡＧ インタフェース回路２０へ指示する。これらの命令の幾つかはバッファ１４内部 のレジスタにデータを記憶するようにＪＴＡＧインタフェース回路２０へ指示す る。このデータが、例えばバッファ１４のレベルをシフトするか、ブロックする か、または入力を反転するかどうかを含めバッファ１４の動作を制御する。ＪＴ ＡＧバス１８で受信した他の命令もクロスポイント・スイッチ・アレイ１６をプ ログラミングするためのデータを伝送する。 クロスポイント・スイッチ・アレイ１６に３２０ビットのデータ・ワードを書 き込むためには、ホスト・コンピュータがＪＴＡＧバス１８経由でＪＴＡＧイン タフェース回路２０へ３２０ビットのストリングと、シフトレジスタ２２にビッ トストリングを順次シフトするようにＪＴＡＧインタフェース回路２０へ指示す るコマンドとを一緒にシリアル伝送する。ホスト・コンピュータは次にＪＴＡＧ バス１８を使って、ＪＴＡＧインタフェース回路２０へ９ビットのワードアドレ スＩ０〜Ｉ８を、回路２０にそのワードを別のシフトレジスタ２４へロードする ように指示する制御およびアドレスビットと一緒にシリアル伝送する。通常モー ドの動作では、書き込みコントローラ回路２６がレジスタ２４のデータを９ビッ トワード・アドレス（WORD ADDR）としてワードデコーダ２８へ渡す。ホスト・ コンピュータは次にＪＴＡＧインタフェース回路２０へ命令を送信し、論理的に 真のＷＥ（write enable：書き込みイネーブル）ビットをレジスタ３０に書き込 むように指示する。レジスタ３０のＷＥビットはシフトレジスタ２２へ供給され る。最後に、ホスト・コンピュータはＪＴＡＧインタフェース回路２０へ命令を 送信して、回路２０にＲＡＭＳＥＬ信号を書き込みコントローラ回路２６へ送信 するよう指示する。 書き込みコントローラ回路２６はワード・デコーダ２８へ供給する出力ＳＥＬ ＥＣＴ信号を発行することでＲＡＭＳＥＬ信号に応答する。ワード・デコーダ２ ８は９ビットＷＯＲＤ ＡＤＤＲをデコードしてワード線Ｗ０〜Ｗ３１９のどれ をアドレスするかを決定することによりＳＥＬＥＣＴ信号に応答する。書き込み コントローラ回路２６はプリチャージ信号（ＰＣＨＧ）を発生しワード・デコー ダ２８に対してアドレスしたワード線を表わすように伝える。ＰＣＨＧ信号はシ フトレジスタ２２に対して、シフトレジスタ２２がＷＥ信号で出力イネーブルに なっている場合にビット線Ｂ０〜Ｂ３１９へ記憶している３２０ビットのデータ をラッチするようにも指示する。書き込みコントローラ回路２６がこの後でＳＥ ＬＥＣＴ信号のアサーションを止めると、ＢＩＴ ＬＩＮＥＳに現われる３２０ ビット・データはワード線Ｗ０〜Ｗ３１９の選択した１つによりアクセスされる メモリー・セルの特定の１つに記憶される。 ホスト・コンピュータは、１つのクロスポイント・アレイ・セルのメモリーに 記憶されたビットだけを変更し、これによって２つの特定のＦＰＩＤＩ／Ｏポー トＰ０〜Ｐ３１９の間の単一の接続を開閉するようにしなければならないことが ある。しかし、これをＦＰＩＤ１０の通常モードの動作で行なうためには、ホス ト・コンピュータは問題のメモリーセルへビットを書き込むだけでなく、問題の セルを含む行の３２０個のセル全部にビットを書き込まなければならない。つま り、通常モードの動作では、２つのＦＰＩＤＩ／ＯポートＰ０〜Ｐ３１９の間の 単一の接続を開閉することにシリアルＪＴＡＧバス１８での実質的なクロックサ イクル数が必要になる。 高速接続モード動作 本発明によれば、ＦＰＩＤ１０は別の「高速接続」モード動作でも動作し、ホ スト・コンピュータがパラレル・バスを介してＦＰＩＤ１０にアクセスしまたそ のパラレルバスの１サイクルの間にクロスポイント・スイッチ・アレイ１６の単 一のメモリー・セルへビットを書き込むことができる。本発明の好適実施例にお いて、パラレル・バスは他にポートＰ２９６〜Ｐ３１９をアクセスするＩ／Ｏ線 １０２９６〜１０３１９を含む。しかし、別の実施例において、パラレル・バス はクロスポイント・スイッチ・アレイ１６に接続していない別個の専用ＦＰＩＤ 入力ポートを使用できる。高速接続モードにはいる前に、クロスポイント・スイ ッチ・アレイ１６内のメモリー・セルは通常モードの動作を使用してプログラム すべきである。高速接続モードはプログラミング情報を伝送するためにポートＰ ２９６〜Ｐ３１９を使用するので、これらのポートはＦＰＩＤが高速接続モード で動作すべき時には他の目的に使用すべきではない。つまりクロスポイント・ス イッチ・アレイ１６は高速接続モードの使用中にはいずれかの他のポートへポー トＰ２９６〜Ｐ３１９のいずれかを接続するようにプログラムすべきではない。 Ｉ／Ｏ線ＩＯ２９６〜ＩＯ３１９経由でアクセスされるポートＰ２９６〜Ｐ３ １９とバッファ１４はホスト・コンピュータまたはその他の制御データソースか ら書き込みコントローラ回路２６へ命令を伝送するための２４ビット・パラレル ・バスを形成する。表Ｉにはこの２４ビット命令で伝送される情報を掲載する。 ワード（線）アドレス（Ｐ２９６〜Ｐ３０４）は問題のメモリー・セルを書き 込みイネーブルにするためのワード線を表わす９ビットの値である。ビットＰ３ ０５は未使用である。ビット（線）アドレス（Ｐ３０６〜Ｐ３１４）は問題のメ モリー・セルに継がる特定のビット線（Ｂ０〜Ｂ３１９）を表わす９ビットの値 である。ビットＰ３１５は未使用である。動作コード（Ｐ３１６〜Ｐ３１７）は とるべき特定の動作を示す２ビットの値である。４種類の可能な動作を次の表II に示す。 書き込みイネーブル信号（Ｐ３１８）は低値に維持すると図１の書き込みコン トローラ回路２６に動作コードを書き込めるようにする。ストローブ信号（Ｐ３ １９）はワードおよびビットアドレスと動作コードが書き込みコントローラ回路 ２６へ供給された時にメモリー書き込み動作を開始することを表わす。 ＦＰＩＤが通常モード動作の時、論理状態「０」のＱＷＥビットがレジスタ３ ２に記憶される。高速接続モードに入るためには、ホスト・コンピュータはＪＴ ＡＧバス経由で、レジスタ３２のＱＷＥビットの状態を論理値「１」にセットす るように指示する命令を送信する。これは書き込みコントローラ回路２６に対し て通常モードではなく高速接続モードで動作するように指示する。この後クロス ポイント・スイッチ・アレイ１６の問題の１つのメモリー・セルに記憶されてい るビットの状態を変更するためには、ホスト・コンピュータは、ポートＰ２９６ 〜Ｐ３０４経由のワード・アドレス、ポートＰ３０６〜Ｐ３１４経由で書き込み コントローラ回路２６へのビットアドレス、およびポートＰ３１６〜Ｐ３１７経 由の適切な動作コードを含むパラレル・データ・ワードを書き込みコントローラ 回路２６に送信する。書き込みイネーブルビットＰ３１８を低値に保持している 間、ホスト・コンピュータはポートＰ３１９経由で書き込みコントローラ回路２ ６のストローブ入力にパルスを出力し、これによってメモリ書き込み動作を開始 する。 書き込みコントローラ回路２６は９ビット・ワード・アドレスをワード・デコ ーダ２８へ転送し９ビットのビット・アドレスをビット・デコーダ３４へ転送す ることによりストローブ入力のパルスに応答する。書き込みコントローラ回路２ ６はさらにＳＥＬＥＣＴ信号をアサートし（低値に引き下げる）ワード・アドレ スをワード・デコーダ２８に書き込む。この後書き込みコントローラ回路２６は ビット・デコーダ３４へ３ビットのＷＲＩＴＥストローブ信号を送信する。ビッ ト・デコーダ３４はクロスポイント・スイッチ・アレイ１６のビット線Ｂ０〜Ｂ ３１９を制御する。ＷＲＩＴＥストローブ信号は、ビット・デコーダ３４が問題 のメモリー・セルへ継がるビット線を論理値「１」または論理値「０」のどちら にセットすべきかを表わしている。ＷＲＩＴＥストローブ信号は、ビット・デコ ーダ３４が残りの３１９本のビット線を論理値「０」にするかまたは浮動状態に させるかも表わしている。書き込みコントローラ回路２６はワード・デコーダ２ ８とビット・デコーダ３４へ送信されるＰＣＨＧ信号をパルス出力して、ワード ・アドレスおよびビットアドレスをデコードするように指示する。ワード・デコ ーダ２８はワード線Ｗ０〜Ｗ３１９の特定の１つをアサートすることによってビ ット線に現われるデータを受信するためメモリー・セルの選択した行を書き込み イネーブルにする。ビット・デコーダ３４は問題のメモリー・セル列に継がるビ ット線Ｂ０〜Ｂ３１９の特定の１つを高値または低値に駆動し、これによってＷ ＲＩＴＥストローブ信号で示されている通りに、問題のセルに記憶されたビット を論理値「１」または論理値「０」にセットする。また、ＷＲＩＴＥストローブ 信号で要求された動作によって、ビット・デコーダ３４は他の全てのビット線を 低値に引き下げるかまたは浮動状態にするかのどちらかも行なう。これらのビッ ト線が浮動状態の場合、問題の行のメモリー・セル全部にそれまで記憶されてい たデータビットの値は（問題のセルを除いて）、変更されない。ＷＲＩＴＥスト ローブ信号がビット・デコーダ３４に他のビット線を低値に引き下げるように指 示している場合、問題の行の他のメモリー・セル全部に記憶されているビットは 論理値「０」にセットされる。この後、書き込みコントローラ回路２６がＳＥＬ ＥＣＴ信号のアサーションを止めると、高速接続動作が完了する。 つまり高速接続動作にはポートＰ２９６〜Ｐ３１９によって形成されたパラレ ル「バス」の１サイクルだけしか必要でなく、ホスト・コンピュータが２つの動 作のうちの１つをとることができる。クロスポイント・スイッチ・アレイ１６の いずれかの特定の行のいずれかの特定のメモリー・セルのビットを「１」または 「０」にセットし、同時に他のメモリー・セル全部のビットの状態を変更しない でおくことができる。ホスト・コンピュータはまたクロスポイント・スイッチ・ アレイ１６の特定のメモリー・セルのビットを「１」または「０」にセットし、 同時に特定の行の他の全てのメモリー・セルのビットを０にセットすることもで きる。これは、ホスト・コンピュータが、パラレル・バスＰ２９６〜Ｐ３１９の １サイクルで、残りのポートＰ０〜Ｐ２９５の間に何らかの個別の接続を開閉す ることができ、所望であれば、特定のアレイの行のセルで形成されたポートＰ０ 〜Ｐ２９５の間の全ての接続を解放（break）できる。 高速接続モードは、例えばＦＰＩＤ１０が各種ポートＰ１〜Ｐ２９５に接続さ れた一組のコンピュータからポートＰ０へ接続された印刷装置へとデータを転送 するためのハブとして使用されている場合特に有用である。プリンタポートＰ０ はクロスポイント・スイッチ・アレイ１６の１つの行に沿ったセル経由でいずれ かの他のポートへ接続できる。バスＰ２９６〜Ｐ３１９の１サイクルで、外部コ ントローラは印刷装置とコンピュータの間の既存の接続を全て解放し、印刷装置 と別のコンピュータの間に新しい接続を作ることができる。通常モード動作では 、このような動作はＪＴＡＧバス１８の数百サイクルを必要とする。 設定コントローラ 図２は図１の書き込みコントローラ２６を更に詳細なブロック図の形で示す。 パラレル・バス線Ｐ２９６〜Ｐ３１８のワードおよびビット・アドレス、動作コ ード、およびイネーブルビットはバッファ４２経由でバス線Ｐ３１９のストロー ブ信号で動作するラッチ４０に到着する。Ｐ３０６〜Ｐ３１４のビット・アドレ スは別のバッファ４４の入力へラッチされ、これの出力が図１のビット・デコー ダ３４へ供給される。ポートＰ２９６〜Ｐ３０４経由で到着するワード・アドレ スはマルチプレクサ４６の入力へラッチされ、同時に図１のレジスタ２４から提 供されたワード・アドレスＩ０〜Ｉ８はマルチプレクサ４６の第２の入力へ供給 される。図１のレジスタ３２からのＱＷＥ信号はマルチプレクサ４６を制御して 、ＦＰＩＤが通常または高速接続モードのどちらで動作しているかによって、バ ッファ４８へ送信するためＩ０〜Ｉ８またはＰ２９６〜Ｐ３１９に現われるワー ド・アドレスの一方を選択する。バッファ４８は図１のワード・デコーダ２８へ 選択したワード・アドレスを転送する。第２のマルチプレクサ５０は、これもＱ ＷＥ信号で制御され、図１のＪＴＡＧインタフェース回路２０からのＲＡＭＳＥ Ｌ信号を選択して、ＦＰＩＤが通常モードで動作している場合、ストローブ信号 ジェネレータ５２へこれを転送する。高速接続モードでは、マルチプレクサ５０ がバッファ４２のＰ３１９信号出力を選択してストローブ信号ジェネレータ５２ へこれを転送する。ＲＡＭＳＥＬまたはＰ３１９信号の受信時に、ストローブ信 号ジェネレータ５２は図１のワード・デコーダ２８へ送信するＳＥＬＥＣＴ信号 と、 図１のシフトレジスタ２２、ワード・デコーダ２８、およびビット・デコーダ３ ４へ送信するＰＣＨＧ信号とを生成する。 ストローブ信号ジェネレータ５２のＳＥＬＥＣＴ信号出力は別のストローブ信 号ジェネレータ５４へも入力を提供し、このジェネレータが図１のビット・デコ ーダ３４へ供給する３つのＷＲＩＴＥストローブ信号を発生する。ストローブ信 号ジェネレータ５４は高速接続モードでのみ動作し、ＦＰＩＤが通常モードで動 作している時にはＱＷＥ信号によりディスエーブルにされる。高速接続モードで は、書き込みイネーブルビットＰ３１８が低値に保持されていれば、ストローブ 信号ジェネレータ５４はラッチ４０のＰ３１６〜Ｐ３１７動作コード出力で選択 された動作にしたがってＷＲＩＴＥストローブ信号を生成する。 スイッチ・アレイ 図１のクロスポイント・スイッチ・アレイ１６は一組のスイッチ・セルを含み 、その各々は一対のポートＰ０〜Ｐ３１９をイネーブルの場合に相互接続するた めのパス・トランジスタと、スイッチを制御するビットを保存するための１ビッ ト・メモリーを含む。クロスポイント・スイッチ・アレイ１６は「三角形」アレ イの一種で、１つのスイッチセルだけを使用してポートＰ０〜Ｐ３１９のいずれ か２つを相互接続することができるものである。後述するように、集積回路での クロスポイント・スイッチ・アレイ１６のレイアウトは、通常の三角クロスポイ ント・アレイより集積回路の少ない表面積しか必要としないような方法で「折り 曲げ」てある。また、本明細書で後述するように、クロスポイント・スイッチ・ アレイ１６は内部のスイッチセルがサブアレイの階層に構成され、各々のサブア レイに制御セルが提供される「階層化」が行なわれている。各々の制御セルに記 憶されるデータビットは付属するサブアレイのすべてのスイッチングセルがメモ リ内に記憶するビットに応答できるようになっているか否かを表わしている。制 御セルはクロスポイント・スイッチ・アレイ１６に対して多数の制御レベルを提 供することで対応する制御セルへ１ビットを書き込むことにより大きなスイッチ セルのブロックが制御できるようにしてある。 図３Ａは従来技術の８ポート三角クロスポイント・スイッチ・アレイを示して いる。一組のスイッチセルＳの各々は選択的に三角形のアレイに構成される。各 々のセルＳは一対のポートＰ０〜Ｐ７を相互接続するためのスイッチと、スイッ チの状態を制御するビットを記憶するための１ビットメモリーを含む。各セルは ワード線Ｗ０〜Ｗ７の１つとビット線Ｂ０〜Ｂ７の１つの交点にある。いずれか のセルＳへビットを書き込むのはセルへ継がるビット線にビットを載せそのセル に継がるワード線をストローブすることによる。図３Ａの三角アレイは１つのパ ス・トランジスタを介していずれかのポートを他のいずれかのポートへ接続でき るが、集積回路空間の利用が非効率的である。 図３Ｂは図３Ａの典型的な従来技術のスイッチセルＳのブロック図である。ポ ートＸとＹを相互接続するスイッチ５６はメモリー・セル５８に記憶されたビッ トで制御される。ビットはビット線経由でセル５８に供給されてワード線のパル スに応答してメモリー５８へ書き込まれる。 図３ＣはトランジスタＭ１〜Ｍ７を含む図３Ａの典型的な従来技術のＳＲＡＭ スイッチセルＳの模式図である。「ビット」は差信号を介してセルへ供給される ので、好適実施例においては、ビット「線」は実際には２本の導体ＢＭとＢＰと を必要とする。ワード線ＷはトランジスタＭ６およびＭ７を制御する。ワード線 Ｗにパルスが入った時にＢＭが低値に駆動されＢＰが高値に駆動されていると、 Ｍ１とＭ４がオフになりＭ２とＭ３がオンになることで、Ｍ５をオンにしてＸと Ｙの間に信号パスを提供する。ワード線Ｗにパルスが入った時にＢＭが高値に駆 動されＢＰが低値に駆動されていると、Ｍ１およびＭ４がオフになりＭ２および Ｍ３がオンになることで、Ｍ５をオフにしてＸとＹの間の信号パスを遮断する。 ワード線Ｗにパルスが入る時にＢＭとＢＰとが浮動状態になると、Ｍ１からＭ５ のスイッチング状態は変更されないままである。 図４Ａおよび図４Ｂは、重ね合せた時に、「折り曲げ、階層、三角形」クロス ポイント・アレイ６０の集積回路レイアウトを表わすブロック図を形成する。ア レイ６０は、図１のクロスポイント・スイッチ・アレイ１６の構成ブロックであ る。アレイ６０は図３の三角形クロスポイント・アレイと同数（２８）のスイッ チ・エレメントを使用し、１つだけのスイッチ・エレメントＬ１にあるパス・ト ランジスタを経由していずれかのポートＰ０〜Ｐ７から他のいずれかのポートＰ ０〜Ｐ７に接続できる点で従来の三角形クロスポイントと同じ転送能力を提供し ている。しかし、折り曲げ三角クロスポイント・アレイ６０は更にコンパクトで 集積回路チップ上で面積をより少なく消費するように異なった構成にしてある。 また折り曲げ三角クロスポイント・アレイ６０のスイッチ・エレメントＬ１は、 アレイ６０が「階層型」クロスポイント・アレイのための構成ブロックとして使 用するのに好適になる点で図３のアレイのスイッチ・エレメントとは異なる。以 下で説明するように、階層型クロスポイント・アレイは通常の三角形クロスポイ ント・アレイよりバス間の相互接続を高速に変更することができる。 図４Ａおよび図４Ｂのアレイ６０は４つの「水平」Ｉ／Ｏ線６６、６８を２組 と８つの「垂直」Ｉ／Ｏ線６７を１組含む。Ｉ／Ｏ線６７と６８の対は主対角線 で交差するノード６１で相互接続している。一組のビット線Ｂ０〜Ｂ７がアレイ ６０の右側に入り、主対角線の近くで９０度曲がってアレイ６０の上部から出て 来る。４本のワード線Ｗ０、Ｗ１、Ｗ２、Ｗ３の組がアレイ６０の左から入り第 ２の組の４本のワード線Ｗ４、Ｗ５、Ｗ６、Ｗ７がアレイ６０の下から入る。ク ロスポイント・アレイ６０は基本的な４種類のセル６２〜６５から作成されてい る。水平および垂直Ｉ／Ｏ線の間のスイッチ接続は、セル種別６２および６３に 含まれる「レベル１」スイッチング・セルＬ１によって提供される。 図３のスイッチング・セルＳと同様に、レベル１のセルＬ１は内部に記憶され たデータビットに応答してポート対の間の接続を開閉する。またデータビットは 、図３の三角形アレイのセルＳと同じ方法でビット線およびワード線を使用しス イッチング・セルＬ１のメモリーへ読み込まれる。しかし、Ｌ１セルは別の制御 入力ＣＯＮＴ２を有する。ＣＯＮＴ２制御入力はＬ１セルのスイッチング動作に 対して「第２レベル」の制御として動作し、Ｌ１セルの各々に記憶されたデータ ビットが第１レベルの制御を提供する。ＣＯＮＴ２が高値の時、Ｌ１セルはこれ に記憶されたビットの状態にしたがって各々のポート対の間の接続を開閉する。 しかしＣＯＮＴ２が低値の場合には、各々のＬ１セルはメモリ内に記憶されたビ ットの状態に関係なくポート接続を切断する。ＣＯＮＴ２信号はアレイ６０の全 てのＬ１セルとへ移行に供給されるので、ＣＯＮＴ２を駆動する外部コントロー ラは２８個のＬ１セルのいずれかに記憶されたデータを変更する必要なしにアレ イ の全ての接続を迅速に遮断できる。 図４Ｃは集積回路上に各種のセル種別６２〜６５がどのようには位置されるか を示している。アスタリスク（＊印）をつけたセル種別番号は時計回りに９０° 回転し、アスタリスク（＊印）をつけていない同様の番号をつけたセルの鏡像に なっている。集積回路の同一平面内に形成されると、セル６２〜６５は実質的に は全て２／１のアスペクト比を有する四角形で、各々のセルは実質的に隣接する 側面より２倍長い２つの対向する側面を有している。しかしこれらが構成するク ロスポイント・アレイ６０は集積回路の同一平面内で実質的に正方形の面積をカ バーする。 図５は、図４Ａおよび図４Ｂの折り曲げ三角形クロスポイント・アレイ６０を 記号的に示している。尚この記号Ｌ２Ｔは本明細書において、もっと大きなクロ スポイント・アレイのサブアレイ構成ブロックとしてアレイ６０を示す場合に使 用する。図５において、アレイ６０の記号は「Level 2 Triangular（レベル２の 三角形）」としてＬ２Ｔと標記してある。セルの側面に沿った「Ｂ」と「Ｗ」は アレイに出入りするビット線およびワード線を表わす。 図６はレベル１のセル種別６２を示す。このセルはポート間で信号を伝送する ための３本のＩ／Ｏ線６６、６７、６８を含む。Ｉ／Ｏ線６６、６８は寸法の小 さい側でセルを横断して延出し、一方Ｉ／Ｏ線６７は、Ｉ／Ｏ線６６、６８と直 角に、寸法の大きな側でセルを横断して延出する。セル６２はＩ／Ｏ線６７と並 行にセルを横断して延出するビット線７０とＩ／Ｏ線６６、６８に並行にセルを 横断して延出するワード線７５も含む。ビット線６６は、差分信号を伝送するた めに実際には２本の導体である。制御線ＣＯＮＴ２はＩ／Ｏ線６７と並行にセル を横断する。 セル６２は直交して配置されたＩ／Ｏ線６６、６７と、ワード線７５のパルス に応答してビット線７０で伝送される１つの制御ビットを記憶するメモリー７６ とを選択的に相互接続するスイッチ７４を含む。スイッチ７４は信号端子が線６ ６、６７の間で接続され制御端子がＣＯＮＴ１信号によって駆動されるパス・ト ランジスタが適している。セル６２はメモリー７６とスイッチ７４の間に配置さ れた論理回路７８を含む。論理回路７８にはＡＮＤゲートが好適で、記憶してい るビットの状態を表わすメモリー７６で発生した出力信号８０を受信する。論理 回路７８は外部で生成された制御信号ＣＯＮＴ２も受信してスイッチ７４の動作 を制御するための論理信号ＣＯＮＴ１を生成する。メモリー７６に記憶されたビ ットが真であると信号８０が表わし、制御信号ＣＯＮＴ２が真のビットを伝送す る時、論理回路７８はスイッチ７４に信号を送ってＩ／Ｏ線６６、６７の間に信 号パスを作成する。しかしメモリー７６のビットが偽または制御信号ＣＯＮＴ２ で伝送されるビットの値が偽の場合、論理回路７８はスイッチ７４に信号を送っ てＩ／Ｏ線６６、６７の間の信号パスを遮断する。模式的にはセル６２は図３の セルＳと類似しているが、ＣＯＮＴ２で制御される別なパス・ゲートがＭ６とＭ ２の間およびＭ７とＭ３の間に挿入されて論理回路７８を実現している点で異な っている。 図７はレベル１のセル種別６３を示す。このセルもポート間で信号を伝送する ための３本のＩ／Ｏ線６６、６７、６８を含む。ポート線６６、６８は寸法が狭 い側でセルを横断して延出し、一方Ｉ／Ｏ線６７は寸法が広い側で、Ｉ／Ｏ線６ ６、６８と直角にセルを横断して延出する。Ｉ／Ｏ線６７と６８はノード６１で 交差する部分で永久的に相互接続されている。セル６３はメモリー７６へデータ 入力を提供するビット線７０を含む。ビット線７０はセルの右側に入り、９０° 曲がってセルの上部から延出する。ワード線７５はセルの左側に入りメモリー７ ６で終る。制御線ＣＯＮＴ２はＩ／Ｏ線６７と並行にセルを横断し更に論理回路 ７８への入力も提供する。図７のメモリー、論理回路、スイッチ回路は図６の回 路と同様の方法で動作してＩ／Ｏ線６６、６７の間の相互接続に対する選択的制 御を提供する。 図８は４×８方形クロスポイント・アレイ９０を示すブロック図である。アレ イ９０はもっと大きなクロスポイント・アレイを構成するための構成ブロック・ サブアレイとして図５Ａおよび図５Ｂの折り曲げ三角形アレイと組み合せて使用 する。アレイ９０は図６に図示した種類のスイッチング・セル６２の４×８アレ イである。 図９は図５Ａおよび図５Ｂの折り曲げ方形クロスポイント・アレイ９０を記号 で示してある。図９において、アレイ９０の記号には「Level 2 Rectangular （レベル２方形）」を表わす「Ｌ２Ｒ」が標記してあり、ビット線（Ｂ）とワー ド線（Ｗ）とがセルに出入りするセルの側には「Ｂ」と「Ｗ」とが記入してある 。 図１０は３レベル、階層型、クロスポイント・アレイ１００の集積回路レイア ウトを示すブロック図である。クロスポイント・アレイ１００は３２ポートのク ロスポイント・スイッチとして使用することができる。３レベル・クロスポイン ト・アレイ１００はレベル２セルの４×４のアレイを含み、各々のレベル２セル は図４Ａおよび図４Ｂに図示したのと同様の三角形クロスポイント・アレイＬ２ Ｔか、または図８に図示したのと同様の方形クロスポイント・アレイＬ２Ｒのど ちらかである。レベル２三角セルＡ〜Ｄはアレイの主対角線に沿って配置され、 一方レベル２三角セルＥ〜ＪとＥ＊〜Ｊ＊はアレイ１００の残りのレベル２セル を含む。簡略化するため、図１０には各々のレベル２セルの各々のエッジに出入 りする８本のＩ／Ｏ線のうちの２本だけを図示し、ワード線およびビット線はど れも図示していない。アレイを通るビット線とワード線の経路指示は１レベル２ セルの記号のエッジに「Ｗ」と「Ｂ」のラベルで示してある。Ｉ／Ｏ線はワード 線の近くのパスを通る。方形セルＥ＊〜Ｊ＊のどれもこれらの「相補型」方形セ ルＥ〜Ｊから９０°回転されていることに注意する。これらに対応する制御セル も同じワード線とビット線によってアドレスされる。 Ｌ２ＴおよびＬ２Ｒ型のレベル２スイッチング・セルに加えて、クロスポイン ト・スイッチ・アレイ１００は一組のレベル２制御セルＬ２も含む。レベル２制 御セルＬ２の各々は、入力レベル３制御信号ＣＯＮＴ３および制御セルＬ２に記 憶されたデータビットに応答して独立したレベル２制御信号ＣＯＮＴ２を発生す る。各々の制御セルＬ２からのＣＯＮＴ２信号はこれに対応する第２レベルのス イッチング・セルＬ２ＲまたはＬ２Ｔ内部の全ての第１レベルのスイッチング・ セルへ並行に供給される。 第１レベルのスイッチング・セルを個別に図示してある図６および図７を参照 すると、ＣＯＮＴ２信号は論理回路７８へ供給される。信号が偽の時、メモリー ７６のビットでスイッチがＩ／Ｏ線を接続すべきであると示されている場合でも 、論理回路７８はスイッチ７４がＩ／Ｏ線６６、６７の相互接続しないようにす る。 図１０をもう一度参照すると、全てのレベル２制御セルＬ２のビットが真の時 には、クロスポイント・アレイ１００は単一のスイッチ・セルを経由して２３ポ ートのいずれか２つを選択的に相互接続できる点で通常の３２ポート三角クロス ポイント・アレイと同様に動作する。各々のレベル２クロスポイントアレイＬ２ ＴまたはＬ２Ｒとこれらの相補型アレイ内部の個別のレベル１スイッチング・セ ル内部に記憶されたデータにより、接続は全体的に制御される。しかし第２にレ ベルの制御セルＬ２に記憶されているデータビットを選択的に偽にセットするこ とにより、第２レベルのサブアレイＬ２ＴまたはＬ２Ｒとこれらの相補型アレイ 全体のＩ／Ｏ線相互接続動作は、第１レベルのスイッチング・セルＬ１のメモリ 内に記憶されたデータとは無関係に禁止できる。つまり、各々のサブアレイＬ２ ＲまたはＬ２Ｔとこれらの相補型アレイ内部の個別の第１レベルスイッチング・ セルＬ１のメモリに記憶されているデータは２つの独立ポートを相互接続するか 否かを決定できるが、第２レベルの制御セルＬ２に記憶されたデータビットを用 いて対応する第２レベルのアレイＬ２ＴまたはＬ２Ｒとこれらの相補型アレイ内 部の第１レベルのセル全部の制御スイッチ動作を同時に制御することができる。 つまりレベル２制御セルＬ２は階層型クロスポイント・アレイ１００のスイッチ ング動作に対して第２レベルの制御を提供する。 図１０のクロスポイント・アレイ１００は８ビットバスの組の間での高速スイ ッチング接続に特に適している。例えば図１０Ａに図示してあるように、８ビッ トのコンピュータ・バスＢＵＳＷがクロスポイント・アレイ１００の底部に沿っ てポートＰ０〜Ｐ７へ接続されており、３つの異なる周辺装置からの８ビット・ バスＢＵＳＸ、ＢＵＳＹ、ＢＵＳＺがそれぞれクロスポイント・アレイ１００の 残りの３つの側に沿ってＰ８〜Ｐ１５、Ｐ１６〜Ｐ２３、Ｐ２４〜Ｐ３１へ接続 されていたと仮定する。ＢＵＳＷはレベル２サブアレイＨとＨ＊内部のレベル１ セルを経由してＢＵＳＺへ最初に接続されるものとする。ＢＵＳＷからＢＵＳＸ へとＢＵＳＺをスイッチするには、第１にサブアレイＨとＨ＊内のレベル１スイ ッチング・セルのメモリに記憶されたデータを変更してＢＵＳＺからＢＵＳＷを 切り離す。次にレベル２サブアレイＦとＦ＊内のレベル１セルのデータを変更し てＢＵＳＸをＢＵＳＺに接続する。しかし非常に多くのレベル１スイッチング・ セルのデータを変更するには、特に制御データがクロスポイントアレイまでの経 路でシリアルＪＴＡＧバスを経由しなければならない場合には、多くの時間がか かる。 他方で、第２レベルのサブアレイＨおよびＨ＊内部の第１レベルメモリが、Ｂ ＵＳＷをＢＵＳＺへ接続するように最初にプログラムされており、レベル２サブ アレイＦとＦ＊内部のレベル１スイッチング・セルのメモリが、ＢＵＳＸをＢＵ ＳＷに接続するように最初にプログラムしてあったと仮定する。レベル２制御セ ルＬ２に記憶されたデータはサブアレイＨおよびＨ＊以外の第２レベルのサブア レイ全部のスイッチング動作を最初に禁止しているので、ＢＵＳＷはＢＵＳＺへ 最初に接続される。他のレベル２サブアレイがＢＵＳＷをＢＵＳＸとＢＵＳＹへ 接続するようにプログラムされていても、第２レベルの制御セルＬ２の偽のデー タビットは実際に接続するのを禁止している。ＢＵＳＷをＢＵＳＺからＢＵＳＸ へスイッチするためには、４つの第２レベルのサブアレイＨ、Ｈ＊、Ｆ、Ｆ＊を 制御しているレベル２制御セルＬ２に記憶されている４つのデータビットだけを 変更すれば良い。この後、比較的少数の第２レベルの制御セルＬ２に記憶されて いるデータを変更するだけで、同じ速度でＢＵＳＺからＢＵＳＸへまたＢＵＳＺ へとＢＵＳＷをスイッチすることができる。 サブアレイとその相補サブアレイ（例えばＨとＨ＊）は常に同時にスイッチさ れるので、これらの制御セルを同じワード／ビット・アドレスに割り当てでき、 これによって更にスイッチング時間を減少できることに注意すべきである。つま り図１０の階層型クロスポイント・アレイ１００を用いて、レベル１スイッチン グ・セルの各種バス・スイッチング・パターンを表わすデータを第１に記憶し、 次にレベル２制御セルを用いてこれらの所定のパターンの中から選択することで 高速にバスをスイッチできる。 図１０Ｂは図１０の典型的な第２レベルの制御セルＬ２を表わすブロック図で ある。セルＬ２は１ビットメモリー１０４と、ＡＮＤゲートが適している論理回 路１０２とを含む。１ビットメモリー１０４はワード線１０８のパルスに応答し てビット線１０６のビットを記憶し、記憶したビットの状態を表わす出力信号１ ０９を出力する。論理回路１０２は出力信号１０９を受信し、また外部的に生成 された制御信号ＣＯＮＴ３も受信する。１ビットメモリー１０４に記憶されてい るビットが真の場合、またＣＯＮＴ３信号も真の場合、論理回路１０２は真の状 態の出力ＣＯＮＴ２信号を発生する。１ビットメモリー１０４に記憶されている ビットが偽の場合またはＣＯＮＴ３信号が偽の場合には、論理回路１０２はＣＯ ＮＴ２を偽にセットする。 また図１０を参照すると、ＣＯＮＴ３信号は各々のレベル２制御セルＬ２へ並 行に供給される外部的に生成された信号である。つまりＣＯＮＴ３信号が偽の場 合、クロスポイント・アレイ１００の全部の第２レベルのセルはポートＰ０〜Ｐ ３１の相互接続を禁止される。つまり図１０のレベル３スイッチング・アレイ１ ００は３レベルのスイッチング制御を有している。第１のレベルの制御は各々の 第２レベルのアレイＬ２ＲまたはＬ２Ｔ内部の第１レベル（Ｌ１）のスイッチン グ・セルのメモリに記憶されたデータによって提供される。第２のレベルの制御 はレベル２制御セルＬ２のメモリに記憶されたデータで提供される。レベル２制 御セルＬ２で発生するＣＯＮＴ２信号が偽の場合、関連するレベル２スイッチン グ・セルはこれのレベル１スイッチング・セルＬ１に記憶されている制御ビット の状態にかかわらず相互接続を行なわない。第３のレベルの制御は外部的に生成 されたＣＯＮＴ３信号によって提供される。この信号が偽の場合、クロスポイン ト・アレイ１００全体はレベル１およびレベル２のスイッチおよび制御セルのデ ータの状態にかかわらずポートＰ０〜Ｐ３１の全部の相互接続が禁止される。 ３レベルのアレイ１００はもっと高いレベルの折り曲げクロスポイント・アレ イの構成ブロック・サブアレイとして使用することができる。図１１はもっと高 いレベルのアレイでの使用を表わす場合に図１０の３レベル三角クロスポイント ・アレイ１００を表わす記号Ｌ３Ｔである。 図１２は図１０のクロスポイント・アレイ１００の第２レベルの制御セルＬ２ を通る選択したワード線およびビット線の経路を示すブロック図である。簡略化 するため、Ｌ２ＲおよびＬ２Ｔのレベル１スイッチ・セルのＩ／Ｏ線、ワード線 、制御線、およびほとんどのビット線を図示していない。第２レベルの制御セル Ｌ２は内部のデータ記憶を制御するために更に２本のワード線ＷＸ０とＷＸ１だ けが必要である。ワード線ＷＸ０は第２レベルのスイッチング・セルＣとＤに関 係するレベル２制御セルＬ２ならびに、第２レベルのセルＦ、Ｇ、Ｈ、Ｉ、Ｊと こ れの「相補型」セルＦ＊、Ｇ＊、Ｈ＊、Ｉ＊、Ｊ＊を通過する。ワード線ＷＸ１ はセルＡ、Ｂ、Ｅ、およびＥ＊へアクセスする。第２レベルの制御セルＬ２は別 のビット線を必要としないが、隣接するレベル２スイッチ・セルのサブアレイ内 部の各種レベル１スイッチング・セルにサービスするビット線を共有する。 ワード線ＷＸ０とＷＸ１およびビット線はクロスポイント・アレイ１００の主 対角線に沿って９０°回転し、ワード線とビット線が互いに２箇所で交差するこ とに注意する。レベル２方形スイッチング・セルＬ２Ｒは４×８セルである。８ ビット・ブロックをスイッチするためには、第２レベルの方形スイッチング・セ ルとこれの相補型セルを対にして同時にイネーブルまたディスエーブルにするの が有効である。したがって各々の第２レベルの方形スイッチング・セルＥ〜Ｊは これの相補型方形セルＥ＊〜Ｊ＊と同じビット線ならびにワード線を共有してい る。つまり同じビットが各スイッチング・セルＥ〜Ｊのレベル２制御セルＬ２に 記憶されるのと同時にこれの相補型Ｅ＊〜Ｊ＊の制御セルにも記憶される。した がって各々の第２レベルのセル動作及び相補型セルのスイッチング動作は常に同 時にイネーブルまたはディスエーブルになる。 図１３は本発明によるレベル３折り曲げ方形クロスポイント・アレイ１１０の 集積回路レイアウトのブロック図である。アレイ１１０は図８に図示した種類の レベル２折り曲げ方形クロスポイント・アレイ９０の４×４アレイを含む。各々 の第２レベルスイッチング・セル９０では、図１０Ｂに図示した種類の第２レベ ルの制御セルＬ２が第２レベルのセル９０にＣＯＮＴ２信号を供給する。このよ うな第２レベルの制御セルＬ２が２列あり、各々の列はそれ自身のワード線１１ ６または１１８を受信する。各々の第２レベルの制御セルＬ２はこれが制御する 第２レベルのスイッチング・セル９０を通過するビット線（図示していない）の １つを受信する。第２レベルの制御セルＬ２の全部が同じ第３レベルの制御信号 ＣＯＮＴ３を受信する。 図１４は図１３のレベル３方形クロスポイント・アレイを示す記号Ｌ３Ｒであ る。後述するように、図１２の折り曲げ三角クロスポイント・アレイ１００と図 １３の方形クロスポイント・アレイ１１０をサブアレイ・セルとして用いて４レ ベルのクロスポイント・アレイを構築することができる。 図１５は３２０ポートをスイッチングできる図１の４レベル折り曲げ階層クロ スポイント・アレイ１６の集積回路レイアウトのブロック図である。アレイ１２ ０はレベル３セルの１０×１０アレイを含み、各々のレベル３セルは図１０に図 示したのと同様の三角形クロスポイント・アレイ１００または図１４に図示した のと同様の方形クロスポイント・アレイ１１０のどちらかである。クロスポイン ト・アレイ１２０は、各々がＣＯＮＴ制御信号１２４を対応する第３レベルのク ロスポイント・アレイＬ３ＲまたはＬ３Ｔへ提供する一組のレベル３の制御セル も含む。アレイ１２０の１００個全部のレベル３セルを図示していないが、図１ ５の４レベルアレイ１２０の第３レベルのセルの１０×１０構成は図１０の３レ ベル・アレイ１００の第２レベルのセルの４×４構成と同様のパターンに従う。 アレイ１２０は所望のスイッチング・パターンを定義するレベル１スイッチング ・セルにデータをロードし、適当なレベルの制御セルを使用して所望のスイッチ ング・パターンを選択することにより、例えばポートに接続した８ビットまたは ３２ビットのバスを高速スイッチングするために使用できる。ワード線ＷＸ０〜 ＷＸ２４はレベル２およびもっと高いレベルのスイッチ動作を制御する各種セル への書き込みアクセス制御を提供する。 高速接続モードでの階層制御 図１をもう一度参照すると、ワード・デコーダ２８は、ワード線Ｗ０〜Ｗ３１ ９と同じアドレス空間にあるＷＸ０〜ＷＸ２４階層化ワード線も制御している。 ビット線Ｂ０〜Ｂ３１９のそれぞれがアレイ１６内部の制御セルならびにスイッ チング・セルにアクセスすることに注意する。つまりホスト・コンピュータは通 常または高速接続モードの動作のどちらかを用いてクロスポイント・スイッチ・ アレイ１６内部のスイッチング・セル・メモリーをアクセスする以外にもセル・ メモリーを制御できる。 階層化スイッチ・アレイを制御する高速接続モードは、一組のパラレル・バス の間のスイッチングに、例えばコンピュータと数台の周辺装置の間でＦＰＩＤ１ ０を使用する場合に特に有利である。通常モード動作を使用して最初にＦＰＩＤ の各種サブアレイをプログラムし、各々のサブアレイが制御セルのビットでイネ ーブルになった時にバスの別個の対を相互接続するようにする。この後、高速接 続モードを使用してアレイを制御する比較的少数の制御セルに記憶されたデータ だけを変更することで、各種サブアレイを適当にイネーブルまたディスエーブル にしてバスの相互接続をスイッチできる。例えば１つの周辺装置から別の周辺装 置へコンピュータ・バスをスイッチするには、高速接続バスの２サイクルだけし か必要としない。高速接続バスの第１のサイクルで制御セルへ１ビットを書き込 んでコンピュータを第１の周辺装置へ接続するサブアレイを禁止する。高速接続 バスの第２のサイクルでは、コンピュータを第２の周辺装置へ接続するサブアレ イをイネーブルにする第２の制御セルへ１ビットを書き込む。 以上で本発明によるフィールド・プログラマブル相互接続デバイスを図示して 説明した。ＦＰＩＤは集積回路として実装した時に最小限の基盤表面積を使用す る折り曲げクロスポイント・アレイを使用する。クロスポイント・アレイの制御 は階層化して、アレイ内部の大きなスイッチング・セルのグループのスイッチン グ動作が比較的少数の制御セルだけにデータを書き込むことにより禁止またはイ ネーブルにできるＦＰＩＤは通常および高速接続プログラミング・モードを提供 する。通常モードでは大きなプログラミング・データのブロックをシリアル入力 ポート経由でアレイに書き込むことができる。高速接続モードは、スイッチング および制御セルを含むアレイ内部の個々のセルへの高速書き込みアクセスを提供 して、ＦＰＩＤの各種ポートの間の個別の接続を高速でイネーブルまたは禁止す ることができるようにする。高速接続モードの動作との組み合せによる階層化制 御を用いると、ＦＰＩＤを高速スイッチングバスに使用できるようになる。 前述の明細書では本発明の好適実施例を説明したが、本発明の広い側面におい て本発明から逸脱することなく、当業者は多くの変更を好適実施例に行なうこと ができよう。したがって添付の請求項は本発明の真の範囲および趣旨に含まれる 全ての変更を包含することを意図している。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 ウォン・チャン・チュウ・ダニエル アメリカ合衆国，カリフォルニア州 94306，パロー アルト，ニューベリー コート 4260

Claims (1)

1. 【特許請求の範囲】 １．外部コントローラからのデータに応答して信号ポート間で信号を転送するた めのプログラマブル相互接続デバイスであって、 スイッチ手段を含み、前記スイッチ手段は 複数の前記信号ポートを有し、 各々のデータビットによって前記スイッチ手段が前記データビットに関連す る前記信号ポートの独立した対の間で信号を伝送するか否かを表わす状態を有す る一組のデータビットを記憶するためのメモリー手段を有し、また 前記信号ポートの対に関連するデータビットの状態によって示される場合に 各々の信号ポートの対の間で信号を伝送するための手段を有し、 前記プログラマブル相互接続デバイスはさらにプログラミング手段を含み、前 記プログラミング手段は 前記外部コントローラから前記データビットの組をシリアル的な形で受信し て前記メモリー手段に前記受信したデータビットの組を記憶し、 前記外部コントローラから多ビットパラレル・データ・ワードを受信し、前 記パラレルデータ・ワードは前記メモリー手段に記憶された前記一組のデータビ ットの特定のビットを指定して前記特定のビットをセットすべき状態を表わし、 前記メモリー手段に記憶された前記特定のビットを示された状態にセットす る ことを特徴とするデバイス。 ２．前記信号ポートの一部は前記外部コントローラ及び前記プログラミング手段 に接続され、前記プログラミング手段は前記信号ポートの前記一部を経由して前 記外部コントローラからの前記パラレル・データ・ワードを受信することを特徴 とする請求の範囲第１項記載のプログラマブル相互接続デバイス。 ３．前記スイッチ手段はクロスポイント・スイッチ・アレイを含むことを特徴と する請求の範囲第１項記載のプログラマブル相互接続デバイス。 ４．前記スイッチ手段は折り曲げクロスポイントアレイを含み、前記アレイは 集積回路の共通の平面内で独立した方形部分を各々のスイッチセルが占有し前 記方形部分は平行な第１のエッジとこれに隣接する第２のエッジを有し、前記第 １のエッジは実質的に前記第２のエッジよりも長い複数のスイッチセルを含み、 各々のセルは 前記方形部分の前記第２のエッジの間に延在する第１の導体と 前記方形部分の前記第２のエッジの間に延在する第２の導体と 前記データビットの独立した１つを記憶するための第１のメモリー・セルと 前記第１と第２の導体および前記第１のメモリー・セルに接続されて前記デー タビットの前記独立した１つの状態に応答して前記第１と第２の導体の間に選択 的に信号パスを提供するための手段と を含むことを特徴とする請求の範囲第１項記載のプログラマブル相互接続デバ イス。 ５．前記スイッチセルは互いに接して前記共通平面内で実質的に正方形を形成す ることを特徴とする請求の範囲第４項記載のプログラマブル相互接続デバイス。 ６．前記第１のエッジは実質的に前記第２のエッジの２倍の長さであることを特 徴とする請求の範囲第４項記載のプログラマブル相互接続デバイス。 ７．複数の入出力（Ｉ／Ｏ）ポートと、 前記Ｉ／Ｏポートと前記信号ポートの間の信号を双方向的にバッファリングす るために接続された双方向バッファ手段と を更に含むことを特徴とする請求の範囲第１項記載のプログラマブル相互接続 デバイス。 ８．前記スイッチ手段は 前記複数の信号ポートと 前記信号ポートの独立した対に各々が接続してありイネーブルになった時にこ れらの間の信号パスを提供するための複数のパス・デバイスと 各々が前記パス・デバイスの独立した１つに関連して前記データビットの独立 した１つを記憶する複数のメモリー・セルと、 前記メモリー・セルの対応する１つに記憶されたデータビットの状態にしたが って前記パス・デバイスの各々を選択的にイネーブルまたはディスエーブルにす るための手段と を含むことを特徴とする請求の範囲第１項記載のプログラマブル相互接続デバ イス。 ９．前記スイッチ手段は更に それぞれが前記メモリー・セルの独立した第１のサブセットに接続されて書き 込み信号をこれに伝送するための複数のワード線と 各々が前記メモリー・セルの独立した第２のサブセットに接続されてこれにビ ットを伝送するための複数のビット線と 各々のメモリー・セルがワードおよびビット線の独自の組み合せに接続される ようにすることを含み、 各々のメモリー・セルはこれが接続されているワード線で伝送された書き込み 信号を受信した時に、これが接続されている前記ビット線で伝送されたビットを 記憶することを特徴とする請求の範囲第８項記載のプログラマブル相互接続デバ イス。 １０．前記プログラミング手段は、前記受信したデータビットの組の独立したサ ブセットを前記ビット線に連続的に配置して連続したワード線の各々に書き込み 信号を送信することにより前記スイッチ手段のデータビットの前記受信した組を 記憶することを特徴とする請求の範囲第９項記載のプログラマブル相互接続デバ イス。 １１．前記ビット線の特定の１つだけに前記示された状態のビットを配置するこ とによりまた前記ワード線の特定の１つにだけ書き込み信号を送信することによ り前記プログラミング手段は前記スイッチ手段に記憶された特定のビットを示さ れた状態にセットし、 前記ビット線の前記特定の１つと前記ワード線の前記特定の１つを指定するこ とにより前記パラレルデータ・ワードが前記特定のビットを指定すること を特徴とする請求の範囲第９項記載のプログラマブル相互接続デバイス。 １２．前記プログラミング手段は、データビットの前記受信した組の独立したサ ブセットを前記ビット線に連続的に配置し、前記ワード線の連続した各々に書き 込み信号を送信することにより前記受信したデータビットの組を前記スイッチ手 段に記憶することを特徴とする請求の範囲第１１項記載のプログラマブル相互接 続デバイス。 １３．外部コントローラからのデータに応答して信号ポートの間で信号を転送す るためのプログラマブル相互接続デバイスであって、 スイッチ手段を含み、前記スイッチ手段は 複数の信号ポートと、 前記信号ポートの独立した対を各々が相互接続し、イネーブルになった時に これらの間に信号パスを提供する複数のグループのパス・デバイスと、 前記グループのパス・デバイスの独立した１つに各々が関連し、前記グルー プのパス・デバイスがイネーブルにできるかを表わす状態を有する独立した制御 ビットを各々が記憶する複数の制御メモリー・セルと 前記パス・デバイスの独立した１つに各々が関連し、前記関連するパス・デ バイスがイネーブルにできるかを表わす独立したスイッチ・データビットを各々 が記憶する複数のスイッチ・メモリー・セルと 前記パス・デバイスのサブグループに関連する前記制御メモリー・セルに記 憶された制御ビットの状態が前記サブグループをイネーブルにできることを表わ し、かつ前記パス・デバイスに関連する前記スイッチ・メモリー・セルに記憶さ れた前記スイッチ・データビットが前記パス・デバイスをイネーブルにできるこ とを表わしている場合にのみ前記パス・デバイスの各々を選択的にイネーブルに するための論理回路手段とを含み、さらに 前記スイッチおよび制御メモリー・セルに記憶されている前記スイッチおよび 制御データビットの特定の１つのデータビットを指定し、前記特定の１つのデー タビットがセットされるべき状態を表わす多ビットパラレル・データ・ワードを 前記外部コントローラから受信し、前記スイッチおよび制御メモリー・セルの他 のいずれか１つに記憶されているいずれかのスイッチ・データビットの状態を変 更することなく前記１つの特定のデータビットを示された状態にセットするため のプログラミング手段と を含むことを特徴とするプログラマブル相互接続デバイス。 １４．複数の入出力（Ｉ／Ｏ）ポートと、 前記Ｉ／Ｏポートと前記信号ポートの間の信号を双方向的にバッファリングす るために接続された双方向バッファ手段と を更に含むことを特徴とする請求の範囲第１３項記載のプログラマブル相互接 続デバイス。 １５．それぞれが前記メモリー・セルの独立したサブセットに接続されて書き込 み信号をこれに伝送するための複数のワード線と 各々が前記スイッチおよび制御メモリー・セルの独立したサブセットに接続さ れてこれにビットを伝送するための複数のビット線と を更に含み、 各々のスイッチおよび制御メモリー・セルはワードおよびビット線の独立した 独自の組み合せに接続され、 各々のスイッチおよび制御メモリー・セルはこれが接続された前記ワード線で 伝送された書き込み信号の受信時にこれが受信されているビット線で伝送される ビットを記憶すること を特徴とする請求の範囲第１３項記載のプログラマブル相互接続デバイス。 １６．前記ビット線の特定の１つだけに前記示された状態のビットを配置するこ とによりまた前記ワード線の特定の１つにだけ書き込み信号を送信することによ り前記プログラミング手段は前記スイッチ手段に記憶された特定のビットを示さ れた状態にセットすることと、 前記ビット線の前記特定の１つと前記ワード線の前記特定の１つを指定するこ とにより前記パラレルデータ・ワードが前記特定のビットを指定すること を特徴とする請求の範囲第１５項記載のプログラマブル相互接続デバイス。 １７．外部コントローラからのデータに応答して信号ポート間で信号を転送する ためのプログラマブル相互接続デバイスであって、 スイッチ手段を含み、前記スイッチ手段は 複数の前記信号ポートと、 前記信号ポートの独立した対を各々が相互接続し、イネーブルになった時に これらの間に信号パスを提供する複数のグループのパス・デバイスと、 前記グループのパス・デバイスの独立した１つに各々が関連し、前記グルー プのパス・デバイスがイネーブルにできるかを表わす状態を有する独立した制御 ビットを各々が記憶する複数の制御メモリー・セルと 前記パス・デバイスの独立した１つに各々が関連し、前記関連するパス・デ バイスがイネーブルにできるかを表わす独立したスイッチ・データビットを各々 が記憶する複数のスイッチ・メモリー・セルと 前記パス・デバイスのサブグループに関連する前記制御メモリー・セルに記 憶された制御ビットの状態が前記サブグループをイネーブルにできることを表わ し、かつ前記パス・デバイスに関連する前記スイッチ・メモリー・セルに記憶さ れた前記スイッチ・データビットが前記パス・デバイスをイネーブルにできるこ とを表わしている場合にのみ前記パス・デバイスの各々を選択的にイネーブルに するための論理回路手段とを含み、 前記プログラマブル相互接続デバイスはさらにプログラミング手段を含み、前 記プログラミング手段は 前記外部コントローラからのスイッチおよび制御データビットをシリアル的 な形で受信して受信したスイッチおよび制御データビットを前記制御およびスイ ッチ手段セルに記憶し、 前記スイッチおよび制御メモリー・セルに記憶されている前記スイッチおよ び制御データビットの特定の１つのデータビットを指定し、前記特定の１つのデ ータビットがセットされるべき状態を表わす多ビット・パラレルデータ・ワード を前記外部コントローラから受信し、 前記１つの特定のデータビットを示された状態にセットするためのプログラ ミング手段である ことを特徴とするプログラマブル相互接続デバイス。 １８．複数の入出力（Ｉ／Ｏ）ポートと、 前記Ｉ／Ｏポートと前記信号ポートの間の信号を双方向的にバッファリングす るために接続された双方向バッファ手段と を更に含むことを特徴とする請求の範囲第１７項記載のプログラマブル相互接 続デバイス。 １９．前記相互接続デバイスは更に それぞれが前記メモリー・セルの独立したサブセットに接続されて書き込み信 号をこれに伝送するための複数のワード線と 各々が前記スイッチおよび制御メモリー・セルの独立したサブセットに接続さ れてこれにビットを伝送するための複数のビット線と を含み、 各々のスイッチおよび制御メモリー・セルはワードおよびビット線の独立した 独自の組み合せに接続されることと、 各々のスイッチおよび制御メモリー・セルはこれが接続された前記ワード線で 伝送された書き込み信号の受信時にこれが受信されているビット線で伝送される ビットを記憶すること を特徴とする請求の範囲第１７項記載のプログラマブル相互接続デバイス。 ２０．前記プログラミング手段は、前記ビット線に前記受信した組のデータビッ トの独立したサブセットを連続的に配置し、連続した前記ワード線の各々に書き 込み信号を送信することにより前記スイッチおよび制御メモリー・セル手段に前 記受信したスイッチおよび制御データビットの組を記憶することを特徴とする請 求の範囲第１９項記載のプログラマブル相互接続デバイス。 ２１．前記プログラミング手段は、前記ビット線の特定の１つだけに前記示され た状態のビットを配置して前記ワード線の特定の１つにだけ書き込み信号を送信 することにより、前記スイッチ手段に記憶されている前記特定のビットを前記示 された状態にセットし、 前記パラレル・データ・ワードは前記ビット線の前記特定の１つと前記ワード 線の前記特定の１つを指定することにより前記特定のビットを指定すること を特徴とする請求の範囲第１９項記載のプログラマブル相互接続デバイス。 ２２．前記プログラミング手段は、前記データビットの前記受信した組の独立し たサブセットを前記ビット線に連続的に配置し連続した前記ワード線の各々に書 き込み信号を送信することによりスイッチおよび制御データビットの前記受信し た組を前記スイッチおよび制御メモリー・セル手段に記憶することを特徴とする 請求の範囲第２１項記載のプログラマブル相互接続デバイス。 ２３．外部コントローラからのデータに応答して信号ポート間で信号を転送する ためのプログラマブル相互接続デバイスであって、 複数の前記信号ポートを有し、各々が独立したデータビットを記憶し各々のデ ータビットは前記データビットに関連する独立した信号ポートの対の間で信号を 伝送すべきかを表わす状態を有する複数のセルのグループを有し、前記関連する データビットの状態によって表わされた場合に各々の信号ポートの対の間で信号 を伝送するための手段を有するスイッチ手段と、 前記外部コントローラからシリアル的な形でデータビットの前記組を受信して 前記メモリー・セルに前記受信したデータビットの組を記憶するためと、前記メ モリー・セルの特定の１つを指定し、前記特定のメモリー・セルに記憶すべきビ ットを伝送し、前記特定のメモリー・セルを含むグループに含まれる他の全ての メモリー・セルに対してとるべき動作を表わす多ビット・パラレル・データ・ワ ードを前記外部コントローラから受信するためのプログラミング手段とを含み、 前記パラレル・データ・ワードの受信時に、前記プログラミング手段は前記特 定のメモリー・セルに前記ビットを記憶して前記動作を実行し、 前記動作は前記グループの前記他のメモリー・セルの全部に示された状態のビ ットを記憶することを含むこと を特徴とするプログラマブル相互接続デバイス。