JP2000138579A - プログラマブルロジックｌｓｉの基本セル及び基本セル２次元アレイ - Google Patents
プログラマブルロジックｌｓｉの基本セル及び基本セル２次元アレイInfo
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Abstract
(57)【要約】
【課題】 物理的な論理資源と配線資源との比が固定し
ていると、ある回路を実現したときには配線資源が余り
（配線セルが使われない）、別の回路を実現したときに
は論理資源が余る（論理セルが使われない）という問題
を解決する。 【解決手段】 単一の基本セル１を用いて論理資源と配
線資源との双方を実現する。このため基本セル１では、
モード情報記憶部１１に記憶されたモード情報の指定に
応じて、統合型プログラマブル論理／結線部１２が、プ
ログラマブル論理回路として機能するか、プログラマブ
ル結線回路として機能するかが決定される。プログラマ
ブル論理回路として機能する際には、基本セル１に入力
信号について論理演算を行って出力信号を送出する。プ
ログラマブル結線回路として機能する際には、基本セル
１に接続される複数本の双方向接続線１５同士の結線を
行う。
ていると、ある回路を実現したときには配線資源が余り
（配線セルが使われない）、別の回路を実現したときに
は論理資源が余る（論理セルが使われない）という問題
を解決する。 【解決手段】 単一の基本セル１を用いて論理資源と配
線資源との双方を実現する。このため基本セル１では、
モード情報記憶部１１に記憶されたモード情報の指定に
応じて、統合型プログラマブル論理／結線部１２が、プ
ログラマブル論理回路として機能するか、プログラマブ
ル結線回路として機能するかが決定される。プログラマ
ブル論理回路として機能する際には、基本セル１に入力
信号について論理演算を行って出力信号を送出する。プ
ログラマブル結線回路として機能する際には、基本セル
１に接続される複数本の双方向接続線１５同士の結線を
行う。
Description
【０００１】
【発明の属する技術分野】本発明はプログラマブルロジ
ックＬＳＩ及び２次元アレイに関し、特にＦＰＧＡ（Ｆ
ｉｅｌｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ｇａｔｅ Ａｒ
ｒａｙ）等のプログラマブルロジックＬＳＩを構成する
基本セル同士を接続した２次元アレイに関する。
ックＬＳＩ及び２次元アレイに関し、特にＦＰＧＡ（Ｆ
ｉｅｌｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ｇａｔｅ Ａｒ
ｒａｙ）等のプログラマブルロジックＬＳＩを構成する
基本セル同士を接続した２次元アレイに関する。
【０００２】
【従来の技術】ＦＰＧＡをその代表とするプログラマブ
ルロジックＬＳＩは、ハードウェアをどのように構成す
るかを指定するコンフィギュレーション情報を内部に保
持し、このコンフィギュレーション情報の指示に従って
所望のハードウェアを実現するＬＳＩである。近年、半
導体製造技術の進歩によってプログラマブルロジックＬ
ＳＩで実現可能なハードウェアの規模が拡大するに伴
い、ゲートアレイＬＳＩからプログラマブルロジックＬ
ＳＩへの置き換えが進んでおり、大きな注目を集めるよ
うになってきている。
ルロジックＬＳＩは、ハードウェアをどのように構成す
るかを指定するコンフィギュレーション情報を内部に保
持し、このコンフィギュレーション情報の指示に従って
所望のハードウェアを実現するＬＳＩである。近年、半
導体製造技術の進歩によってプログラマブルロジックＬ
ＳＩで実現可能なハードウェアの規模が拡大するに伴
い、ゲートアレイＬＳＩからプログラマブルロジックＬ
ＳＩへの置き換えが進んでおり、大きな注目を集めるよ
うになってきている。
【０００３】プログラマブルロジックＬＳＩを構成する
要素には、論理セル、配線セル、外部入出力セル、の３
つの要素がある。論理セルは、コンフィギュレーション
情報の指定に応じて、例えば４入力１出力程度の任意の
論理演算を実現する機能を持ち、配線セルは、コンフィ
ギュレーション情報の指定に応じて、例えばある論理セ
ルの出力を別の論理セルの入力に接続する機能を持つ。
また外部入出力セルは、プログラマブルロジックＬＳＩ
の外部との信号の入出力を実行する。これらの３つの要
素をどのように並べ、どのように相互接続するかによ
り、プログラマブルロジックＬＳＩの特徴が決定され
る。なお、本発明は、これらの３つの要素の中の論理セ
ル、配線セルの構成とそれらのアレイ構成に関するもの
であるので、以下では外部入出力セルに関する説明は割
愛する。
要素には、論理セル、配線セル、外部入出力セル、の３
つの要素がある。論理セルは、コンフィギュレーション
情報の指定に応じて、例えば４入力１出力程度の任意の
論理演算を実現する機能を持ち、配線セルは、コンフィ
ギュレーション情報の指定に応じて、例えばある論理セ
ルの出力を別の論理セルの入力に接続する機能を持つ。
また外部入出力セルは、プログラマブルロジックＬＳＩ
の外部との信号の入出力を実行する。これらの３つの要
素をどのように並べ、どのように相互接続するかによ
り、プログラマブルロジックＬＳＩの特徴が決定され
る。なお、本発明は、これらの３つの要素の中の論理セ
ル、配線セルの構成とそれらのアレイ構成に関するもの
であるので、以下では外部入出力セルに関する説明は割
愛する。
【０００４】ここで、従来のプログラマブルロジックＬ
ＳＩの構成は、大きく分けて二つに分類することができ
る。一つは、Ｘｉｌｉｎｘ社の米国特許“Ｃｏｎｆｉｇ
ｕｒａｂｌｅ Ｅｌｅｃｔｒｉｃａｌ Ｃｉｒｃｕｉｔ
Ｈａｖｉｎｇ Ｃｏｎｆｉｇｕｒａｂｌｅ Ｌｏｇｉ
ｃ Ｅｌｅｍｅｎｔｓ ａｎｄ Ｃｏｎｆｉｇｕｒａｂ
ｌｅ Ｉｎｔｅｒｃｏｎｎｅｃｔｓ”，ＵＳＰ４，８７
０，３０２とそのｒｅｉｓｓｕｅであるＲｅ．３４，３
６３，に開示されているものである（以下、従来技術１
と呼ぶ）。もう一つは、Ｃｏｎｃｕｒｒｅｎｔ Ｌｏｇ
ｉｃ社の米国特許“Ｐｒｏｇｒａｍｍａｂｌｅ Ｌｏｇ
ｉｃ Ｃｅｌｌ ａｎｄ Ａｒｒａｙ”，ＵＳＰ５，１
５５，３８９で開示されているものである（以下、従来
技術２と呼ぶ）。
ＳＩの構成は、大きく分けて二つに分類することができ
る。一つは、Ｘｉｌｉｎｘ社の米国特許“Ｃｏｎｆｉｇ
ｕｒａｂｌｅ Ｅｌｅｃｔｒｉｃａｌ Ｃｉｒｃｕｉｔ
Ｈａｖｉｎｇ Ｃｏｎｆｉｇｕｒａｂｌｅ Ｌｏｇｉ
ｃ Ｅｌｅｍｅｎｔｓ ａｎｄ Ｃｏｎｆｉｇｕｒａｂ
ｌｅ Ｉｎｔｅｒｃｏｎｎｅｃｔｓ”，ＵＳＰ４，８７
０，３０２とそのｒｅｉｓｓｕｅであるＲｅ．３４，３
６３，に開示されているものである（以下、従来技術１
と呼ぶ）。もう一つは、Ｃｏｎｃｕｒｒｅｎｔ Ｌｏｇ
ｉｃ社の米国特許“Ｐｒｏｇｒａｍｍａｂｌｅ Ｌｏｇ
ｉｃ Ｃｅｌｌ ａｎｄ Ａｒｒａｙ”，ＵＳＰ５，１
５５，３８９で開示されているものである（以下、従来
技術２と呼ぶ）。
【０００５】従来技術１には、その発明のタイトルから
も明らかなように、再構成可能な、すなわちプログラマ
ブルな論理セルと、再構成可能な、プログラマブルな配
線セルの組合わせによりプログラマブルロジックＬＳＩ
を実現する方法が開示されている。すなわち、論理セル
と配線セルを組にし、これを２次元アレイ状に並べるこ
とによりプログラマブルロジックＬＳＩを構成してい
る。
も明らかなように、再構成可能な、すなわちプログラマ
ブルな論理セルと、再構成可能な、プログラマブルな配
線セルの組合わせによりプログラマブルロジックＬＳＩ
を実現する方法が開示されている。すなわち、論理セル
と配線セルを組にし、これを２次元アレイ状に並べるこ
とによりプログラマブルロジックＬＳＩを構成してい
る。
【０００６】次に、従来技術２には、プログラマブルな
論理セルの一様な２次元アレイでプログラマブルＬＳＩ
を実現する方法が開示されている。この従来技術では、
夫々の論理セルは単方向の配線により近傍の４つの論理
セルと直結されている。この論理セルが、配線セルとし
ての機能も有することが従来技術２の特徴である。従っ
て、従来技術２では、基本的には配線セルというものは
存在しない。
論理セルの一様な２次元アレイでプログラマブルＬＳＩ
を実現する方法が開示されている。この従来技術では、
夫々の論理セルは単方向の配線により近傍の４つの論理
セルと直結されている。この論理セルが、配線セルとし
ての機能も有することが従来技術２の特徴である。従っ
て、従来技術２では、基本的には配線セルというものは
存在しない。
【０００７】
【発明が解決しようとする課題】従来技術１は、論理セ
ルと配線セルを夫々の目的に最適化した構成とすること
ができるという長所がある。しかし、プログラマブルロ
ジックＬＳＩ内の、物理的な論理資源と配線資源の比が
固定してしまうという欠点がある。一般に、プログラマ
ブルロジックＬＳＩ上でユーザーが実現する回路には、
大量に論理資源を必要とするが配線資源はそれほど消費
しないもの（データパス等）や、逆に大量に配線資源を
必要とするが論理資源はそれほど消費しないもの（バス
等）等、さまざまなタイプが存在する。このため、物理
的な論理資源と配線資源の比が固定していると、ある回
路を実現したときには配線資源が余ってしまい（つまり
配線セルが使われないままになってしまう）、別の回路
を実現したときには論理資源が余ってしまう（つまり論
理セルが使われないままになってしまう）という問題が
生じる。この問題が従来技術１の大きな欠点である。
ルと配線セルを夫々の目的に最適化した構成とすること
ができるという長所がある。しかし、プログラマブルロ
ジックＬＳＩ内の、物理的な論理資源と配線資源の比が
固定してしまうという欠点がある。一般に、プログラマ
ブルロジックＬＳＩ上でユーザーが実現する回路には、
大量に論理資源を必要とするが配線資源はそれほど消費
しないもの（データパス等）や、逆に大量に配線資源を
必要とするが論理資源はそれほど消費しないもの（バス
等）等、さまざまなタイプが存在する。このため、物理
的な論理資源と配線資源の比が固定していると、ある回
路を実現したときには配線資源が余ってしまい（つまり
配線セルが使われないままになってしまう）、別の回路
を実現したときには論理資源が余ってしまう（つまり論
理セルが使われないままになってしまう）という問題が
生じる。この問題が従来技術１の大きな欠点である。
【０００８】従来技術２は、従来技術１と違い、論理セ
ルが配線セルの機能をも実現しているため、上記のよう
な従来技術１の欠点は存在しない。しかしながら、従来
技術２における論理セルを利用した配線は、配線の柔軟
性に問題がある。これは、論理セルとしての基本機能を
利用して、これを拡張することで配線セルの機能を実現
しているからである。
ルが配線セルの機能をも実現しているため、上記のよう
な従来技術１の欠点は存在しない。しかしながら、従来
技術２における論理セルを利用した配線は、配線の柔軟
性に問題がある。これは、論理セルとしての基本機能を
利用して、これを拡張することで配線セルの機能を実現
しているからである。
【０００９】具体的には、従来技術２では、論理セルを
４入力４出力として構成している。そして、この論理セ
ルに対する入力と出力を、内部で論理演算を行うことな
くどの入力をどの出力に接続するかを指定する、という
方法で、配線セルとしての機能を実現している。従っ
て、従来技術２では、信号の伝播方向が決まった、単方
向の接続線同士の接続しかできない。このため、双方向
バス等を構成するために必要となる双方向接続線同士の
接続ができないという問題がある。
４入力４出力として構成している。そして、この論理セ
ルに対する入力と出力を、内部で論理演算を行うことな
くどの入力をどの出力に接続するかを指定する、という
方法で、配線セルとしての機能を実現している。従っ
て、従来技術２では、信号の伝播方向が決まった、単方
向の接続線同士の接続しかできない。このため、双方向
バス等を構成するために必要となる双方向接続線同士の
接続ができないという問題がある。
【００１０】なお、特開平１０−９３４２２号公報に記
載されている回路も、信号の伝播方向が決まった、単方
向の接続線同士の接続しかできず、双方向バス等を構成
するために必要となる双方向接続線同士の接続ができな
いという問題がある。
載されている回路も、信号の伝播方向が決まった、単方
向の接続線同士の接続しかできず、双方向バス等を構成
するために必要となる双方向接続線同士の接続ができな
いという問題がある。
【００１１】本発明は上述した従来技術の欠点を解決す
るためになされたものであり、その第１の目的は従来技
術によるプログラマブルロジックＬＳＩの欠点である配
線資源と論理資源の比が固定であるという欠点を解消
し、実現する回路の構成に応じて自在に配線資源と論理
資源との比を変更できるプログラマブルロジックＬＳＩ
の基本セル及び基本セル２次元アレイを提供することで
ある。
るためになされたものであり、その第１の目的は従来技
術によるプログラマブルロジックＬＳＩの欠点である配
線資源と論理資源の比が固定であるという欠点を解消
し、実現する回路の構成に応じて自在に配線資源と論理
資源との比を変更できるプログラマブルロジックＬＳＩ
の基本セル及び基本セル２次元アレイを提供することで
ある。
【００１２】また、本発明の第２の目的は、双方向配線
間の柔軟な接続を可能としながら、上記第１の目的を達
成し、効率よく各種の異なった特性を持つ回路を実現で
きるプログラマブルロジックＬＳＩの基本セル及び基本
セル２次元アレイを提供することである。
間の柔軟な接続を可能としながら、上記第１の目的を達
成し、効率よく各種の異なった特性を持つ回路を実現で
きるプログラマブルロジックＬＳＩの基本セル及び基本
セル２次元アレイを提供することである。
【００１３】
【課題を解決するための手段】本発明によるプログラマ
ブルロジックＬＳＩの基本セルは、複数接続されること
によってプログラマブルロジックＬＳＩを構成する基本
セルであって、プログラマブル論理回路機能とプログラ
マブル結線回路機能とを実現する統合型プログラマブル
回路と、モード情報に応じて前記論理回路機能と前記結
線回路機能とを択一的に有効にするモード設定回路とを
含むことを特徴とする。
ブルロジックＬＳＩの基本セルは、複数接続されること
によってプログラマブルロジックＬＳＩを構成する基本
セルであって、プログラマブル論理回路機能とプログラ
マブル結線回路機能とを実現する統合型プログラマブル
回路と、モード情報に応じて前記論理回路機能と前記結
線回路機能とを択一的に有効にするモード設定回路とを
含むことを特徴とする。
【００１４】また、前記モード設定回路は、前記モード
情報を記憶するモード情報メモリを有し、このメモリに
記憶されたモード情報に応じて前記論理回路機能と前記
結線回路機能とを択一的に有効にするようにしたことを
特徴とする。そして、複数接続された前記基本セルの各
々は、隣接する他の基本セルと複数の双方向接続線によ
って接続されていることを特徴とする。
情報を記憶するモード情報メモリを有し、このメモリに
記憶されたモード情報に応じて前記論理回路機能と前記
結線回路機能とを択一的に有効にするようにしたことを
特徴とする。そして、複数接続された前記基本セルの各
々は、隣接する他の基本セルと複数の双方向接続線によ
って接続されていることを特徴とする。
【００１５】さらにまた、前記統合型プログラマブル回
路は、入力されるデータに対応するデータを出力する記
憶素子群と、前記記憶素子群の各記憶素子に対応して設
けられたスイッチ素子群とを含み、前記プログラマブル
結線回路機能が有効になっているとき前記記憶素子群の
各記憶データに応じて対応する前記スイッチ素子群の各
スイッチ素子をオンオフ制御することによって前記複数
の双方向接続線のうちのいずれかと他の双方向接続線と
を電気的に接続することを特徴とする。また、前記統合
型プログラマブル回路は、所定の記憶データを記憶して
いる記憶素子群と、前記記憶素子群の各記憶素子に対応
して設けられたスイッチ素子群とを含み、前記プログラ
マブル論理回路機能が有効になっているとき前記複数の
双方向接続線のうちのいずれかから入力された信号によ
って指定された前記記憶素子群の記憶素子の記憶データ
を他の双方向接続線に出力することを特徴とする。
路は、入力されるデータに対応するデータを出力する記
憶素子群と、前記記憶素子群の各記憶素子に対応して設
けられたスイッチ素子群とを含み、前記プログラマブル
結線回路機能が有効になっているとき前記記憶素子群の
各記憶データに応じて対応する前記スイッチ素子群の各
スイッチ素子をオンオフ制御することによって前記複数
の双方向接続線のうちのいずれかと他の双方向接続線と
を電気的に接続することを特徴とする。また、前記統合
型プログラマブル回路は、所定の記憶データを記憶して
いる記憶素子群と、前記記憶素子群の各記憶素子に対応
して設けられたスイッチ素子群とを含み、前記プログラ
マブル論理回路機能が有効になっているとき前記複数の
双方向接続線のうちのいずれかから入力された信号によ
って指定された前記記憶素子群の記憶素子の記憶データ
を他の双方向接続線に出力することを特徴とする。
【００１６】本発明による基本セル２次元アレイは、上
記基本セルを２次元アレイ状に複数並べ、隣接する基本
セル同士間を夫々複数の双方向接続線で接続したことを
特徴とする。前記基本セルアレイの各々は、上下左右に
隣接する４つの基本セルアレイ又は周囲に隣接する８つ
の基本セルアレイと接続されていることを特徴とする。
さらに、前記基本セルアレイの各々の内部の前記モード
情報メモリを全てディジチェーンでシリアル接続し、前
記モード情報を順に外部から入力するように構成したこ
とを特徴とする。
記基本セルを２次元アレイ状に複数並べ、隣接する基本
セル同士間を夫々複数の双方向接続線で接続したことを
特徴とする。前記基本セルアレイの各々は、上下左右に
隣接する４つの基本セルアレイ又は周囲に隣接する８つ
の基本セルアレイと接続されていることを特徴とする。
さらに、前記基本セルアレイの各々の内部の前記モード
情報メモリを全てディジチェーンでシリアル接続し、前
記モード情報を順に外部から入力するように構成したこ
とを特徴とする。
【００１７】要するに本発明では、基本セル内にプログ
ラマブル論理回路機能とプログラマブル結線回路機能と
を実現する統合型プログラマブル回路を設け、モード情
報に応じて論理回路機能と結線回路機能とを択一的に有
効にすることにより、プログラマブルロジックＬＳＩの
欠点である配線資源と論理資源の比が固定であるという
欠点を解消し、実現する回路の構成に応じて自在に配線
資源と論理資源との比を変更できるのである。また、双
方向配線間の柔軟な接続を可能としながら、効率よく各
種の異なった特性を持つ回路を実現できるのである。
ラマブル論理回路機能とプログラマブル結線回路機能と
を実現する統合型プログラマブル回路を設け、モード情
報に応じて論理回路機能と結線回路機能とを択一的に有
効にすることにより、プログラマブルロジックＬＳＩの
欠点である配線資源と論理資源の比が固定であるという
欠点を解消し、実現する回路の構成に応じて自在に配線
資源と論理資源との比を変更できるのである。また、双
方向配線間の柔軟な接続を可能としながら、効率よく各
種の異なった特性を持つ回路を実現できるのである。
【００１８】
【発明の実施の形態】次に、本発明の実施の一形態につ
いて図面を参照して説明する。なお、以下の説明におい
て参照する各図においては、他の図と同等部分には同一
符号が付されている。
いて図面を参照して説明する。なお、以下の説明におい
て参照する各図においては、他の図と同等部分には同一
符号が付されている。
【００１９】図１は本発明によるプログラマブルロジッ
クＬＳＩの基本セルの実施の一形態を示すブロック図で
ある。同図において、基本セル１は、モード情報記憶部
１１と統合型プログラマブル論理／結線部１２、複数本
の双方向接続線１５、モード指定線１８及びモード情報
入力線１９を含んで構成されている。なお、図１の実施
の形態では、双方向接続線１５は上下左右夫々の方向に
４本ずつ示されているが、これらの線の数は４本に限ら
れることはない。
クＬＳＩの基本セルの実施の一形態を示すブロック図で
ある。同図において、基本セル１は、モード情報記憶部
１１と統合型プログラマブル論理／結線部１２、複数本
の双方向接続線１５、モード指定線１８及びモード情報
入力線１９を含んで構成されている。なお、図１の実施
の形態では、双方向接続線１５は上下左右夫々の方向に
４本ずつ示されているが、これらの線の数は４本に限ら
れることはない。
【００２０】モード情報記憶部１１は、モード情報入力
線１９から入力されるモード情報を記憶する。モード情
報は、統合型プログラマブル論理／結線部１２がプログ
ラマブル論理回路として機能するかあるいはプログラマ
ブル結線回路として機能するか、等を指定する情報であ
る。このモードの指定は、モード指定線１８を介して行
われる。
線１９から入力されるモード情報を記憶する。モード情
報は、統合型プログラマブル論理／結線部１２がプログ
ラマブル論理回路として機能するかあるいはプログラマ
ブル結線回路として機能するか、等を指定する情報であ
る。このモードの指定は、モード指定線１８を介して行
われる。
【００２１】このように、本発明では１つの基本セル内
に、プログラマブル論理回路機能とプログラマブル結線
回路機能とを実現する統合型プログラマブル回路を設
け、モード情報に応じて両機能を択一的に有効にしてい
るので、この基本セルで２次元アレイを構成すれば、実
現すべき回路の構成に応じて自在に配線資源と論理資源
との比を変更できるのである。
に、プログラマブル論理回路機能とプログラマブル結線
回路機能とを実現する統合型プログラマブル回路を設
け、モード情報に応じて両機能を択一的に有効にしてい
るので、この基本セルで２次元アレイを構成すれば、実
現すべき回路の構成に応じて自在に配線資源と論理資源
との比を変更できるのである。
【００２２】図２は本発明によるプログラマブルロジッ
クＬＳＩにおける基本セル２次元アレイ２の実施の形態
を示したブロック図である。図２において、基本セル２
次元アレイ２は、基本セル１を２次元アレイ状に配列
し、ある基本セル１と、その基本セル１に隣接する上、
下、左、右方向の基本セル１とを双方向接続線１５で直
結した構成を有している。なお、プログラマブルロジッ
クＬＳＩを実現するためには、前述のように、この基本
セル２次元アレイ２の周りに入出力セルを配置し、基本
セル２次元アレイ２と接続する必要がある。
クＬＳＩにおける基本セル２次元アレイ２の実施の形態
を示したブロック図である。図２において、基本セル２
次元アレイ２は、基本セル１を２次元アレイ状に配列
し、ある基本セル１と、その基本セル１に隣接する上、
下、左、右方向の基本セル１とを双方向接続線１５で直
結した構成を有している。なお、プログラマブルロジッ
クＬＳＩを実現するためには、前述のように、この基本
セル２次元アレイ２の周りに入出力セルを配置し、基本
セル２次元アレイ２と接続する必要がある。
【００２３】ここで、上述したモード情報はモードの指
定に使用するので、そのビット数は各セルについて最低
１ビットあれば良い。本例ではモード情報の他、後述す
る各セレクタを制御するために必要な情報を各セル内の
モード情報記憶部１１に記憶させることになる。このモ
ード情報等は、ＬＳＩの製造時や出荷前に入力しても良
いし、出荷後にユーザが入力しても良い。
定に使用するので、そのビット数は各セルについて最低
１ビットあれば良い。本例ではモード情報の他、後述す
る各セレクタを制御するために必要な情報を各セル内の
モード情報記憶部１１に記憶させることになる。このモ
ード情報等は、ＬＳＩの製造時や出荷前に入力しても良
いし、出荷後にユーザが入力しても良い。
【００２４】この入力方法は以下の通りである。すなわ
ち、図２中の各セル内のモード情報記憶部を全てディジ
ーチェーンでシリアル接続し、モード情報等を順に外部
から入力すれば良い。また、図２中の全セルのうち、同
一行のセルに対して同時に入力し、各行毎に分けてモー
ド情報等を入力しても良い。
ち、図２中の各セル内のモード情報記憶部を全てディジ
ーチェーンでシリアル接続し、モード情報等を順に外部
から入力すれば良い。また、図２中の全セルのうち、同
一行のセルに対して同時に入力し、各行毎に分けてモー
ド情報等を入力しても良い。
【００２５】図３は、プログラマブル論理回路機能とプ
ログラマブル結線回路機能とを実現するための統合型プ
ログラマブル論理／結線部１２の構成を示すブロック図
である。つまり同図は、モード指定線１８を介したモー
ド情報の指定に応じて、プログラマブル論理回路とプロ
グラマブル結線回路とのどちらとしてでも機能するため
に必要な構成を示したものである。
ログラマブル結線回路機能とを実現するための統合型プ
ログラマブル論理／結線部１２の構成を示すブロック図
である。つまり同図は、モード指定線１８を介したモー
ド情報の指定に応じて、プログラマブル論理回路とプロ
グラマブル結線回路とのどちらとしてでも機能するため
に必要な構成を示したものである。
【００２６】同図において、統合型プログラマブル論理
／結線部１２は、メモリ部５１と、複数のセレクタ５２
〜５５とを含んで構成されている。
／結線部１２は、メモリ部５１と、複数のセレクタ５２
〜５５とを含んで構成されている。
【００２７】メモリ部５１は、記憶素子５０１とスイッ
チ素子５０２とを１組にして、これを２次元アレイ状に
並べた構成を有している。記憶素子５０１は、１ビット
の情報を記憶するものである。スイッチ素子５０２は各
記憶素子５０１に対応して設けられたＭＯＳトランジス
タ等によって構成されたスイッチ素子である。このスイ
ッチ素子５０２は、対応する記憶素子５０１の１ビット
の記憶情報に応じてその縦方向と横方向の内部双方向配
線４１５同士を結線するかどうかを決定するようになっ
ている。
チ素子５０２とを１組にして、これを２次元アレイ状に
並べた構成を有している。記憶素子５０１は、１ビット
の情報を記憶するものである。スイッチ素子５０２は各
記憶素子５０１に対応して設けられたＭＯＳトランジス
タ等によって構成されたスイッチ素子である。このスイ
ッチ素子５０２は、対応する記憶素子５０１の１ビット
の記憶情報に応じてその縦方向と横方向の内部双方向配
線４１５同士を結線するかどうかを決定するようになっ
ている。
【００２８】かかる構成において、モード指定線１８に
よって入力されるモード情報の指示に従ってプログラマ
ブル論理回路として機能する場合は、メモリ部５１は、
内部の各記憶素子５０１から構成される記憶素子群にル
ックアップテーブル情報を記憶する。そしてメモリ部５
１は、アドレス入力端子５１１から入力されるアドレス
入力に応じて、データ出力端子５１２からルックアップ
テーブル情報の一部を出力する。
よって入力されるモード情報の指示に従ってプログラマ
ブル論理回路として機能する場合は、メモリ部５１は、
内部の各記憶素子５０１から構成される記憶素子群にル
ックアップテーブル情報を記憶する。そしてメモリ部５
１は、アドレス入力端子５１１から入力されるアドレス
入力に応じて、データ出力端子５１２からルックアップ
テーブル情報の一部を出力する。
【００２９】ここで、例えば、このルックアップテーブ
ル情報により４入力１出力の任意の論理演算を実現する
ためには、ルックアップテーブル情報として１６ビッ
ト、アドレス入力として４ビット、データ出力として１
ビットが必要となる。すなわち、この場合には、メモリ
部５１のメモリ容量は１６ビット（記憶素子５０１を１
６個）、データ出力は１ビットとなる。
ル情報により４入力１出力の任意の論理演算を実現する
ためには、ルックアップテーブル情報として１６ビッ
ト、アドレス入力として４ビット、データ出力として１
ビットが必要となる。すなわち、この場合には、メモリ
部５１のメモリ容量は１６ビット（記憶素子５０１を１
６個）、データ出力は１ビットとなる。
【００３０】この場合、セレクタ５２〜５５は、ある基
本セル１の統合型プログラマブル論理／結線部１２に隣
接する複数の基本セル１から入力される複数本の双方向
接続線１５のうち、どの双方向接続線１５から入力され
た信号をアドレス入力端子３１１に入力し、どの双方向
接続線１５にデータ出力端子３１２から出力された信号
を出力するかを選択する。
本セル１の統合型プログラマブル論理／結線部１２に隣
接する複数の基本セル１から入力される複数本の双方向
接続線１５のうち、どの双方向接続線１５から入力され
た信号をアドレス入力端子３１１に入力し、どの双方向
接続線１５にデータ出力端子３１２から出力された信号
を出力するかを選択する。
【００３１】例えば、上下左右の４つの基本セルから夫
々４本ずつの双方向接続線１５が接続されており、メモ
リ部５１のアドレス入力端子５１１が４ビット、データ
出力端子５１２が１ビットの場合、セレクタ５２〜５５
は、計１６本の双方向接続線１５のうちの４本からアド
レス入力端子５１１に入力を与え、データ出力端子５１
２から計１６本の双方向接続線１５のうちの１本に出力
を与えることになる。どの双方向接続線１５を入力／出
力に使用するかを決定するセレクタ５２〜５５の制御信
号は、モード情報の一部としてモード指定線１８から与
えられる。セレクタ５２〜５５の構成は、任意の双方向
接続線１５から平等に入力／出力を行えるように構成す
る場合も考えられるが、ハードウェアの量やモード情報
の量を削減するために、一部の双方向接続線１５からの
みしか入力／出力を行えないように構成する場合もあ
る。
々４本ずつの双方向接続線１５が接続されており、メモ
リ部５１のアドレス入力端子５１１が４ビット、データ
出力端子５１２が１ビットの場合、セレクタ５２〜５５
は、計１６本の双方向接続線１５のうちの４本からアド
レス入力端子５１１に入力を与え、データ出力端子５１
２から計１６本の双方向接続線１５のうちの１本に出力
を与えることになる。どの双方向接続線１５を入力／出
力に使用するかを決定するセレクタ５２〜５５の制御信
号は、モード情報の一部としてモード指定線１８から与
えられる。セレクタ５２〜５５の構成は、任意の双方向
接続線１５から平等に入力／出力を行えるように構成す
る場合も考えられるが、ハードウェアの量やモード情報
の量を削減するために、一部の双方向接続線１５からの
みしか入力／出力を行えないように構成する場合もあ
る。
【００３２】モード情報の指示に従ってプログラマブル
結線回路として機能する場合は、メモリ部５１は、内部
双方向配線４１５間の相互結線を指定するビットマップ
情報を記憶している。例えば、縦横の内部双方向配線４
１５が夫々４本ずつの場合、任意の組み合わせで結線を
指定するためには、１６ビットのビットマップ情報が必
要となる。このため、この場合、記憶素子５０１とスイ
ッチ素子５０２を１６個ならべた構成が必要となる。ビ
ットマップ情報の内容は、用途に応じてユーザが自由に
決めることができる。なお、ハードウェア量の削減、も
しくはビットマップ情報量の削減のために、結線が可能
な縦横の内部双方向配線４１５の組み合わせに制限を加
えても良い。
結線回路として機能する場合は、メモリ部５１は、内部
双方向配線４１５間の相互結線を指定するビットマップ
情報を記憶している。例えば、縦横の内部双方向配線４
１５が夫々４本ずつの場合、任意の組み合わせで結線を
指定するためには、１６ビットのビットマップ情報が必
要となる。このため、この場合、記憶素子５０１とスイ
ッチ素子５０２を１６個ならべた構成が必要となる。ビ
ットマップ情報の内容は、用途に応じてユーザが自由に
決めることができる。なお、ハードウェア量の削減、も
しくはビットマップ情報量の削減のために、結線が可能
な縦横の内部双方向配線４１５の組み合わせに制限を加
えても良い。
【００３３】この場合、セレクタ５２〜５５は、その基
本セル１に接続された双方向接続線１５を、夫々対応す
る内部双方向接続線４１５に接続するかどうかを決めて
いる。どの双方向接続線１５を対応する内部双方向接続
線４１５に接続するかを決定するセレクタ５２〜５５の
制御信号は、モード情報の一部としてモード指定線１８
から与えられる。セレクタ５２〜５５の構成は、任意の
双方向接続線１５と対応する内部双方向接続線４１５間
の接続を個別に指定できるように構成する場合もある
が、ハードウェアの量やモード情報の量を削減するため
に、複数本の双方向接続線１５を組にして、その組単位
でしか指定できないように構成する場合もある。
本セル１に接続された双方向接続線１５を、夫々対応す
る内部双方向接続線４１５に接続するかどうかを決めて
いる。どの双方向接続線１５を対応する内部双方向接続
線４１５に接続するかを決定するセレクタ５２〜５５の
制御信号は、モード情報の一部としてモード指定線１８
から与えられる。セレクタ５２〜５５の構成は、任意の
双方向接続線１５と対応する内部双方向接続線４１５間
の接続を個別に指定できるように構成する場合もある
が、ハードウェアの量やモード情報の量を削減するため
に、複数本の双方向接続線１５を組にして、その組単位
でしか指定できないように構成する場合もある。
【００３４】ここで、図３中のメモリ部５１の内部構成
例が図４に示されている。図４には、２次元アレイ状に
並べられた記憶素子５０１とスイッチ素子５０２との組
が、１行分示されている。つまり、図３中のメモリ部５
１には、この図３の構成が４行分設けられているのであ
る。
例が図４に示されている。図４には、２次元アレイ状に
並べられた記憶素子５０１とスイッチ素子５０２との組
が、１行分示されている。つまり、図３中のメモリ部５
１には、この図３の構成が４行分設けられているのであ
る。
【００３５】図３中の記憶素子５０１は１ビットの情報
を記憶し、スイッチ素子５０２は対応する記憶素子５０
１の記憶情報に応じて縦方向と横方向の配線同士を結線
するかどうかを決定する。この場合、記憶素子５０１と
スイッチ素子５０２の各組に対応してアンドゲート５０
３が設けられており、アンドゲート５０３の片方の入力
にはモード指定線１８が接続されている。このモード指
定線１８は、上述したように、統合型プログラマブル論
理／結線部１２がプログラマブル論理回路として機能す
るかあるいはプログラマブル結線回路として機能する
か、を指定する情報を伝達するものである。したがっ
て、モード指定線１８のモード信号の論理レベルに応じ
て記憶素子５０１の記憶データが制御信号としてスイッ
チ素子５０２に印加されることになる。
を記憶し、スイッチ素子５０２は対応する記憶素子５０
１の記憶情報に応じて縦方向と横方向の配線同士を結線
するかどうかを決定する。この場合、記憶素子５０１と
スイッチ素子５０２の各組に対応してアンドゲート５０
３が設けられており、アンドゲート５０３の片方の入力
にはモード指定線１８が接続されている。このモード指
定線１８は、上述したように、統合型プログラマブル論
理／結線部１２がプログラマブル論理回路として機能す
るかあるいはプログラマブル結線回路として機能する
か、を指定する情報を伝達するものである。したがっ
て、モード指定線１８のモード信号の論理レベルに応じ
て記憶素子５０１の記憶データが制御信号としてスイッ
チ素子５０２に印加されることになる。
【００３６】この場合、モード信号の論理レベル及び記
憶素子５０１の記憶データが共に“１”であれば、統合
型プログラマブル論理／結線部１２はプログラマブル結
線回路として機能し、かつ、スイッチ素子５０２がオン
状態になるので、縦方向と横方向の配線同士が電気的に
接続される。また、モード信号の論理レベルが“１”
で、記憶素子５０１の記憶データが“０”の場合、統合
型プログラマブル論理／結線部１２はプログラマブル結
線回路として機能するが、かつ、スイッチ素子５０２が
オフ状態になるので、縦方向と横方向との配線同士は接
続されない。
憶素子５０１の記憶データが共に“１”であれば、統合
型プログラマブル論理／結線部１２はプログラマブル結
線回路として機能し、かつ、スイッチ素子５０２がオン
状態になるので、縦方向と横方向の配線同士が電気的に
接続される。また、モード信号の論理レベルが“１”
で、記憶素子５０１の記憶データが“０”の場合、統合
型プログラマブル論理／結線部１２はプログラマブル結
線回路として機能するが、かつ、スイッチ素子５０２が
オフ状態になるので、縦方向と横方向との配線同士は接
続されない。
【００３７】一方、モード信号の論理レベルが“０”の
場合、統合型プログラマブル論理／結線部１２はプログ
ラマブル論理回路として機能し、制御信号５００−１に
よって選ばれた１行分の記憶素子５０１の記憶データが
セレクタ５ｉ（ｉ＝２〜５）に入力される。そして、セ
レクタ５ｉは１行分の記憶素子５０１の記憶データを制
御信号５００−２によって選んで出力する。つまり、統
合型プログラマブル論理／結線部１２は、プログラマブ
ル論理回路として機能する場合には、制御信号５００−
１及び５００−２をアドレスとし、記憶素子５０１の記
憶データをデータとして出力するのである。
場合、統合型プログラマブル論理／結線部１２はプログ
ラマブル論理回路として機能し、制御信号５００−１に
よって選ばれた１行分の記憶素子５０１の記憶データが
セレクタ５ｉ（ｉ＝２〜５）に入力される。そして、セ
レクタ５ｉは１行分の記憶素子５０１の記憶データを制
御信号５００−２によって選んで出力する。つまり、統
合型プログラマブル論理／結線部１２は、プログラマブ
ル論理回路として機能する場合には、制御信号５００−
１及び５００−２をアドレスとし、記憶素子５０１の記
憶データをデータとして出力するのである。
【００３８】したがって、メモリ部５１は、図５に示さ
れているように、ルックアップテーブル（Ｌｏｏｋ Ｕ
ｐ Ｔａｂｌｅ；ＬＵＴ）を構成することになる。すな
わち、アドレスを入力信号１７１として入力することに
よってデータを出力信号１７０として出力する構成であ
り、そのアドレスが論理入力、データが論理出力に該当
する。なお、各記憶素子５０１の記憶データは、予め外
部から入力されて書込まれるものとする。
れているように、ルックアップテーブル（Ｌｏｏｋ Ｕ
ｐ Ｔａｂｌｅ；ＬＵＴ）を構成することになる。すな
わち、アドレスを入力信号１７１として入力することに
よってデータを出力信号１７０として出力する構成であ
り、そのアドレスが論理入力、データが論理出力に該当
する。なお、各記憶素子５０１の記憶データは、予め外
部から入力されて書込まれるものとする。
【００３９】図６は、図３中の統合型プログラマブル論
理／結線部１２のうちモード指定線１８を介したモード
情報の指定によりプログラマブル論理回路として機能す
る場合に有効となる構成部分を示したものである。図６
において、統合型プログラマブル論理／結線部１２は、
メモリ部３１とセレクタ３２〜３５とから構成されてい
る。
理／結線部１２のうちモード指定線１８を介したモード
情報の指定によりプログラマブル論理回路として機能す
る場合に有効となる構成部分を示したものである。図６
において、統合型プログラマブル論理／結線部１２は、
メモリ部３１とセレクタ３２〜３５とから構成されてい
る。
【００４０】メモリ部３１は、内部に記憶素子３０１の
２次元アレイを有しており、これらの記憶素子３０１に
ルックアップテーブル情報を記憶し、アドレス入力端子
３１１から入力されるアドレス入力に応じて、データ出
力端子３１２からルックアップテーブル情報の一部を出
力する。例えば、このルックアップテーブル情報により
４入力１出力の任意の論理演算を実現するためには、ル
ックアップテーブル情報として１６ビット、アドレス入
力として４ビット、データ出力として１ビットが必要と
なる。すなわち、この場合には、メモリ部３１のメモリ
容量は１６ビット（記憶素子３０１を１６個）、データ
出力は１ビットとなる。
２次元アレイを有しており、これらの記憶素子３０１に
ルックアップテーブル情報を記憶し、アドレス入力端子
３１１から入力されるアドレス入力に応じて、データ出
力端子３１２からルックアップテーブル情報の一部を出
力する。例えば、このルックアップテーブル情報により
４入力１出力の任意の論理演算を実現するためには、ル
ックアップテーブル情報として１６ビット、アドレス入
力として４ビット、データ出力として１ビットが必要と
なる。すなわち、この場合には、メモリ部３１のメモリ
容量は１６ビット（記憶素子３０１を１６個）、データ
出力は１ビットとなる。
【００４１】セレクタ３２〜３５は、ある基本セル１の
統合型プログラマブル論理／結線部１２に隣接する複数
の基本セル１から入力される複数本の双方向接続線１５
のうち、どの双方向接続線１５から入力された信号をア
ドレス入力端子３１１に入力し、どの双方向接続線１５
にデータ出力端子３１２から出力された信号を出力する
かを選択する。例えば、上下左右の４つの基本セルから
夫々４本ずつの双方向接続線１５が接続されており、メ
モリ部３１のアドレス入力端子３１１が４ビット、デー
タ出力端子３１２が１ビットの場合、セレクタ３２〜３
５は、計１６本の双方向接続線１５のうちの４本からア
ドレス入力端子３１１に入力を与え、データ出力端子３
１２から計１６本の双方向接続線１５のうちの１本に出
力を与えることになる。
統合型プログラマブル論理／結線部１２に隣接する複数
の基本セル１から入力される複数本の双方向接続線１５
のうち、どの双方向接続線１５から入力された信号をア
ドレス入力端子３１１に入力し、どの双方向接続線１５
にデータ出力端子３１２から出力された信号を出力する
かを選択する。例えば、上下左右の４つの基本セルから
夫々４本ずつの双方向接続線１５が接続されており、メ
モリ部３１のアドレス入力端子３１１が４ビット、デー
タ出力端子３１２が１ビットの場合、セレクタ３２〜３
５は、計１６本の双方向接続線１５のうちの４本からア
ドレス入力端子３１１に入力を与え、データ出力端子３
１２から計１６本の双方向接続線１５のうちの１本に出
力を与えることになる。
【００４２】どの双方向接続線１５を入力／出力に使用
するかを決定するセレクタ３２〜３５の制御信号は、モ
ード情報の一部としてモード指定線１８から与えられ
る。セレクタ３２〜３５の構成は、任意の双方向接続線
１５から平等に入力／出力を行えるように構成する場合
も考えられるが、ハードウェアの量やモード情報の量を
削減するために、一部の双方向接続線１５からのみしか
入力／出力を行えないように構成する場合もある。
するかを決定するセレクタ３２〜３５の制御信号は、モ
ード情報の一部としてモード指定線１８から与えられ
る。セレクタ３２〜３５の構成は、任意の双方向接続線
１５から平等に入力／出力を行えるように構成する場合
も考えられるが、ハードウェアの量やモード情報の量を
削減するために、一部の双方向接続線１５からのみしか
入力／出力を行えないように構成する場合もある。
【００４３】図６中の各セレクタは、例えば図７に示さ
れているように構成すれば良い。すなわち、双方向接続
線１５の各線に対応させてＣＭＯＳトランジスタ等で構
成したトランスファゲートによる双方向スイッチＳＷ１
〜ＳＷ８を設ける。そして、双方向スイッチＳＷ１〜Ｓ
Ｗ４を択一的にオン状態にし、双方向スイッチＳＷ５〜
ＳＷ８を択一的にオン状態にすれば良い。
れているように構成すれば良い。すなわち、双方向接続
線１５の各線に対応させてＣＭＯＳトランジスタ等で構
成したトランスファゲートによる双方向スイッチＳＷ１
〜ＳＷ８を設ける。そして、双方向スイッチＳＷ１〜Ｓ
Ｗ４を択一的にオン状態にし、双方向スイッチＳＷ５〜
ＳＷ８を択一的にオン状態にすれば良い。
【００４４】この場合、双方向スイッチＳＷ１〜ＳＷ４
に対応させて図８に示されているデコーダ９１を設け
る。そして、デコード出力ａ，ｂ，ｃ，ｄで対応する図
７中の双方向スイッチＳＷ１〜ＳＷ４のいずれかをオン
状態にすれば良い。
に対応させて図８に示されているデコーダ９１を設け
る。そして、デコード出力ａ，ｂ，ｃ，ｄで対応する図
７中の双方向スイッチＳＷ１〜ＳＷ４のいずれかをオン
状態にすれば良い。
【００４５】また、双方向スイッチＳＷ５〜ＳＷ８に対
応させて図８に示されているデコーダ９２を設ける。そ
して、デコード出力ｅ，ｆ，ｇ，ｈで対応する図７中の
双方向スイッチＳＷ５〜ＳＷ８のいずれかをオン状態に
すれば良い。
応させて図８に示されているデコーダ９２を設ける。そ
して、デコード出力ｅ，ｆ，ｇ，ｈで対応する図７中の
双方向スイッチＳＷ５〜ＳＷ８のいずれかをオン状態に
すれば良い。
【００４６】図９は、図３中の統合型プログラマブル論
理／結線部１２のうちモード指定線１８を介したモード
情報の指定により、プログラマブル結線回路として機能
する場合に有効となる構成部分を示したものである。図
９において、統合型プログラマブル論理／結線部１２
は、メモリ部４１と複数のセレクタ４２〜４５とから構
成されている。
理／結線部１２のうちモード指定線１８を介したモード
情報の指定により、プログラマブル結線回路として機能
する場合に有効となる構成部分を示したものである。図
９において、統合型プログラマブル論理／結線部１２
は、メモリ部４１と複数のセレクタ４２〜４５とから構
成されている。
【００４７】メモリ部４１は、記憶素子４０１とスイッ
チ素子４０２を組にして、これを２次元アレイ状に並べ
た構成をしている。記憶素子４０１は、１ビットの情報
を記憶し、スイッチ素子は対応する記憶素子４０１の１
ビットの記憶情報に応じてその縦方向と横方向の内部双
方向配線４１５を結線するかどうかを決めるようになっ
ている。すなわち、メモリ部４１は、内部双方向配線４
１５間の相互結線を指定するビットマップ情報を記憶し
ている。
チ素子４０２を組にして、これを２次元アレイ状に並べ
た構成をしている。記憶素子４０１は、１ビットの情報
を記憶し、スイッチ素子は対応する記憶素子４０１の１
ビットの記憶情報に応じてその縦方向と横方向の内部双
方向配線４１５を結線するかどうかを決めるようになっ
ている。すなわち、メモリ部４１は、内部双方向配線４
１５間の相互結線を指定するビットマップ情報を記憶し
ている。
【００４８】例えば、縦横の内部双方向配線４１５が夫
々４本ずつの場合、任意の組み合わせで結線を指定する
ためには、１６ビットのビットマップ情報が必要とな
る。このため、この場合、記憶素子４０１とスイッチ素
子４０２を１６個ならべた構成が必要となる。なお、ハ
ードウェア量の削減、もしくはビットマップ情報量の削
減のために、結線が可能な縦横の内部双方向配線４１５
の組合わせに制限を加えても良い。
々４本ずつの場合、任意の組み合わせで結線を指定する
ためには、１６ビットのビットマップ情報が必要とな
る。このため、この場合、記憶素子４０１とスイッチ素
子４０２を１６個ならべた構成が必要となる。なお、ハ
ードウェア量の削減、もしくはビットマップ情報量の削
減のために、結線が可能な縦横の内部双方向配線４１５
の組合わせに制限を加えても良い。
【００４９】図９において、セレクタ４２〜４５は、そ
の基本セル１に接続された双方向接続線１５を、夫々対
応する内部双方向接続線４１５に接続するかどうかを決
めている。どの双方向接続線１５を対応する内部双方向
接続線４１５に接続するかを決定するセレクタ４２〜４
５の制御信号は、モード情報の一部としてモード指定線
１８から与えられる。
の基本セル１に接続された双方向接続線１５を、夫々対
応する内部双方向接続線４１５に接続するかどうかを決
めている。どの双方向接続線１５を対応する内部双方向
接続線４１５に接続するかを決定するセレクタ４２〜４
５の制御信号は、モード情報の一部としてモード指定線
１８から与えられる。
【００５０】セレクタ４２〜４５の構成は、任意の双方
向接続線１５と対応する内部双方向接続線４１５間の接
続を個別に指定できるように構成する場合もあるが、ハ
ードウェアの量やモード情報の量を削減するために、複
数本の双方向接続線１５を組にして、その組単位でしか
指定できないように構成する場合もある。
向接続線１５と対応する内部双方向接続線４１５間の接
続を個別に指定できるように構成する場合もあるが、ハ
ードウェアの量やモード情報の量を削減するために、複
数本の双方向接続線１５を組にして、その組単位でしか
指定できないように構成する場合もある。
【００５１】図９中の各セレクタは、例えば図１０に示
されているように構成すれば良い。すなわち、双方向接
続１５の各線に対応させてトランスファゲートによる双
方向スイッチＳＷ９〜ＳＷ１２を設け、これら双方向ス
イッチＳＷ９〜ＳＷ１２を択一的にオン状態にすれば良
い。この場合、双方向スイッチＳＷ９〜ＳＷ１２に対応
させて図１１に示されているデコーダ１１１を設ける。
そして、デコード出力ｉ，ｊ，ｋ，ｍで対応する図７中
の双方向スイッチＳＷ９〜ＳＷ１２のいずれかをオン状
態にすれば良い。
されているように構成すれば良い。すなわち、双方向接
続１５の各線に対応させてトランスファゲートによる双
方向スイッチＳＷ９〜ＳＷ１２を設け、これら双方向ス
イッチＳＷ９〜ＳＷ１２を択一的にオン状態にすれば良
い。この場合、双方向スイッチＳＷ９〜ＳＷ１２に対応
させて図１１に示されているデコーダ１１１を設ける。
そして、デコード出力ｉ，ｊ，ｋ，ｍで対応する図７中
の双方向スイッチＳＷ９〜ＳＷ１２のいずれかをオン状
態にすれば良い。
【００５２】なお図３中のセレクタ５２〜５５は、図７
中のセレクタＡ及びＢ並びに図８中のセレクタＣを、図
１２に示されているように、双方向接続１５に対して並
列に接続したものになる。そして、統合型プログラマブ
ル論理／結線部がプログラマブル論理回路として機能す
る場合には、セレクタＡ及びＢが有効となるのである。
また、統合型プログラマブル論理／結線部がプログラマ
ブル結線回路として機能する場合には、セレクタＣが有
効となるのである。
中のセレクタＡ及びＢ並びに図８中のセレクタＣを、図
１２に示されているように、双方向接続１５に対して並
列に接続したものになる。そして、統合型プログラマブ
ル論理／結線部がプログラマブル論理回路として機能す
る場合には、セレクタＡ及びＢが有効となるのである。
また、統合型プログラマブル論理／結線部がプログラマ
ブル結線回路として機能する場合には、セレクタＣが有
効となるのである。
【００５３】図１３は、本発明によるプログラマブルロ
ジックＬＳＩにおける基本セル２次元アレイ２の他の実
施の形態を示したブロック図である。図２の基本セル２
次元アレイは矩形の基本セルを２次元アレイ状に配列し
ているのに対し、図１３では８角形の基本セル１を２次
元アレイ状に配列している。そして図１３では、ある基
本セルと、その基本セルに隣接する周囲８個の基本セル
すなわち上、下、左、右方向と右上、右下、左下、左上
方向の基本セルとを双方向接続線１５で直結した構成と
している。このように、斜め方向のセルと直結できるの
で、プログラマブル結線回路として機能した場合に遅延
時間を小さく抑えることができる。なお、このプログラ
マブルロジックＬＳＩを実現するためには、前述のよう
に、この基本セル２次元アレイ２の周りに入出力セルを
配置し、この入出力セルを基本セル２次元アレイ２と接
続する必要がある。
ジックＬＳＩにおける基本セル２次元アレイ２の他の実
施の形態を示したブロック図である。図２の基本セル２
次元アレイは矩形の基本セルを２次元アレイ状に配列し
ているのに対し、図１３では８角形の基本セル１を２次
元アレイ状に配列している。そして図１３では、ある基
本セルと、その基本セルに隣接する周囲８個の基本セル
すなわち上、下、左、右方向と右上、右下、左下、左上
方向の基本セルとを双方向接続線１５で直結した構成と
している。このように、斜め方向のセルと直結できるの
で、プログラマブル結線回路として機能した場合に遅延
時間を小さく抑えることができる。なお、このプログラ
マブルロジックＬＳＩを実現するためには、前述のよう
に、この基本セル２次元アレイ２の周りに入出力セルを
配置し、この入出力セルを基本セル２次元アレイ２と接
続する必要がある。
【００５４】図１３中の８角形の基本セルにおいては、
内部の統合型プログラマブル論理／結線部１２は図１４
に示されている構成となる。すなわち、図３の構成に４
つのセレクタ５６〜５９が追加され、これらセレクタ同
士更には他のセレクタ５２〜５５と相互に接続できる構
成となる。
内部の統合型プログラマブル論理／結線部１２は図１４
に示されている構成となる。すなわち、図３の構成に４
つのセレクタ５６〜５９が追加され、これらセレクタ同
士更には他のセレクタ５２〜５５と相互に接続できる構
成となる。
【００５５】以上のように本発明によれば、プログラマ
ブルロジックＬＳＩの基本セルと基本セル２次元アレイ
により、実現する回路の構成に応じて自在に配線資源と
論理資源の比を変更でき、かつ双方向配線間の柔軟な接
続が可能であるようなプログラマブルロジックＬＳＩを
構築することができる。
ブルロジックＬＳＩの基本セルと基本セル２次元アレイ
により、実現する回路の構成に応じて自在に配線資源と
論理資源の比を変更でき、かつ双方向配線間の柔軟な接
続が可能であるようなプログラマブルロジックＬＳＩを
構築することができる。
【００５６】本発明によるプログラマブルロジックＬＳ
Ｉの基本セルは、モード情報により、プログラマブル論
理回路として機能するか、もしくはプログラマブル結線
回路として機能するかを選択的に指定することができ
る。したがって、基本セル２次元アレイ上で実現する回
路に応じて、配線資源が多く必要な場合は、より多くの
基本セルをプログラマブル結線回路として用い、論理資
源が多く必要な場合は、より多くの基本セルをプログラ
マブル論理回路として用いれば良い。
Ｉの基本セルは、モード情報により、プログラマブル論
理回路として機能するか、もしくはプログラマブル結線
回路として機能するかを選択的に指定することができ
る。したがって、基本セル２次元アレイ上で実現する回
路に応じて、配線資源が多く必要な場合は、より多くの
基本セルをプログラマブル結線回路として用い、論理資
源が多く必要な場合は、より多くの基本セルをプログラ
マブル論理回路として用いれば良い。
【００５７】上述した従来技術２では論理セルの機能を
用いながら論理セル内部の論理演算を行わずに、出力の
方向を入力の方向と変えたり、１つの入力を複数の方向
に出力したりすることで、擬似的に配線間の接続を実現
している。このような方法によっているため、従来技術
２の論理セルを用いて実現できるのは、単方向配線間の
接続のみであり、双方向配線間の相互結線を実現するこ
とはできない。
用いながら論理セル内部の論理演算を行わずに、出力の
方向を入力の方向と変えたり、１つの入力を複数の方向
に出力したりすることで、擬似的に配線間の接続を実現
している。このような方法によっているため、従来技術
２の論理セルを用いて実現できるのは、単方向配線間の
接続のみであり、双方向配線間の相互結線を実現するこ
とはできない。
【００５８】これに対し本発明では、これまで説明して
きたように、従来技術２のような「論理演算を行わな
い」という方法ではなく、縦横の双方向配線間のクロス
バスイッチ構造を、論理セルのルックアップテーブル用
のメモリを利用して制御するという新しい基本セルの構
造を開示しているのである。したがって、この基本セル
を結線モードとして用いることで、双方向配線同士の柔
軟な配線構造を実現できるのである。
きたように、従来技術２のような「論理演算を行わな
い」という方法ではなく、縦横の双方向配線間のクロス
バスイッチ構造を、論理セルのルックアップテーブル用
のメモリを利用して制御するという新しい基本セルの構
造を開示しているのである。したがって、この基本セル
を結線モードとして用いることで、双方向配線同士の柔
軟な配線構造を実現できるのである。
【００５９】本発明により可能となった双方向配線間の
柔軟な結線は、より少ない基本セル数で配線間の接続を
実現できるため、与えられた回路をより小さな２次元ア
レイで実現できるという効果を有するのである。例え
ば、図１５（Ａ）に示されているように（簡単のため、
縦横の配線は夫々１本ずつであるとしている）、本発明
の基本セルを用いれば、縦横の双方向配線間のスイッチ
を、１つの基本セルのみで実現できる。一方、同様の機
能を従来技術２の基本セル（一組の単方向配線対を有す
るセル）で構成すると、図１５（Ｂ）に示されているよ
うに、最低限５個の基本セルが必要である。すなわち、
同図では、左右上下の各方向から入力される信号を、夫
々｛右上下｝、｛左上下｝、｛左右下｝、｛左右上｝の
各方向に個別のセルを用いて配線している。
柔軟な結線は、より少ない基本セル数で配線間の接続を
実現できるため、与えられた回路をより小さな２次元ア
レイで実現できるという効果を有するのである。例え
ば、図１５（Ａ）に示されているように（簡単のため、
縦横の配線は夫々１本ずつであるとしている）、本発明
の基本セルを用いれば、縦横の双方向配線間のスイッチ
を、１つの基本セルのみで実現できる。一方、同様の機
能を従来技術２の基本セル（一組の単方向配線対を有す
るセル）で構成すると、図１５（Ｂ）に示されているよ
うに、最低限５個の基本セルが必要である。すなわち、
同図では、左右上下の各方向から入力される信号を、夫
々｛右上下｝、｛左上下｝、｛左右下｝、｛左右上｝の
各方向に個別のセルを用いて配線している。
【００６０】図１５（Ａ）及び（Ｂ）は、最も簡単な配
線構造の例を示しているが、より複雑な配線構造を実現
する場合には、本発明と従来技術２との面積効率の差は
更に大きくなる。このように、本発明による双方向配線
間の柔軟な結線は、より少ない面積で与えられた回路を
実現できるという効果を有するのである。
線構造の例を示しているが、より複雑な配線構造を実現
する場合には、本発明と従来技術２との面積効率の差は
更に大きくなる。このように、本発明による双方向配線
間の柔軟な結線は、より少ない面積で与えられた回路を
実現できるという効果を有するのである。
【００６１】なお、このような問題点があるため、従来
技術２のセルは実際には基本セルの近傍に、縦横の双方
向配線を独立に設け、これらの双方向配線を利用してな
るべく柔軟な配線構造を実現しようとしている場合が多
い。このような方法は、従来技術１の固定的な配線領域
を従来技術２に持ち込んだものであり、よって従来技術
１の欠点をも有することになる。
技術２のセルは実際には基本セルの近傍に、縦横の双方
向配線を独立に設け、これらの双方向配線を利用してな
るべく柔軟な配線構造を実現しようとしている場合が多
い。このような方法は、従来技術１の固定的な配線領域
を従来技術２に持ち込んだものであり、よって従来技術
１の欠点をも有することになる。
【００６２】図１６は、本発明による基本セル２次元ア
レイ２の一部を使って、柔軟に双方向配線の結合網を構
成した例を示す図である。図１６において、双方向接続
線１５のうち、実際に配線として使用されないものは破
線の矢印で示されている。単一のセルを用いてプログラ
マブルロジックＬＳＩを構成する従来技術２では、この
ような双方向配線を用いた結合網を構成することはでき
なかった。これに対し本発明においては、このような双
方向配線を用いた結合網を構成することができるのであ
る。
レイ２の一部を使って、柔軟に双方向配線の結合網を構
成した例を示す図である。図１６において、双方向接続
線１５のうち、実際に配線として使用されないものは破
線の矢印で示されている。単一のセルを用いてプログラ
マブルロジックＬＳＩを構成する従来技術２では、この
ような双方向配線を用いた結合網を構成することはでき
なかった。これに対し本発明においては、このような双
方向配線を用いた結合網を構成することができるのであ
る。
【００６３】
【発明の効果】以上説明したように本発明は、プログラ
マブル論理回路機能とプログラマブル結線回路機能とを
実現する統合型プログラマブル回路を設け、モード情報
に応じて論理回路機能と結線回路機能とを択一的に有効
にすることにより、プログラマブルロジックＬＳＩの欠
点である配線資源と論理資源の比が固定であるという欠
点を解消し、実現すべき回路の構成に応じて自在に配線
資源と論理資源との比を変更できるという効果がある。
また、双方向配線間の柔軟な接続を可能としながら、効
率よく各種の異なった特性を持つ回路を実現できるとい
う効果もある。
マブル論理回路機能とプログラマブル結線回路機能とを
実現する統合型プログラマブル回路を設け、モード情報
に応じて論理回路機能と結線回路機能とを択一的に有効
にすることにより、プログラマブルロジックＬＳＩの欠
点である配線資源と論理資源の比が固定であるという欠
点を解消し、実現すべき回路の構成に応じて自在に配線
資源と論理資源との比を変更できるという効果がある。
また、双方向配線間の柔軟な接続を可能としながら、効
率よく各種の異なった特性を持つ回路を実現できるとい
う効果もある。
【図１】本発明によるプログラマブルロジックＬＳＩの
基本セルの構成の実施の形態を示すブロック図である。
基本セルの構成の実施の形態を示すブロック図である。
【図２】本発明の実施の形態によるプログラマブルロジ
ックＬＳＩの基本セル２次元アレイの構成を示すブロッ
ク図である。
ックＬＳＩの基本セル２次元アレイの構成を示すブロッ
ク図である。
【図３】本発明の実施の形態によるプログラマブルロジ
ックＬＳＩの基本セルにおける統合型プログラマブル論
理／結線部の構成を示すブロック図である。
ックＬＳＩの基本セルにおける統合型プログラマブル論
理／結線部の構成を示すブロック図である。
【図４】図３中のメモリ部の内部構成例を示す図であ
る。
る。
【図５】ルックアップテーブルの機能を示す図である。
【図６】図３中の統合型プログラマブル論理／結線部の
うちプログラマブル論理回路として機能する場合に有効
となる構成部分を示す図である。
うちプログラマブル論理回路として機能する場合に有効
となる構成部分を示す図である。
【図７】図６中の各セレクタの内部構成例を示す図であ
る。
る。
【図８】図７中の双方向スイッチを制御するためのデコ
ーダを示す図である。
ーダを示す図である。
【図９】図３中の統合型プログラマブル論理／結線部の
うちプログラマブル結線回路として機能する場合に有効
となる構成部分を示す図である。
うちプログラマブル結線回路として機能する場合に有効
となる構成部分を示す図である。
【図１０】図９中の各セレクタの内部構成例を示す図で
ある。
ある。
【図１１】図１０中の双方向スイッチを制御するための
デコーダを示す図である。
デコーダを示す図である。
【図１２】図３中の各セレクタの内部構成例を示す図で
ある。
ある。
【図１３】本発明の他の実施の形態によるプログラマブ
ルロジックＬＳＩにおける基本セル２次元アレイ他の実
施の形態を示すブロック図である。
ルロジックＬＳＩにおける基本セル２次元アレイ他の実
施の形態を示すブロック図である。
【図１４】図１３中の基本セルにおける統合型プログラ
マブル論理／結線部の内部構成例を示す図である。
マブル論理／結線部の内部構成例を示す図である。
【図１５】（Ａ）は本発明の基本セルによって可能とな
った双方向配線間の結線を示す図、（Ｂ）は従来の基本
セルで実現できる双方向配線間の結線を示す図である。
った双方向配線間の結線を示す図、（Ｂ）は従来の基本
セルで実現できる双方向配線間の結線を示す図である。
【図１６】本発明による基本セル２次元アレイの一部を
使って、柔軟に双方向配線の結合網を構成した例を示す
図である。
使って、柔軟に双方向配線の結合網を構成した例を示す
図である。
１ 基本セル ２ 基本セル２次元アレイ １１ モード情報記憶部 １２ 統合型プログラマブル論理／結線部 １５ 双方向接続線 １８ モード指定線 １９ モード情報入力線 ３１，５１ メモリ部 ３２〜３５，４２〜４５，５２〜５９ セレクタ ３０１ 記憶素子 ３１１ アドレス入力端子 ３１２ データ出力端子 ４０１，５０１ 記憶素子 ４０２，５０２ スイッチ素子 ４１５ 内部双方向配線
───────────────────────────────────────────────────── フロントページの続き (72)発明者 古田 浩一朗 東京都港区芝五丁目７番１号 日本電気株 式会社内 Ｆターム(参考） 5F064 AA08 CC09 DD19 DD50 FF24 FF36 FF46 5J042 AA10 BA01 BA08 CA00 CA08 CA20 CA22 CA28 DA00 DA01 DA04
Claims (10)
- 【請求項１】 複数接続されることによってプログラマ
ブルロジックＬＳＩを構成する基本セルであって、プロ
グラマブル論理回路機能とプログラマブル結線回路機能
とを実現する統合型プログラマブル回路と、モード情報
に応じて前記論理回路機能と前記結線回路機能とを択一
的に有効にするモード設定回路とを含むことを特徴とす
るプログラマブルロジックＬＳＩの基本セル。 - 【請求項２】 前記モード設定回路は、前記モード情報
を記憶するモード情報メモリを有し、このメモリに記憶
されたモード情報に応じて前記論理回路機能と前記結線
回路機能とを択一的に有効にするようにしたことを特徴
とする請求項１記載の基本セル。 - 【請求項３】 複数接続された前記基本セルの各々は、
隣接する他の基本セルと複数の双方向接続線によって接
続されていることを特徴とする請求項１又は２記載の基
本セル。 - 【請求項４】 前記統合型プログラマブル回路は、入力
されるデータに対応するデータを出力する記憶素子群
と、前記記憶素子群の各記憶素子に対応して設けられた
スイッチ素子群とを含み、前記プログラマブル結線回路
機能が有効になっているとき前記記憶素子群の各記憶デ
ータに応じて対応する前記スイッチ素子群の各スイッチ
素子をオンオフ制御することによって前記複数の双方向
接続線のうちのいずれかと他の双方向接続線とを電気的
に接続することを特徴とする請求項３記載の基本セル。 - 【請求項５】 前記統合型プログラマブル回路は、所定
の記憶データを記憶している記憶素子群と、前記記憶素
子群の各記憶素子に対応して設けられたスイッチ素子群
とを含み、前記プログラマブル論理回路機能が有効にな
っているとき前記複数の双方向接続線のうちのいずれか
から入力された信号によって指定された前記記憶素子群
の記憶素子の記憶データを他の双方向接続線に出力する
ことを特徴とする請求項３記載の基本セル。 - 【請求項６】 前記記憶素子群の各記憶素子の記憶デー
タは、外部から入力されることを特徴とする請求項３〜
５のいずれかに記載の基本セル。 - 【請求項７】 請求項１〜６のいずれかに記載の基本セ
ルを２次元アレイ状に複数並べ、隣接する基本セル同士
間を夫々複数の双方向接続線で接続したことを特徴とす
る基本セル２次元アレイ。 - 【請求項８】 前記基本セルアレイの各々は、上下左右
に隣接する４つの基本セルアレイと接続されていること
を特徴とする請求項７記載の基本セル２次元アレイ。 - 【請求項９】 前記基本セルアレイの各々は、周囲に隣
接する８つの基本セルアレイと接続されていることを特
徴とする請求項７記載の基本セル２次元アレイ。 - 【請求項１０】 前記基本セルアレイの各々の内部の前
記モード情報メモリを全てディジチェーンでシリアル接
続し、前記モード情報を順に外部から入力するように構
成したことを特徴とする請求項７〜９のいずれかに記載
の基本セル２次元アレイ。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30928598A JP3576837B2 (ja) | 1998-10-30 | 1998-10-30 | プログラマブルロジックｌｓｉの基本セル及び基本セル２次元アレイ |
| US09/429,362 US6424171B1 (en) | 1998-10-30 | 1999-10-28 | Base cell and two-dimensional array of base cells for programmable logic LSI |
| GB9925664A GB2343281B (en) | 1998-10-30 | 1999-10-29 | Base cell and two-dimensional array of base cells for programmable logic LSI |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30928598A JP3576837B2 (ja) | 1998-10-30 | 1998-10-30 | プログラマブルロジックｌｓｉの基本セル及び基本セル２次元アレイ |
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| Publication Number | Publication Date |
|---|---|
| JP2000138579A true JP2000138579A (ja) | 2000-05-16 |
| JP3576837B2 JP3576837B2 (ja) | 2004-10-13 |
Family
ID=17991162
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP30928598A Expired - Fee Related JP3576837B2 (ja) | 1998-10-30 | 1998-10-30 | プログラマブルロジックｌｓｉの基本セル及び基本セル２次元アレイ |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6424171B1 (ja) |
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| GB (1) | GB2343281B (ja) |
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| US7120903B2 (en) | 2001-09-26 | 2006-10-10 | Nec Corporation | Data processing apparatus and method for generating the data of an object program for a parallel operation apparatus |
| US7287146B2 (en) | 2004-02-03 | 2007-10-23 | Nec Corporation | Array-type computer processor |
| US7647485B2 (en) | 2003-08-29 | 2010-01-12 | Nec Corporation | Data processing system for debugging utilizing halts in a parallel device |
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| JP2010102351A (ja) * | 2003-05-16 | 2010-05-06 | Analog Devices Inc | 複合ガロア体エンジンおよびガロア体除算器および平方根エンジンおよび方法 |
| US8069333B2 (en) | 2006-04-05 | 2011-11-29 | Nec Corporation | Converting logical to real number to access shared configuration information in event driven state transiting reconfigurable system |
| JP5032996B2 (ja) * | 2005-11-28 | 2012-09-26 | 太陽誘電株式会社 | 半導体装置 |
| DE112011100551T5 (de) | 2010-02-16 | 2013-01-03 | Denso Corporation | Integrierte schaltung und verfahren zur verwendung derselben |
| JPWO2013024751A1 (ja) * | 2011-08-12 | 2015-03-05 | 株式会社デンソー | 集積回路 |
| US9021235B2 (en) | 2009-08-25 | 2015-04-28 | Nec Corporation | Data processing device |
| JP2016100870A (ja) * | 2014-11-26 | 2016-05-30 | Ｎｅｃスペーステクノロジー株式会社 | 動的回路装置 |
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|---|---|---|---|---|
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| JP2005078177A (ja) * | 2003-08-28 | 2005-03-24 | Nec Electronics Corp | 並列演算装置 |
| US9021234B2 (en) | 2009-01-30 | 2015-04-28 | Nec Corporation | Indirect designation of physical configuration number as logical configuration number based on correlation information, within parallel computing |
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|---|---|---|---|---|
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| US4918440A (en) | 1986-11-07 | 1990-04-17 | Furtek Frederick C | Programmable logic cell and array |
| US5255221A (en) | 1991-04-02 | 1993-10-19 | At&T Bell Laboratories | Fully configurable versatile field programmable function element |
| US5208491A (en) | 1992-01-07 | 1993-05-04 | Washington Research Foundation | Field programmable gate array |
| GB2280293B (en) | 1993-07-19 | 1997-12-10 | Hewlett Packard Co | Architecture for programmable logic |
| JP3547446B2 (ja) | 1994-02-15 | 2004-07-28 | ジリンクス，インコーポレーテッド | フィールドプログラマブルゲートアレーのタイル型構造 |
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-
1998
- 1998-10-30 JP JP30928598A patent/JP3576837B2/ja not_active Expired - Fee Related
-
1999
- 1999-10-28 US US09/429,362 patent/US6424171B1/en not_active Expired - Lifetime
- 1999-10-29 GB GB9925664A patent/GB2343281B/en not_active Expired - Fee Related
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|---|---|
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| GB2343281A (en) | 2000-05-03 |
| US6424171B1 (en) | 2002-07-23 |
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