JPH0334187A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は半導体記憶装置に関する。より詳細には、本発
明は、特に汎用データ処理と画像データ処理とに兼用さ
れる半導体記憶装置の新規な構成に関する。

従来の技術 半導体記憶装置は、近年益々大容量化、高速化されると
共に、製品の応用分野も拡大してきている。半導体記憶
装置の応用形態のひとつとして、汎用の半導体記憶装置
に回路を追加して、汎用記憶装置と画像処理用記憶装置
とを兼用して使用する場合がある。

このような記憶装置は、通常ランダムアクセスメモリ　
（以下、ＲＡＭと記載する）部とシリアルアクセスメモ
リ〈以下、ＳＡＭと記載する〉部とを備え、画像データ
処理等のためにＳＡＭからＲＡＭの内容を逐次読出す場
合は、１行分のデータをＳＡＭから読み書きする毎に、
その動作をＳＡＭとＲＡＭとの間の転送（以下、ＤＴと
記載する）モードに切替えて転送を実行する。

第４図は、上述のような記憶装置の典型的な回路構成を
示すブロック図である。

第４図に示すように、この装置は、多数のメモリセルの
集合体であるセルフ）　ＩＪクスｌと、アドレス回路２
を介してセルマトリクスｌに接続されたアドレス信号入
力端子ＡＩＮと、１０バッファ回路３および１０レジス
タ４を介してセルマトリクスｌに接続された汎用データ
信号入出力端子１１と、画像データバッファ回路８およ
びラインバッファ回路６を介してセルマトリクスｌに接
続された画像データ信号出力端子１２とを備えている。

また、ラインバッファ回路は、シリアルカウンタ回路９
およびシリアルデコーダ回路７を介してアドレス回路２
に接続されている。更に、この半導体記憶装置は、制御
信号入力端子（ＲＡＳ）、（てＸ耳）、（青豆）および
（百〒／６Ｉ）に接続された制御回路５を備えている。

尚、第４図では、制御回路５′からの制御信号の信号経
路の図示を省略しているが、制御回路５は制御信号入力
端子（ＲＡ百）（てＡｓ）（Ｗて）及び（百〒／６自〉
に外部から加えられたデータ転送および逐次読出し命令
及びその他の命令を含む制御信号に基づいて画像データ
の読み出し動作及びその他の動作が遅滞なく行なわれる
ように装置全体を管理している。

以下、上述のように構成された半導体記憶装置の動作に
ついて説明する。

第５図は、第４図に示した半導体記憶装置におけるデー
タ転送サイクルの制御信号の入力組合わせ状態を示すタ
イミングチャートである。尚、第５図において、斜線部
分は未定義である。

データ転送サイクルにおいて、外部からアドレス信号入
力端子（ＡＩＮ）に加えられた行アドレス信号は、アド
レス回路ｌにおいて増幅およびデコード処理された後、
行選択信号２１としてセルマトリクスｌに入力される。

行選択信号２１で指定されたメモリセルから読み出され
た１行分の読出しデータ２２は、増幅された後ラインバ
ッファ回路６中の、メモリセル１行分に対応するシリア
ルレジスタ群にデータ転送される。ここで、シリアルレ
ジスタの回路数は列アドレス信号の示す最大番地数だけ
存在する。

一方、外部からアドレス信号入力端子（ＡＩＮ）に加え
られた列アドレス信号は、アドレス回路２において増幅
された後、シリアルカウンタ回路９にスタートアドレス
として入力され、逐次読出しサイクルの動作時にシリア
ルアドレス信号２５として出力される。シリアルアドレ
ス信号２５は、シリアルデコーダ回路７においてデコー
ドされた後、シリアルレジスタ選択信号２３としてライ
ンバッファ回路６に入力され、列アドレス信号の示すス
タートアドレスのシリアルレジスタを先頭レジスタとし
て選択することによりデータ転送サイクルの動作を終了
する。ここで、データ転送サイクル後の画像データの逐
次読出しサイクルの動作は、先頭レジスタと連続した番
地で示される各シリアルレジスタとが逐次選択され、そ
れらのシリアルレジスタデータ２４が画像データバッフ
ァ回路８に伝達され、更に、増幅された後に画像データ
信号出力端子１２に逐次出力される。

第６図は、上述のような半導体記憶装置の動作を示すタ
イミングチャートである。ここでは、’ｔ＋Ｊはデータ
転送サイクルを、「ｔ２」は逐次読出しサイクルを表わ
している。

発明が解決しようとする課題 上述のような従来の半導体記憶装置においては、データ
転送サイクルに際して、ラインバッファ回路６中のシリ
アルレジスタにメモリセル１行分の読出しデータしか転
送できない。従って、画像データ処理等のために、セル
マトリクス１上で列アドレス信号の最小番地のメモリセ
ルから任意の番地のメモリセルまでの連続したデータを
行アドレス順番に読み出そうとした場合は、非常に複雑
な処理を実行する必要がある。即ち、ラインバッファ回
路中の連続したシリアルレジスタ群において、列アドレ
ス信号の最小番地のシリアルレジスタから逐次読出しが
終了した後に、再び外部からデータ転送サイクルを設定
し、前回のデータ転送サイクルで使用した行アドレス信
号の示す番地の１番地上位の番地を示す行アドレス信号
および最小番地を示す列アドレス信号を外部からアドレ
ス信号入力端子に加える必要がある。更に、このデータ
転送サイクルの設定は、行アドレス信号最大番地に相当
する回数まで実行する必要がある。

そこで、本発明は、上記従来技術の問題点を解決シ、セ
ルマトリクス１中の列アドレス信号の最小番地で示され
るメモリセルから任意の番地で示されるメモリセルまで
の連続した行アドレス順番に読み出そうとする場合は、
そのような処理を検知して“自動転送モード″′として
データ転送サイクルの設定を自動的に行なう機能を有す
る新規な半導体記憶装置を提供することをその目的とし
ている。

課題を解決するための手段 即ち、本発明に従うと、複数のメモリセルの集合体であ
るセルマトリクスと、該セルマトリクスにアドレスを供
給するアドレス回路と、該セルマトリクスに対してデー
タを入出力する■０レレジスタ路および１０バッファ回
路と、該セルマトリクスから画像データを取り出すライ
ンバッファ回路および画像データバッファ回路と、該ラ
インバッファ回路を制御するシリアルカウンタ回路およ
びシリアルデータ回路と、上記各回路の動作を制御する
制御回路とを備え、−船内なデータ処理と画像データ処
理との両方に使用できる半導体記憶装置において、更に
、画像データ処理モードにおいて使用される、エンドア
ドレスレジスタ回路、自動転送判定回路、アドレス比較
回路、自動転送制御回路、入力切換回路およびエンドア
ドレスレジスタ制御信号端子を備え、セルマトリクス中
の、列アドレス信号の最小番地で示されるメモリセルか
ら任意の番地で示されるメモリセルまでの連続した行ア
ドレス順にデータを読み出す画像データ読み出しモード
において、該半導体記憶装置がそのモードを判別してデ
ータ転送サイクルを自動的に設定するように構成されて
いることを特徴とする半導体記憶装置が提供される。

作用 本発明に係る半導体記憶装置は、従来の半導体記憶装置
の構成に対して、更に、自動転送判定回路、アドレス比
較回路、エンドアドレスレジスタ回路、自動転送制御回
路、入力切換回路およびエンドアドレスレジスタ制御信
号端子を付加したことをその主要な特徴としている。

即ち、前述したような従来の半導体記憶装置においては
、データ転送サイクルに際して、列アドレス信号の逐次
読出しが終了した後に、再び外部からデータ転送サイク
ルを設定し、アドレス信号を外部から入力する必要があ
る。更に、このデータ転送サイクルの設定は、行アドレ
ス信号最大番地の回数必要であった。これに対して、本
発明に係る半導体記憶装置は、転送モードとＳＡＭ読み
書きモードとの切替を内部で自動発生させることにより
、より簡単な外部処理でデータ転送サイクルを実行する
ことができる。

以下、図面を参照して本発明に係る半導体記憶装置につ
いてより具体的に説明するが、以下の開示は本発明の一
実施例に過ぎず、本発明の技術的範囲を何ら限定するも
のではない。

実施例 第１図は、本発明に係る半導体記憶装置の構成例を示す
ブロック図である。尚、第４図に示した従来の半導体記
憶装置と同じ構成要素には、同じ参照番号を付している
。即ち、本実施例に係る半導体記憶装置は、自動転送判
定回路３１アドレス比較回路３２、自動転送制御回路３
３、エンドアドレスレジスタ回路３４、入力切換回路５
１．５２．５３．５４．５５およびエンドアドレスレジ
スタ制（和信号端子１３を追加した点で、第４図に示し
た従来の半導体記憶装置と異なっている。

即ち、それぞれの付加回路については具体的に後述する
が、本実施例に係る半導体記憶装置では、第２図に示す
ような制御信号の入力組合わせ状態を入力することによ
って、自動転送モード設定サイクルとなる。尚、第２図
中において、斜線で示した部分は未定義である。

また、第３図は、第１図に示した装置における自動転送
モードの動作を説明するためのタイミングチャートであ
る。

ここで、自動転送制御回路３１の出力信号（φ、〉が、
自動転送モード時におけるアドレス比較回路３２と自動
転送制御回路３３に対する自動転送活性化信号となる。

また、シリアルカウンタ９の出力するシリアルアドレス
信号２５は、シリアルデコーダ回路７へ入力されると同
時にアドレス比較回路３２へも入力される。

エンドアドレスレジスタ回路３４は、外部からエンドア
ドレスレジスタ制御端子１３に加えられた制御命令φ、
により、外部からアドレス信号入力端子（ＡＩＮ＞に加
えられた任意の列アドレスを予め格納し、エンドアドレ
スレジスタ信号ＳＡとしてアドレス比較回路３２へ供給
する。

自動転送活性化信号φ１による活性期間中、画像データ
逐次読出しサイクルが実行され、シリアルアドレス信号
２５の番地で示される各シリアルレジスタが逐次選択さ
れてゆく。ここで、エンドアドレスレジスタ信号ＳＡと
同一番地のシリアルアドレス信号２５になると、アドレ
ス比較回路３２の出力である自動転送スタート信号φ２
が変化する。

自動転送制御回路３３は、信号φ２を入力としており、
自動転送を実行するのに必要な自動転送用行アドレス信
号φＡｔ、自動転送用制御信号φ。

φ。およびφ。と、入力切換信号φ３を発生し、入力切
換回路５１．５２．５３．５４および５５へ供給してい
る。入力切換回路５ｉ、　５２．５３．５４および５５
は、各々信号入力端子（ＡＩＮ）、（てＡｓ）、（界て
）、〈■τ否〉、（百′Ｔ／６て）からの信号か、ある
いは、自動転送用制御信号φＡ　、、φ。、φ。

およびφ。の何れかを切換信号φ３により切り換えて、
内部回路へ供給する。

次に、前述した本実施例の装置における各付加回路の具
体的な構成例について説明する。尚、第７図〜第１６図
に示す各回路例では、ＣＭＯ５ＦＥＴによる回路構成を
例示しているが、他の種類の半導体素子においても、ま
た他の回路接続形式にしても、本発明による自動転送の
機能を実現することが可能であり、またそれが、本発明
の範囲に含まれることは言うまでもない。

さて、第７図は、自動転送判定回路３１の具体的な構成
例を示す図である。

第７図に示すように、この回路は、インバータ７０１〜
７０４　と、ＣＭＯ３ＦＥＴ７１１〜７１６　と、ＮＡ
ＮＤ回路７０５　とＴ型フリップフロップ７０６とから
構成されている。

この回路では、データ転送サイクル時に制御信号入力端
子（ＲＡＳ）に外部から加わる信号が高電位から接地電
位に変化する時刻において、制御信号入力端子（ＷＥ）
及び（百〒／６Ｅ）に外部から加わる信号が共に接地電
位である場合のみ、回路内のＴ型フリップフロップの入
力（Ｔ）が高電位となりバイナリ−出力（Ｑ）が反転す
る。従って、バイナリ−出力（Ｑ）の電位状態により、
自動転送モードか否かの情報をバイナリ−出力（Ｑ）に
接続している自動転送活性化信号φ１として次段の回路
へ供給している。

自動転送モード以外の動作モードから自動転送モードへ
移る場合は、第２図に示した制御信号の入力組合わせ状
態のデータ転送サイクルを実行すると自動転送活性化信
号φ１が高電位となり、このデータ転送サイクルは自動
転送モードの設定サイクルと判定されるが、後に続く画
像データの逐次読出しサイクルの後に再度第２図に示す
制御信号の入力組合わせ状態のデータ転送サイクルが実
゛行されると前記信号φ１が接地電位となり、このデー
タ転送サイクルは自動転送モードの解除サイクルと判定
される。

第８図は、第１図に示した半導体記憶装置におけるアド
レス比較回路３２の具体的な構成例を示す図である。

同図に示すように、この回路は、エンドアドレスレジス
タ信号ＳＡｏ〜ＳＡ、、およびシリアルアドレス信号２
５゜〜２５．をそれぞれ入力されるＸＯＲ回路８０１〜
ｓｕｎと、これらＸＯＲ回路８０１〜８０ｎの出力を入
力されるＮＡＮＤ回路８１１　と、更に、ＮＡＮＤ回路
８１１の出力に接続されたインバータ８１２とから構成
されている。

この回路においては、自動転送活性化信号φ１が高電位
となっている期間中に画像データ逐次読出しサイクルが
実行され、シリアルアドレス信号２５とエンドアドレス
レジスタ信号ＳＡが一致すると自動転送制御回路３３へ
供給している自動転送スタート信号φ２が高電位になる
。

第９図は、後述する第１Ｏ図に示す回路に使用できるリ
セット付り型フリップフロップの具体的な構成例を示す
図である。

同図に示すように、この回路は、トランスファゲート９
０１〜９０４と、Ｎ０Ｒ９０５：および９０６　と、イ
ンバータ９０７および９０８　とによって構成されてい
る。

第１Ｏ図は、第１図に示した半導体記憶装置における自
動転送制御回路３３の具体的な構成例を示す図である。

同図に示すように、この回路は、自動転送活性化信号φ
１に、インバータ１００１を介してそれぞれのリセット
入力を接続されたり毛ット付り型フリップフロップ１０
１１〜１０１ｎと、インバータ１００２とから構成され
ている。ここで、リセット付り型フリップフロップ１０
１１の入力には自動転送スタート信号φ、が接続され、
その出力は、自動転送用行アドレス信号φＡ０に接続さ
れると共に、次段のリセット付り型フリップフロップ１
０１２の入力に接続されている。以下、同様に、各リセ
ット付り型フリップフロップ１０１２〜１０１ｎは、そ
の出力を次段のフリップフロップに入力に接続されると
共に、自動転送用行アドレス信号φＡｔ〜φＡ、をそれ
ぞれ出力する。

即ち、この回路は、リセット付り型フリップフロップを
行アドレス信号入力数だけ縦続接続して自動転送用行ア
ドレス信号φＡ＋発生回路を構成している。自動転送活
性化信号φＩの逆相信号をリセット信号としており、自
動転送モード以外の期間は前記信号φＡ＋　は接地電位
にある。

自動転送モードの期間中に自動転送スタート信号φ２が
高電位になると自動転送用行アドレス信号φＡムの示す
番地は１番地上位の番地となり、これは前記信号φ２が
高電位になる度にくり返される。

第１１図は、第１図に示した半導体記憶装置における自
動転送制御回路３３の他の具体的な構成例を示す図であ
る。即ち、この回路は、自動転送スタート信号φ２を入
力されて、第３図に示したような入力切換信号φ３およ
び自動転送用制御信号φ。

φ。およびφ０を発生する。

第１２図に示す回路は入力切換回路５４として使用でき
る回路の具体例であり、１対のゲー）１２０１および１
２０２とインバータ１２１１とから構成されている。

この回路１ま、入力切換信号φ３が高電位の時には、外
部から信号入力端子（ＲＡＳ）に加えられた制御信号を
出力する。また、入力切換信号φ３が接地電位の時には
、自動転送用制御信号φ６を出力する。

また、この回路は、各信号入力端子（ＲＡＳ）を（ＣＡ
Ｓ）および（百〒／６て〉を、自動転送用制御信号φ、
をφ。およびφ。に変更することにより、入力切換回路
５２および５５として使用できる。

第１３図は、入力切換回路５１の具体例であり、ｌ対の
ゲート１３０１および１３０２と、インバータ１３１１
．１３１２および１３１３と、ＮＡＮＤ回路１３１１３
１リセットトランジスタ１３２０とから構成されている
。

この回路は、入力切換信号φ３が高電位の時には外部か
ら信号入力端子ＡＩＮに加えられた行および列アドレス
信号を内部回路へ供給する。また、入力切換信号φ、が
接地電位になると同時に白動転送用行アドレス信号φＡ
１を、次に自動転送用制御信号φ。を接地電位に変化さ
せると、リセットトランジスタ１３２０が導通して、接
地電位を内部回路に供給する。

第１４図は、入力切換回路５３の具体例であり、この回
路も、第１２図に示した回路と同様に、ｌ対のゲー［４
０１および１４０２と、インバータ１４１０とから構成
されている。

この回路は、入力切換信号φ、が高電位の時には、外部
から信号入力端子（Ｗ　Ｅ　）に加えられた制御信号を
出力する。また、入力切換信号φ３が接地電位の時には
、電源からの高電位を内部回路に供給する。

第１５図は、第、１図に示した半導体記憶装置における
エンドアドレスレジスタ回路３４の具体的な構成例を示
す図である。尚、同図に示すように、この回路は、イン
バータ１５旧、１５０２および１５０３と、ゲーロ５１
１および１５１２とから構成された公知のＤ型ラッチで
あり、詳細な説明は省力する。

第１６図は、第１５図に示したようなり型ラッチを使用
して構成したエンドアドレスレジスタ回路３４の具体例
を示す図である。

同図に示すように、この回路は、制御命令φ。

をそれぞれ入力されるＤ型ラツチ１６０１〜１６０ｎに
より構成されている。各り型ラッチ１６０１〜１６０ｎ
には、信号入力端子ＡＩＨに印加された列アドレス信号
Ａ　Ｉ　Ｎ−０〜Ａ　Ｉ　Ｎ−ｎがそれぞれ入力され、
それぞれエンドアドレスレジスタ信号ＳＡＧ〜ＳＡ、を
出力する。即ち、この回路は、エンドアドレスレジスタ
制御信号φ、が高電位の時には、外部から列アドレス信
号を取り込み、エンドアドレスレジスタ信号ＳＡとして
、アドレス比較回路に供給する。また、制御信号φＰが
低電位の時には、状態を保持する。

発明の詳細 な説明したように、本発明に係る半導体記憶装置は、そ
のセルマトリクス中の、列アドレス信号の最小番地で示
されるメモリセルから任意の番地で示されるメモリセル
までの連続した行アドレス順にデータを読み出そうとす
る画像データ読み出しモードでは、記憶装置がそのモー
ドの判定を行なってデータ転送サイクルの設定を自動的
に行なう。従って、外部から入力が必要なデータ転送サ
イクルの回数が減り、装置の使用方法が簡単になるとい
う効果がある。

【図面の簡単な説明】

第１図は、本発明に係る半導体記憶装置の構成例を示す
ブロック図であり、 第２図は、第１図に示した半導体記憶装置に対する制御
信号の入力組合わせ状態を示すタイミングチャートであ
り、 第３図は、第１図に示した装置における自動転送モード
の動作を説明するためのタイミングチャートであり、 第４図は、従来の半導体記憶装置の典型的な回路構成を
示すブロック図であり、 第５図は、第４図に示した半導体記憶装置におけるデー
タ転送サイクルの制御信号の入力組合わせ状態を示すタ
イミングチャートであり、第６図は、第４図に示した半
導体記憶装置の動作を示すタイミングチャートであり、 第７図は、第１図に示した半導体記憶装置に使用するこ
とができる自動転送判定回路の具体的な構成例を示す図
であり、 第８図は、第１図に示した半導体記憶装置に使用するこ
とができるアドレス比較回路の具体的な構成例を示す図
であり、 第９図は、第１図に示した半導体記憶装置に使用するこ
とができるリセット付り型フリップフロップの具体的な
構成例を示す図であり、第１Ｏ図および第１１図は、第
１図に示した半導体記憶装置に使用することができる自
動転送制御回路の具体的な構成例を示す図であり、 第１２図、第１３図および該１４図は、第１図に示した
半導体記憶装置に使用することができる入力切換回路の
具体的な構成例を示す図であり、第１５図は、第１図に
示した半導体記憶装置に使用することができるＤ型ラッ
チの具体的な構成例を示す図であり、 第１６図は、第１図に示した半導体記１０装置に使用す
ることができるエンドアドレスレジスタ回路の具体的な
構成例を示す図である。 〔主な参照番号および参照符号〕 ｌ・・・セルマトリクス、 ２・・・アドレス回路、 ３・・・ＩＯバッファ回路、 ４・・・ＩＯレレジタ５路、 ５・・・制御回路、 ６・・・ラインバッファ回路、 ７・・・シリアルデコーダ回路、 ８・・・データバッファ回路、 ９・・・シリアルカウンタ回路、 １１・・・汎用データ信号入出力端子、１２・・・画像
データ信号出力端子、 １３・・・エンドアドレスレジスタ制御信号端子、２１
・・・行選択信号、 ２２・・・読出しデータ、 ２３・・・シリアルレジスタ選択信号、２４・・・シリ
アルレジスタデータ、 ２５・・・シリアルアドレス信号、 ３１・・・自動転送判定回路、 ３２・・・アドレス比較回路、 ３３・・・自動転送制御回路、 ３４・・・エンドアドレスレジスタ、 ５２．５３．５４．５５・・・入力切換回路、ＡＩＮ・
・・アドレス信号入力端子、 φＩ　・・・自動転送活性化信号、 φ２　・・・自動転送スタート信号、 φ３　・・・入力切換信号、 φ８、φ。、φ０　・・・自動転送用制御信号、φ、・
・・エンドアドレスレジスタ制御信号、φＡ＋　　・・
・自動転送用行アドレス信号、ＳＡ・・・エンドアドレ
スレジスタ信号、ｔｌ　・・・データ転送サイクル、 ｔ２　・・・画像データ逐次読出しサイクル、ｔ３　・
・・自動転送設定サイクル、 ｔ、・・・自動転送解除サイクル

Claims (1)

1. 【特許請求の範囲】 複数のメモリセルの集合体であるセルマトリクスと、該
   セルマトリクスにアドレスを供給するアドレス回路と、
   該セルマトリクスに対してデータを入出力するＩＯレジ
   スタ回路およびＩＯバッファ回路と、該セルマトリクス
   から画像データを取り出すラインバッファ回路および画
   像データバッファ回路と、該ラインバッファ回路を制御
   するシリアルカウンタ回路およびシリアルデータ回路と
   、上記各回路の動作を制御する制御回路とを備え、一般
   的なデータ処理と画像データ処理との両方に使用できる
   半導体記憶装置において、 更に、画像データ処理モードにおいて使用される、エン
   ドアドレスレジスタ回路、自動転送判定回路、アドレス
   比較回路、自動転送制御回路、入力切換回路およびエン
   ドアドレスレジスタ制御信号端子を備え、 セルマトリクス中の、列アドレス信号の最小番地で示さ
   れるメモリセルから任意の番地で示されるメモリセルま
   での連続した行アドレス順にデータを読み出す画像デー
   タ読み出しモードにおいて、該半導体記憶装置がそのモ
   ードを判別してデータ転送サイクルを自動的に設定する
   ように構成されていることを特徴とする半導体記憶装置
   。