JPS6229215A - フリツプフロツプ回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （発明の技術分野） 本発明はフリップフロップ回路に関する。

〔発明の技術的背景とその問題点〕

入力信号にノイズが混入した場合であっても誤動作を起
こすことがないように工夫されたセットリセット型フリ
ップフロップ回路として同一出願人による特願昭５５−
４１５６５号に記載されたものがある。このセラトリセ
ラ１〜型フリップフロップ回路を第６図に示す。

アンドゲート１とノアゲート３は複合反転論理回路（第
１の複合反転論理回路）２１を構成し、アンドゲート２
とノアゲート４はもう一つの複合反転論理回路（第２の
複合反転論理回路）２２を構成している。セット信号Ｓ
とクロック信号Ｃπを入力とする第１の複合反転論理回
路２１の出力信号Ｃは、アンドゲート６を介してリセッ
ト信号Ｒとクロック信号ＯＫを入力とする第２の複合反
転論理回路２２のノアゲート４に入力され、第２の複合
反転論理回路２２の出力信号りはアンドゲート５を介し
て第１の複合反転論理回路２１のノアゲート３に入力さ
れる。すなわち、第１および第２の複合反転論理回路２
１．２２は一方の出力を他方の入力とするようにその入
出力端が交差結合されてマスタフリップフロップ３１を
構成し、その交差結合経路の途中にはアンドゲート５，
６がそれぞれが挿入されている。

オアゲート７とナントゲート９は複合反転論理回路（第
３の複合反転論理回路）２３を構成し、マスタフリップ
フロップ３１の第１の複合反転論理回路２１の出力信号
Ｃとクロック信号豚とが入力として与えられる。またオ
アゲート８とナントゲート１０はもう一つの複合反転論
理回路（第４の複合反転論理回路）２４を構成し、マス
タフリップフロップ３１の第２の複合反転論理回路２２
の出力信号りとクロック信号で婁に′とが入力として与
えられる。この第３の複合反転論理回路２３の出力信＠
Ｉ　（Ｑ）は第４の複合反転論理回路２４のナントゲー
ト９に入力され、第４の複合反転論理回路２４の出力信
号Ｊ　（？ｌ：ｉ）は第３の複合反転論理回路２３のナ
ントゲート９に入力される。すなわち、これら第３およ
び第４の複合反転論理回路２３．２４は一方の出力を他
方の入力とする如くその入出力端が交差結合されてスレ
ーブフリップフロップ３２を構成している。

ノアゲート３に接続されたアンドゲート５の他端には第
３の複合反転回路２３の出力信号■が入力され、ノアゲ
ート４に接続されたアンドゲート６の他端には第４の複
合反転回路２４の出力信号Ｊが入力されている。

次にこのセットリセット型フリップフロップ回路の動作
を第７図のタイミングチャー１〜を用いて説明する。

まず、セット信号Ｓが“０″、リセット信号Ｒが°１′
′のリセット状態のとき、クロック信号σπがパ１°′
になるとアンドゲート２の出力Ｂが°゛１″となり、続
くノアゲート４の出力りは“Ｏｔｏとなる。この出力り
が′０′′であれば、アンドゲート５の出力Ｅも′Ｏ°
′になる。また、アンドゲート１の出力ＡはＯ″である
ため、続くノアゲート３の出力Ｃは“１″となる。次に
、セット信号Ｓ。

リセット信号Ｒはそのままで、クロック信号ＣＫ′がＯ
Ｔｔになるとマスタフリップフロップ３１の情報がスレ
ーブフリップフロップ３２に送られて、オアゲート７の
出力Ｇは１”に、オアゲート８の出力はＨは０″になる
。出力Ｈが“０″になることにより、これに続くナント
ゲート１０の出力Ｊは１″になる。一方、ナントゲート
９の入力信号Ｇ、Ｊが共に“１″となるために、ナント
ゲート９の出力１は０″になる。

次に、セット信＠Ｓが“１　ｉ　Ｉ＋、リセット信号Ｒ
が“０″のセット状態に変化してクロック信号ＧＫが“
１″になると、アンドゲート１の出力Ａは“°１″とな
り、続くノアゲート３の出力Ｃは“０”になる。この出
力Ｃが“Ｏ″であればアンドゲート６の出力Ｆも°０″
になる。この時、リセット信号Ｒが“Ｏ”となっている
ため、アンドゲート２の出力ＢもＯ″となり、ノアゲー
ト４の出力りは１”になる。次にセット信号Ｓ、リセッ
ト信号Ｒはそのままでクロック信号ＣＫが１１０１１に
なると、マスタフリップ７Ｏツブ３１の情報がスレーブ
フリップフロップ３２に送られオアゲート７の出力信号
ＧはＬ　Ｑ　ＩＩ、オアゲート８の出力信号は“１″に
なる。オアゲート７の出力信号Ｇが“０″になると、続
くナントゲート９の出力信号Ｉが“１″になる。一方、
ナントゲート１０の入力信号１］、■が共に“１″とな
るために出力信号Ｊ（◇）はＯ″になる。

次に、セット信号Ｓ、リセット信号Ｒが共にＩＩ　ＯＰ
Ｉになった状態について考える。まず、このフリップフ
ロップ回路がセットされた状態で保持されている場合、
すなわちＩ　（Ｑ）　＝１．　Ｊ　（◇）＝０を考える
。この状態でクロック信号ＣＫが１１１　ＩＩのときは
、スレーブフリップ７０ツブ３２はマスタフリップフロ
ップ３１から切り離され、セット状態を保っている。マ
スタフリップフロップ３１のセット信号Ｓ１リセット信
号Ｒは共にＩＩ　Ｏ１１であるので、アンドゲート１，
２の出力Ａ。

Ｂも共に“０”となり、セット状態を保持している。し
かしこの保持状態はスレーブフリップフロップ３２の出
力１（Ｑ）、Ｊ（Ｑ）をも入力しているので、本来のフ
リップフロップ回路と異なった状態である。すなわち、 （１）　　スレーブフリップフロップ３２の出力Ｉ（Ｑ
）、Ｊ（◇）のど方らか一方は必ず０″であるためマス
タフリップフロップ３１の正帰還ループに挿入されたア
ントゲ−１・５あるいは６の一方は帰還を遮断し、通常
の正９ｉｉ１還による保持は形成されていない。

（２）　　スレーブフリップフロップ３２がセット状態
になった時点、すなわちセラ１−信号Ｓが°“１″とな
り最初にクロック信号ＧＫが“ＯＩＴになった時点では
出力Ｃは出力Ｊ（◇）と同相のＯ″、出力りは出力１　
（Ｑ）と同相の１″となっている。

（３）　　従ってアンドゲート５の出力Ｅは“１″、ア
ンドゲート６の出力Ｆは０″の状態がクロック信号ＧＫ
の極性に関係なく出力されているので、結果的に出力Ｃ
は′Ｏ”で出力りも１″のまま保持される。

次に、この保持状態でクロック信号ＧＫが“１″になっ
た時にリセット信号Ｒにノイズ°等による微小パルスが
混入した場合を考えると、アンドゲート５．６のない通
常のマスタフリップフロップであれば今までのセット状
態はリセットされて出力Ｃは“ｌ　ｌ　ＩＩ、出力りは
“０″に変化し、この状態で正帰還が成立して、リセッ
ト状態が保持される。

しかし、第６図に示す特願昭５５−４１５６５号のけブ
トリセット型７９７１７０７プ回路の場合は上記（１）
に示すようにマスタフリップフロップ３１は正帰還ルー
プが形成されていないため、リセット信号Ｒに微小パル
スが混入している間だけマスタフリップフロップ３１の
出力Ｃが１″、出力りが゛０″に変化するが、微小パル
スの消滅と共に、元の状態、出力Ｃが“０”、出力りが
１１１１＋に戻る。これまではセット状態で動作を説明
したが、リセット状態でも同様に動作する。したがって
特願昭５５−４１５６５号のフリップフロップ回路は入
力信号に微小パルスが混入した場合でも復元し、ノイズ
に対して誤動作を起こすことがなく、信頼性が高い。

しかしながら以上の動作はゲートによる信号の遅延が少
ない場合であって、遅延時間が長いと誤動作を起こすこ
とがある。第８図は第７図の区間Ｔを拡大してゲートに
よる信号の遅れを考慮したタイミングチャートである。

このタイミングチャートを用いて誤動作を起こす場合に
ついて説明する。

まず、セット信号Ｓが“１１１Ｉ、リセット信号Ｒが“
０″になった場合にクロック信号ＣＫが°゛０″の時に
、アンドゲート１，２の出力Ａ、Ｂは、共にＯ″になり
、これに続くノアゲート３．４の出力Ｃ，Ｄは前の状態
のままで、出力Ｃは１″、出力りはＯ″になっている。

この時、マスタフリップ７０ツブ３１の出力Ｃ，Ｄがス
レーブフリップフロップに送られ、これを受けて副アゲ
ート７の出力Ｇは°゛１″になり、オアゲー１−８の出
力は“０″になる。オアゲート８の出力１」がＯ°′に
なると、続くナントゲート１０の出力Ｊは１″になる。

一方、ナントゲート９の出力Ｉは、入力信号Ｇ、Ｊが共
に１゛′となるため０゛′になる。

次に、セット信号Ｓ１リセット信号Ｒはそのままでクロ
ック信号ＧＫが１１１　ＩＩになるとアントゲ−］へ１
の出力Ａが１″になり、続くノアゲート３の出力Ｃが０
″になる。これを受けてアンドゲート６の出力Ｆが０°
′になり続くノアゲー１へ４の出力りは１″になる。こ
のり０ツク信号ＣＫが１１１　ＩＩのときの状態は、ス
レーブフリップ７０ツブ３２はマスタフリップフロップ
３１から分離された状態でスレーブフリップフロップ３
２がマスタフリップフロップ３１のデータを保持する期
間である。

次に、セット信号Ｓ、リセット信号Ｒはそのままでクロ
ック信８０Ｋが再度Ｍ　Ｏ１１になるとマスタフリップ
フロップ３１の出力Ｃ１Ｄがスレーブフリップフロップ
３２のオアゲート７．８に入力される。今、出力Ｃは“
Ｏ”でクロック信＠ＣＫもＯ″なので、オアゲート７の
出力Ｇは″Ｏ”になり、続くナントゲート９の出力１　
（Ｑ）はＩＩ　１　ＩＩになる。この出力Ｉを入力する
ナントゲート１０の出力Ｊ（Φ）は“０″になる。

ところがクロック信５ｆｆＣＫが′０”になったことに
よってマスタフリップフロップ３１ち次の動作に入って
おり、スレーブフリップフロップ３２の出力［（Ｑ）が
１″になるよりも早くアンドゲート１の出力Ａが“０″
になると、続くノアゲート３の出力Ｃが′１″になる。

更にこの出力Ｃが１″に変化するのが信号◇が“Ｏ１１
になるより早ければこの出力Ｃとスレーブフリップフロ
ップ３２の出力Ｊ（◇）を入力とするアンドゲート６の
出力Ｆは１″となり従ってノアゲート４の出力りは“Ｏ
″となる。この出力Ｃ，Ｄがスレーブフリップフロップ
３２のオアゲート７．８に入力されてしまうと、オアゲ
ート８の出力１」が０″となり、続くナントゲート１０
の出力Ｊは１″になる。この出力Ｊを受けてナントゲー
ト９の出力Ｉが０″になり、再度出力１（Ｑ）、Ｊ（◇
）が反転してしまう。つまり本来出力Ｔ　（Ｑ）は“１
”、出力Ｊ（０）は１１０″でなければならないはずの
ものが出力１　（Ｑ）は“０″、出力Ｊ（Ｑ）は“１″
となってしまい誤動作を生ずることになる。

この現免はクロック信号ＣＫが“０″になったとき、マ
スタフリップフロップ３１とスレーブフリップフロップ
３２とが同時に動作してマスタフリップ７０ツブ３１の
信号伝播スピードがスレーブフリップフロップ３２のそ
れに比べ非常に速い場合に起こる。すなわち、クロック
信号ＧＫがＩＩ　Ｏ１１になった時点でのマスタフリッ
プフロップ３１の出力Ｃ，Ｄがスレーブフリップフロッ
プ３２に送られ、これを受けてからオアゲート７゜８、
ナントゲート９．１０を通ってマスクフリップフロップ
３１のアンドゲート５，６を成立させるまでの伝播時間
が、クロック信号ＧＫがパ０°′になった時点でのセッ
ト信号Ｓ、リセット信号Ｒをマスタフリップフロップ３
１が読み込んでからノアゲー１〜３．４に伝播するまで
の時間より良い場合に誤動作を生じる。

この誤動作の本質的原因は、特願昭５５−４１５６５号
の特徴となっているセット信号Ｓ、リセット信号Ｒへの
微小パルスによる誤動作防止のためになされたマスタフ
リップフロップの状態を保持するための手段が、前述し
たように正常の正帰還でなされていないことに起因する
。すなわち、クロック信号ＧＫが“１”から“０″に変
化する時点でアンドゲート５により正帰還が遮断されて
いることによりアンドゲート１の出力信号Δの変化がノ
アゲート３の出力信号Ｃへ影響し誤動作を引き起こして
いる。

〔発明の目的〕

本発明は上記事情を考慮してなされたもので、入力信号
にノイズが混入した場合であってら誤動作を起こすこと
がなく、かつゲートににる信号の遅延が大きくてし誤動
作を起こすことのない信頼性の高いフリップフロップ回
路を提供することを目的とする。

〔発明のｍ要〕

上記目的を達成するため本発明は、マスタフリップフロ
ップとスレーブフリップフロップとを右するフリップフ
０ツブ回路において、マスクフリップフロップの交差結
合経路の途中に、スレーブフリップフロップの出力信号
とクロック信号に基づいてこの交差結合経路を活性／不
活性にする論理回路をそれぞれ挿入したことを特徴とす
る。

〔発明の実施例〕

本発明の一実施例によるセットリセット型フリップフロ
ップ回路を第１図に示す。第６図と同一部分には同一符
号を付す。

アンドゲート１とノアゲート３は複合反転論理回路（第
１の複合反転論理回路）２１を構成し、アンドゲート２
とノアゲート４はもう一つの複合反転論理回路（第２の
複合反転論理回路）２２を構成している。セット信号Ｓ
とクロック信号ＧＫを人力とする第１の複合反転論理回
路２１の出力信号Ｃは、アンドゲート６とオアゲート５
２を介してリセット信号Ｒとクロック信号ＧＫを入力と
する第２の複合反転論理回路２２のノアゲート４に入力
され、第２の複合反転論理回路２２の出力信号りはアン
ドゲート５とオアゲート５１を介して第１の複合反転論
理回路２１のノアゲート３に入力される。すなわち、第
１および第２の複合反転論理回路２１．２２は一方の出
力を他方の入力とするようにその入出力端が交差結合さ
れてマスタフリップ７０ツブ３１を構成し、この交差結
合経路の途中にはアンドゲート５，６とオアゲート５１
．５２が挿入されている。

オアゲート７とナントゲート９は複合反転論理回路（第
３の複合反転論理回路）２３を構成し、マスタフリップ
フロップ３１の第１の複合反転論理回路２１の出力信号
Ｃどクロック信号ＧＫとが入力として与えられる。また
オアゲート８とナントゲート１０はもう一つの複合反転
論理回路（第４の複合反転論理回路）２４を構成し、マ
スクフリップフロップ３１の第２の複合反転論理回路２
２の出力信号りとクロック信号σπとが入力として与え
られる。この第３の複合反転論理回路２３の出力信号１
　（Ｑ）は第４の複合反転論理回路２４のナントゲート
１０に人力され、第４の複合反転論理回路２４の出力信
号Ｊ（◇）は第３の複合反転論理回路２３のナントゲー
ト９に入力される。すなわち、これら第３および第４の
複合反転論理回路２３．２４は一方の出力を他方の入力
とする如くその入出力端が交差結合されてスレーブフリ
ップフロップ３２を構成している。

ノアゲート３に接続されたアンドゲート５の一端には第
２の複合反転論理回路２２の出力信号りが入力され、他
端にはオアゲー１−５１の出力信号が入力される。オ”
アゲート５１の一端には第３の複合反転論理回路２３の
出力信号Ｉが入力され、他端にはクロック信号ＧＫが入
力される。ノアゲー１へ４に接続されたアントゲ−１−
６の一端には第１の複合反転回路２１の出力信号Ｃが入
力され、他端にはオアゲート５２の出力信号が入力され
る。

オアゲート５１の一端には第４の複合反転論理回路２１
！Ｉの出力信号Ｊが入力され、他端にはクロック信号Ｃ
Ｋが入力される。

次にこのセットリセット型フリップフロップ回路の動作
を説明する。ゲートによる信号の遅れを考慮しないばあ
いの動作は従来と同様であり、第７図のタイムチャート
に示す通りであるので、説明を省略するが、本実施例に
おいても従来と同様に入力信号のノイズに対して誤動作
を起こすことがない。ゲートによる１３号の遅延を考慮
した場合の動作について、第８図と同様第７図の区間下
を拡大した第２図のフローチャートを用いて説明する。

まず、セット信＠Ｓが“１　ｉ　Ｔ＋、リセット信号Ｒ
が′０″になった場合で、クロック信口豚が“０″の時
、第１の複合反転論理回路２１のアンドゲート１の出力
Δが“０″となり続くノアゲート３の出力Ｃは、前の状
態のままで１″になる。

同様に第２の複合反転論理回路２２のアントゲ−１−２
の出力Ｂも１１０　Ｉ＋となり続くノアゲート４の出力
りも前の状態のままで０″になる。この時、マスタフリ
ップフロップ３１の出力Ｃ，Ｄがスレーブフリップフロ
ップ３２に送られ、これを受けて第３の複合反転論理回
路２３のオアゲー１〜７の出力Ｇは°゛１″になり、第
４の複合反転論理回路２４のオアゲート８の出力１−１
は０″になる。オアゲート８の出力が０°′になること
により続くナントゲート１０の出力Ｊは１″になる。一
方、ナントゲート９の出力Ｉは入力Ｇ、Ｊが１”となる
ために“Ｏ”になる。

次に、セット信号Ｓ、リセット信号Ｒはそのままで、ク
ロック信号ＧＫがＩ　１１、クロック信号豚が０″にな
ると、第１の複合反転論理回路２１のアントゲ−１の出
力Ａは°゛１”になり、続くノアゲート３の出力Ｃは“
１０”になる。また、第２の複合反転論理回路２２のア
ンドゲート２はリセット信号Ｒが“０′であるために出
力Ｂは１１０　Ｉ！である。ところがこのノアゲート３
の出力Ｃの“０″を受けてアンドゲート６の出力Ｆが１
１０　Ｔｌとなり、続くノアゲート４の出力りが１″に
なる。

これら複合反転論理回路２１．２２の出力Ｃ１Ｄがスレ
ーブフリップフロップ３２の複合反転論理回路２３．２
４のオアゲート７．８に入力されているが、出力Ｃ，Ｄ
が反転する前にりＯツク信丹σπが“１ｎとなっている
ため、出力Ｃ２Ｄが反転した影響を受けずに続くナント
ゲート９゜１０の出力１．Ｊはそのまま保持される。つ
まり、この状態の時はスレーブフリップフロップはマス
タフリップフロップから分離された状態にある。

次に、セット信号Ｓ１リセット信号Ｒはそのままでクロ
ック信号ＯＫが“０″、クロック信号ＣＫが′１″にな
った状態を考えると、従来技術と同様にクロック信号Ｃ
Ｋが０”になったことにより第１および第２の複合反転
論理回路２１゜２２の出力Ｃ，Ｄ、第３および第４の複
合反転論理回路２３．２４のオアゲート７．８に入力さ
れる。今、出力Ｃは“０”で、クロック信号ＧＫも“Ｏ
″なので、オアゲート７の出力ＧもＯ″となり、続くナ
ントゲート９の出力１　（Ｑ）は′１゛′となる。これ
を受番プてナンドゲ−１０は出力りが“１″で、出力Ｉ
も“１″であるために“０″となる。

ここで、従来のフリップフロップ回路ではマスタフリッ
プフロップ３１も次の動作に入ってしまい￥ＡｖＪ作を
起こしてしまたつが、本実施例ではそれを防止するため
オアゲート５１．５２を設けている。

クロック信号ＧＫ、ＣＫがそれぞれ“０″。

ＩＩ　１　ＩＩとなるとオアゲート５１，５２の出力信
号はスレーブフリップフロップ３２の出力１．Ｊに無関
係に１′′となる。したがって第２の複合反転論理回路
２２の出力りが“１″となっているため、アンドゲート
５の出力Ｅは“１″となり、続くノアゲート３はアンド
ゲート１の出力Ａに無関係に出力Ｃは０″のまま保持さ
れる。ここで、アンドグー１−１の出力Ａはクロック信
号ＣＫが１１０１＋となっているために１１０　ＩＩと
なり、アンドゲート２の出力Ｂも０′となる。また第１
の複合反転論理回路２１の出力Ｃが′０″であるのでア
ンドゲート６の出力Ｆは“Ｏ”のままで続くノアゲート
４はアンドゲート２の出力ＢのｌＩ　ＯＩＩとを受けて
出力［〕は゛１″のまま保持される。

つまり、従来のフリップフロップ回路はスレーブフリッ
プフリップ３２の信号伝播スピードがマスタフリップフ
ロップ３１の信号伝播スピードよりも遅い場合にスレー
ブフリップフロップ３２の出力Ｉがマスタフリップ７０
ツブ３１に正帰還される際、アンドゲート５に：よりそ
の正帰還が明所されているためにアンドゲート１の出力
Ａの変化がノアゲート３の出力に彩フ１し誤動作を引き
起していたが、本実施例によればスレーブフリップフロ
ップ３２からの正帰還が成立する前にクロック信号ＧＫ
により強制的に正帰還を成立させるために従来のような
誤動作は生じない。

このように本実施例によればゲート遅延によりスレーブ
フリップフロップの出力が遅れてもマスタフリップフロ
ップはデータの読み込み時とデータの保持時の動作を確
実に分１１１ｔすることが出来、またクロック信号ＧＫ
の立ち下がり時のセット信号Ｓ、リセット信号１（の状
態、によってのみスレーブフリップフロップの動作が定
まる。しかも、従来のフリップフロップ回路と同様にセ
ット信号＄１リセツｌ−信号Ｒに微小パルスが混入して
も誤動作を起こさない。

第３図に本発明の他の実施例によるセットリセット型フ
リップフロップ回路を示ず。第１図に示す先の実施例の
フリップフロップ回路にダイレクトセット、ダイレクト
リセット機能を持たせたものである。このためマスタフ
リップフロップ３１の第１の複合反転論理回路２１のノ
アゲート３は、図示するように直列接続されたオアゲー
ト４１およびナントゲート４２に置き替えられ、このオ
アゲート４１にアンドゲート１およびアンドゲート５の
出力信号が入力される。また複合反転論理回路２１の最
終段に位置するナントゲート４２には、オアゲート４１
の出力信号とともにダイレクトリセット信号ＤＲが入力
される。

同様にマスタフリップフロップ３１の第２の複合反転論
理回路２２のノアゲート４も、図示するように直列接続
されたオアゲート４３およびナントゲート４４に置き替
えられ、このオアゲート４３にアンドゲート２およびア
ンドゲート６の出力信号が入力される。また複合反転論
理回路２２の最終段に位置するナントゲート４４には、
オアゲート４３の出力信号とともにダイレクトセット信
号Ｏ３が入力される。

またスレーブフリップフロップ３２の複合反転論理回路
２３．２４の最終段に位置するナントゲート９．１０は
、それぞれ３人力型のナントゲート部９’、１０’　に
置き替えられ、このうち一方のナントゲート部９′の一
つの入力端にはダイレクトセット信号ＤＳが、使方のナ
ントゲート部１０’の一つの入力端にはダイレクトリセ
ット信号ＤＲがそれぞれ入力される。

このような構成において、いま論理ＩＩ　Ｏ″のダイレ
クトリセット信号「πが入力されれば、他の信号にかか
わりなく信号Ｃ，Ｊが論理“１″に、信号り、１が論理
“０°′にそれぞれ強制的に設定される。また論理“０
″のダイレクトセット信号「百が入力されれば、信号り
、Ｊが論理“１”に、信号Ｃ，Ｊが論理“０″にそれぞ
れ強制的に設定される。

なお第３図に示した実施例ではダイレクトセット信号、
ダイレクトリセット信号をともに与える場合について説
明したが、これはどちらか一方のみを与えるようにして
も良い。

本発明は、上記実施例に限定するものではなく。

種々の変形が可能である。たとえば上記実施例ではクロ
ック信号ＣＫの立ち下がり時のセット信号＄１リセット
信号Ｒの状態によってスレーブフリップ７０ツブの動作
を定めるようにしたが、クロック信号ＣＫの立ち−Ｌが
りまたは反転クロック信号ＣＫの立ち上がり、立ち下が
り時のセラ１−信号Ｓ、リレット信号１での状態によっ
て定まるようにしてもよい。またクロック信号ＧＫとＧ
Ｋを供給する際、供給源を１つにし、回路内にインバー
タを追加してもよい。

さらに上記実施例はセットリセット型フリップフロップ
回路であたっが、スレーブフリップフロップの出力信号
をマスタフリップフロップに帰還するようなフリツプフ
ロツプ回路であれば、ＪＫフリップフロップ回路にも、
■フリップフロップ回路にも、Ｄフリップフロップ回路
にも適用できる。

第４図はＪＫフリップフロップ回路に本発明を適用した
ものである。

アンドゲート１１１とオアゲート１０１とナントゲート
１０３は複合論理回路（第１の複合論理回路）１２１を
構成し、ナントゲート１１２とオアゲー１−１０２とナ
ントゲート１０４はもう一つの複合論理回路（第２の複
合論理回路）１２２を構成している。入力信号Ｊとクロ
ック信号ＣＫを入力とする第１の複合論理回路１２１の
出力信号Ｃは、アンドゲート１５２とオアゲート１０６
を介して入力信号にとクロック信号ＧＫを入力とする第
２の複合反転論理回路１２２のナントゲート１０４に入
力され、第２の複合論理回路１２２の出力信号Ｔはアン
ドゲート１５１とオアゲート１０５を介して第１の複合
論理回路１２１のナントゲート１０３に入力される。す
なわち、第１１Ｊ−３よび第２の複合論理回路１２１．
１２２は一方の出力を他方の入力とするようにその入出
力端が交差結合されてマスタフリップフロップ１３１を
構成し、その交差結合経路の途中にはアンドゲート１５
１．１５２とオアゲート１０５．１０６が挿入されてい
る。

アンドゲート１０７とノアゲート１０９は複合論理回路
（第３の複合論理回路）１２３を構成し、マスタフリッ
プフロップ１３１の第１の複合論理回路１２１の出力信
号Ｃとクロック信号ＧＫとが入力どして与えられる。ま
たアンドゲート１０８とノアゲート１１０はもう一つの
複合論理回路（第４の複合論理回路）１２４を構成し、
マスタフリップフロップ１３１の第２の複合論理回路１
２２の出力信号Ｆとクロック信号Ｇ　Ｋとが入力として
与えられる。この第３の複合論理回路１２３の出力信号
りは第４の複合論理回路１２４のノアゲート１１０に入
力され、第４の複合論理回路１２４の出力信号Ｍは第３
の複合論理回路１２３のノアゲート１０９に入力される
。すなわら、これら第３おにび第４の複合論理回路１２
３゜１２４は一方の出力を他方の入力とする如くその入
出力端が交差結合されてスレーブフリップフロップ１３
２を構成している。４【お、複合論理回路１２３．１２
４の出力１−、Ｍはインバータ１１３゜１１４により反
転され出力信号Ｑ、Ｑが出力される。

ナントゲート１０３に接続されたノアゲート１０５の一
端には第２の複合論理回路１２２の出力信号Ｆが入力さ
れ、他端にはアンドゲート１５１の出力信号が入力され
る。アンドゲート１５１の一端には第３の複合論理回路
１２３の出力信＠Ｌが入力され、他端にはクロック信号
ＣＫが入力される。ナントゲート１０４に接続されたオ
アゲート１０６の一端には第１の複合論理回路１２１の
出力信号Ｃが入力され、他端にはアンドゲート１５２の
出力信号が入力される。アンドゲート１５１の一端には
第４の複合論理回路１２４の出力信号Ｍが入力され、他
端にはクロック信号ＣＫが入力される。

このＪＫフリップフロップ回路の基本的動作は第５図の
タイミングチャートに示す通りであり、詳細な説明は省
略１ｙる。ここでＪＫフリップフロップが誤動作を起こ
すのはマスタフリップフロップ１３１とスレーブフリッ
プフロップ１３２がクロック信号ＣＫによって同時に動
作をしてしまうためである。第４図に示すＪＫフリップ
フロップ回路においてアンドゲート１５１．１５２がな
い従来のフリップフロップ回路の場合、入力信号Ｊ。

Ｋが変化して、クロック信号ＣＫが“１″になると、ス
レーブフリップフロップ１３２はマスタフリップフロッ
プ１３１のデータを読む。しかもマスタフリップフロッ
プ１３１も次の動作に入っているために、スレーブフリ
ップフロップ１３２のデータがマスタフリップフロップ
１３１に帰還がかかる前にマスタフリップフロップ１３
１の次動作のデータをスレーブフリップフロップ１３２
が受取るとＭ（動作を起こしてしまう。すなわち第５図
において信号Ａ、Ｂの変化の時点ｔａ、ｔｂ、信号り、
Ｅの変化の時点しｄ、ｔｅがｔａ＜ｔｂ。

ｔｄ＜ｔｅになると誤動作を引き起こす。つまり、クロ
ック信号ＧＫが“１”になり、信号り、Ｍが反転し、オ
アゲート１０５．１０６に帰還されるまでの時間が信号
Ａ、Ｄが反転するまでの時間より遅いと誤動作が起こる
。

本実施例ではアンドゲート１５１．１５２を介してクロ
ック信号ＣＫを入力することによりこの誤動作を防止で
きる。すなわちこの状態ではクロック信号ＣＫはＯ″と
なるためにオアゲート１０５．１０６の出力信号はスレ
ーブフリップフロップ１３２の帰還信号Ｍ、Ｌに無関係
にイ【る。

したがってオアゲート１０５．１０６はナントゲート１
０３，１０４の出力Ｃ，Ｄの状態によって決まるため、
結局そのままの状態で保持され誤動作を生じない。

なお、上記実施例ではクロック信号ＣＫとその反転した
クロック信号ＣＫを入力したが、一方のクロック信号の
み入力し、フリップフロップ回路内でインバータにより
他方のクロック信号を生成するようにしてｂよい。

〔発明の効果〕

以−トの通り本発明によれば入力信号にノイズが混入し
た場合であっても誤動作を起こすことがなく、かつゲー
トによる信号の遅延が大ぎくても誤動作を起こすことの
ない信頼性の高いフリップフロップ回路を実現すること
ができる。

しかも、従来のフリップフロップに比べ、少数のゲート
を追加しだだ番プの比較的ｌｌ！甲な回路変更で済み、
ＩＣ化した場合においても回路の専有面積の増大を招く
ことがない。

【図面の簡単な説明】

第１図は本発明の一実施例によるセットリセット型フリ
ップフロップ回路の回路図、第２図は同セットリセット
型フリップフロップ回路の動作を示すタイムチャート、
第３図は本発明の他の実施例によるセットリセット型フ
リップフロップ回路の回路図、第４図は本発明の他の実
施例によるＪＫフリップフロップ回路の回路図、第５図
は同ＪＫフリップフロップ回路の動作を示すタイムチ１
１−１〜、第６図は従来のセットリセットプフロップ回
路の回路図、第７図、第８図は同レッドリセット型フリ
ップフロップ回路の動作を示すタイムチャートである。 ２１、２２．２３．２４・・・複合反転論理回路、３１
・・・マスタフリップフロップ、３２・・・スレーブフ
リップフロップ、１２１，１２２，１２３。 １２４・・・複合論理回路、１３１・・・マスタフリッ
プフロップ、１３２・・・スレーブフリップフロップ。 出願人代理人　　佐　　藤　　−　　声ｊ１第１図 第３図 び−二］−ゴーｌ−「−し−ローヒ」ニー」−ニーＦ−
し一一日」−しＩ−匹！ 第５図 第６図

Claims (1)

1. 【特許請求の範囲】 １、第１の入力信号およびクロック信号を入力する第１
   の複合論理回路と、第２の入力信号および前記クロック
   信号を入力する第２の複合論理回路とを有し、これら第
   １および第２の複合論理回路の一方の出力が他方の入力
   となるように交差結合されたマスタフリップフロップと
   、 前記第１の複合論理回路の出力および前記クロック信号
   を入力する第３の複合論理回路と、前記第２の複合論理
   回路の出力信号および前記クロック信号を入力する第４
   の複合論理回路とを有し、これら第３および第４の複合
   論理回路の一方の出力が他方の入力となるように交差結
   合されたスレーブフリップフロップと 前記マスタフリップフロップの第２の複合論理回路の出
   力から前記第１の複合論理回路の入力に至る第１の交差
   結合経路の途中に挿入され、前記スレーブフリップフロ
   ップの第３の複合論理回路の出力信号および前記クロッ
   ク信号に基づき前記第１の交差結合経路を活性／不活性
   にする第１の論理回路と、 前記マスタフリップフロップの前記第１の複合論理回路
   の出力から前記第２の複合論理回路の入力に至る第２の
   交差結合経路の途中に挿入され、前記スレーブフリップ
   フロップの第４の複合論理回路の出力信号および前記ク
   ロック信号に基づき前記第２の交差結合経路を活性／不
   活性にする第２の論理回路と を備えたことを特徴とするセットリセット型フリップフ
   ロップ回路。