TWI773049B - 半導體裝置 - Google Patents

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TWI773049B
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Abstract

實施方式之半導體裝置包含電路塊以及於特定之時點向電路塊提供時鐘信號之時鐘電路，且時鐘電路具備：輸出電路，其向電路塊輸出時鐘信號；以及控制電路，其對輸出電路輸出時鐘信號之時點進行控制。輸出電路之至少將時鐘信號作為輸入輸出信號之電晶體之閾值電壓係第1閾值電壓，構成控制電路之電晶體之閾值電壓係比第1閾值電壓高之第2閾值電壓。

Description

半導體裝置
本發明之實施方式係關於一種半導體裝置。
隨著半導體裝置之高積體化以及高速化，為了應對信號之低延遲化，而不斷降低搭載於半導體裝置之電晶體之閾值電壓。又，作為低消耗電力技術，使用了一種使未使用之功能塊之電路動作停止之門控時鐘單元。
實施方式要解決之問題在於提供一種能夠維持低延遲特性且降低消耗電力之半導體裝置。
實施方式之半導體裝置包含電路塊以及於特定之時點向電路塊提供時鐘信號之時鐘電路，且時鐘電路具備：輸出電路，向電路塊輸出時鐘信號；以及控制電路，對輸出電路輸出時鐘信號之時點進行控制。輸出電路之至少將時鐘信號作為輸入輸出信號之電晶體之閾值電壓係第1閾值電壓，構成控制電路之電晶體之閾值電壓係比第1閾值電壓高之第2閾值電壓。
根據上述構成，可提供一種能夠維持低延遲特性且降低消耗電力之半導體裝置。
其次，參照圖式對實施方式進行說明。於以下所說明之圖式之記載中，對相同或類似之部分標註相同或類似之符號。然而，圖式係示意性，應注意各構成零件之厚度與平面尺寸之關係等與現實不同。因此，具體之厚度及尺寸應參照以下說明而判斷。又，理所當然，圖式彼此之間亦包含彼此之尺寸關係或比例不同之部分。
又，以下所示之實施方式例示出用以將技術思想具體化之裝置及方法，不對各構成零件之材質、形狀、構造、配置等加以特定。該實施方式可於發明申請專利範圍內進行各種變更。
於以下說明中，為了簡化門控時鐘單元(Clock Gating Cell)、系統時鐘信號clk、閾值電壓，亦有時顯示為CG單元、時鐘信號clk、Vth。
[實施方式]圖1係實施方式之半導體裝置1之示意性整體構成方塊圖。如圖1所示，CG單元11～14可包含與CG單元11～14連接之時鐘信號clk以及緩衝電路411、412、413。CG單元11將時鐘信號clk及賦能信號enA作為輸入信號，且可包含與CG單元11所輸出之時鐘信號gclk連接之順序電路(例如正反器電路311、312)。
CG單元12以時鐘信號clk及賦能信號enB作為輸入信號，且可包含與CG單元12所輸出之時鐘信號gclk連接之順序電路(例如正反器電路313、314)。
CG單元13將時鐘信號clk及賦能信號enC作為輸入信號，且可包含與CG單元13所輸出之時鐘信號gclk連接之順序電路(例如正反器電路315、316)。又，將順序電路(例如正反器電路315、316)連接至與組合電路(例如組合電路215、216)連接並輸出信號之輸出線。
CG單元14將時鐘信號clk及賦能信號enD作為輸入信號，且可包含與CG單元14所輸出之時鐘信號gclk連接之順序電路(例如正反器電路317、318)。又，將順序電路(例如正反器電路317、318)連接至與組合電路(例如組合電路217、218)連接並輸出信號之輸出線。
再者，於以下說明中，與自CG單元11～14輸出之時鐘信號gclk連接之順序電路(例如正反器電路311～318)、以及與將CG單元11～14之輸出信號作為輸入信號之順序電路連接之組合電路(例如組合電路211～218)亦合稱為電路塊。又，電路塊A～D之輸出與組合電路215～218之輸出相同。
圖2係實施方式之半導體裝置1之示意性整體概略方塊圖。如圖2所示，CG單元11～14具備CG單元11～14，該CG單元11～14將時鐘信號clk及賦能信號enA～D作為輸入信號，且控制向電路塊A～D提供時鐘信號gclk。又，如圖2所示，CG單元11～14與電路塊A～D連接。
於以下說明中，亦將CG單元11～14總稱為CG單元10或時鐘電路。又，亦將賦能信號enA～D總稱為賦能信號en。CG單元10響應賦能信號en之輸入而輸出時鐘信號gclk。CG單元10作為門控時鐘單元發揮作用，該門控時鐘單元係藉由輸入賦能信號en(例如0或1)，而針對每個電路塊控制動作或停止，以使是有效還是無效地對各電路塊提供時鐘。
又，對在鎖存電路100、AND電路101、OR(或)電路102之符號後附帶之「H」、「L」、「P」、「N」進行說明。
「H」表示的是構成電路之電晶體之閾值相對較高之電路，「L」表示的是構成電路之電晶體之閾值相對較低之電路。
又，「P」表示的是上升緣觸發型，「N」表示的是下降緣觸發型。
(CG單元10a)對能夠應用於實施方式之半導體裝置1之CG單元10a進行說明。圖3A係能夠應用於實施方式之半導體裝置1之CG單元10a之邏輯電路圖。圖3A係CG單元10a之一例。
圖3A之CG單元10a由作為CG單元10a內之控制電路之一例之鎖存電路100HP(例如D型鎖存器)、以及作為CG單元10a內之輸出電路之一例之AND電路101LP構成。由鎖存電路100HP及AND電路101LP構成之CG單元10a係上升緣觸發型正時鐘用時鐘電路。
如圖3A所示，CG單元10a之輸入端子與從外部輸入之賦能信號en及時鐘信號clk之輸入線連接。鎖存電路100HP之輸入端子與賦能信號en及時鐘信號clk之輸入線連接。AND電路101LP之輸入端子與鎖存電路100HP所輸出之賦能信號enl之輸出線以及時鐘信號clk之輸入線連接。CG單元10a之輸出端子與AND電路101LP所輸出之時鐘信號gclk之輸出線連接。
圖3B係圖3A所示之CG單元10a內之鎖存電路100HP之電路構成圖。圖3B係圖3A所示之CG單元10a內之鎖存電路100HP之一例。
具體而言，如圖3B所示，鎖存電路100HP包含4個NOT(非)電路(例如NOT電路111～114)、及2個傳輸閘極(例如傳輸閘極141、142)。
傳輸閘極141一方面就閘極輸入與時鐘信號clk之輸入線連接。又，傳輸閘極141另一方面就閘極輸入經由NOT電路112連接於時鐘信號clk之輸入線。
進而，傳輸閘極141一方面經由NOT電路111將賦能信號en連接於輸入線，而輸出與NOT電路113及傳輸閘極142之輸入線連接。
傳輸閘極142一方面將時鐘信號clk之輸入線連接閘極輸入。又，傳輸閘極142另一方面經由NOT電路112將時鐘信號clk之輸入線連接於閘極輸入。進而，傳輸閘極142之輸出與NOT電路114連接。
NOT電路113及NOT電路114與鎖存電路100HP所輸出之賦能信號enl之輸出線連接。
在鎖存電路100HP內構成之電晶體(例如場效電晶體)與在AND電路101LP內構成之電晶體(例如場效電晶體)相比，所有電晶體之閾值電壓均設置得較高。
即，藉由使在CG單元10a之鎖存電路100HP內構成之電晶體之閾值電壓高於在CG單元10a之AND電路101LP內構成之電晶體之閾值電壓，能夠抑制因電晶體之漏電流導致消耗電力增大。
於時鐘信號clk為高位準時，鎖存電路100HP將賦能信號en作為賦能信號enl輸出。另一方面，於時鐘信號clk為低位準時，資料流被阻斷，鎖存電路100HP保持以前之資料輸出。
即，CG單元10a係藉由如下方式而控制時鐘信號gclk之輸出，即，於鎖存電路100HP中在時鐘信號clk之上升時間點對賦能信號en進行採樣，根據該值來判斷是藉由AND電路101LP使剛採樣後之時鐘脈衝通過還是阻止該剛採樣後之時鐘脈衝。
即，CG單元10a內之AND電路101LP基於自鎖存電路100HP輸出之賦能信號enl及時鐘信號clk而輸出時鐘信號gclk。因此，對時鐘信號gclk要求時鐘信號之低延遲特性，因此在AND電路101LP內構成之電晶體(例如場效電晶體)全部使用低閾值電壓之電晶體。
(CG單元10a之第1比較例)雖然提高電晶體之閾值電壓可抑制電晶體之漏電流，但會導致電晶體之開關速度降低，從而認為亦會對時鐘信號之傳輸產生影響。
因此，與完全由低閾值電壓之電晶體構成之鎖存電路加以比較來說明如下情況，上述情況係指藉由使在鎖存電路100HP內構成之電晶體之閾值電壓高於在CG單元10a之AND電路101LP內構成之電晶體之閾值電壓而不會對時鐘信號之傳輸產生影響。
作為CG單元10a之比較例，對CG單元10a之第1比較例進行說明。於以下說明中，CG單元10a之第1比較例亦稱為第1比較例。
CG單元10a與第1比較例之邏輯電路之構造之不同之處在於，圖3A所示之CG單元10a內之鎖存電路係鎖存電路100LP。
在鎖存電路100LP內構成之電晶體之閾值電壓比在鎖存電路100HP內構成之電晶體低，但與在AND電路101LP內構成之電晶體相同。即，第1比較例之電晶體構造雖然漏電流多，但考慮到了低延遲特性。
其次，對能夠應用於實施方式之半導體裝置1之CG單元10a與第1比較例之動作波形之比較進行說明。圖4係CG單元10a及第1比較例之動作波形之一例。
圖4示出向CG單元10a及第1比較例輸入之賦能信號en及時鐘信號clk、與CG單元10a及第1比較例所輸出之時鐘信號gclk。將自時鐘信號clk之上升緣至各CG單元所輸出之時鐘信號gclk之上升緣為止之時間用延遲時間Tpd進行表示。如圖4所示，CG單元10a之延遲時間Tpd與第1比較例相比並無變化。
即，於CG單元10a中，即便將在鎖存電路100HP內構成之電晶體之所有電晶體之閾值電壓設置得比在AND電路101LP內構成之電晶體高，亦不會對自CG單元10a輸出之時鐘信號gclk之延遲時間產生影響。
圖5係表示CG單元10a及第1比較例之上升/下降時間之模擬結果之表。如圖5所示，CG單元10a及第1比較例之上升緣之延遲時間均為22.7 ps。
如以上所說明，根據實施方式之半導體裝置1，可提供一種能對時鐘線之CG單元10維持時鐘信號之低延遲特性並且降低消耗電力之半導體裝置1。
[實施方式之變化例]對能夠應用於實施方式之變化例之半導體裝置1之CG單元10b進行說明。圖6A係能夠應用於實施方式之變化例之半導體裝置1之CG單元10b之邏輯電路圖。圖6A係CG單元10b之一例。
圖6A之CG單元10b由作為CG單元10b內之控制電路之一例之鎖存電路100HN(例如D型鎖存器)、以及作為CG單元10b內之輸出電路之一例之OR電路102LN構成。
CG單元10b與CG單元10a之邏輯電路之構造之不同之處在於，圖6A所示之CG單元10b內之鎖存電路係鎖存電路100HN。又，CG單元10b係OR電路102LN，而非AND電路101LP。
將在鎖存電路100HN內構成之電晶體(例如場效電晶體)之所有電晶體之閾值電壓設置得比在OR電路102LN內構成之電晶體(例如場效電晶體)更高。
在OR電路102LN內構成之電晶體(例如場效電晶體)全部使用低閾值電壓之電晶體。由鎖存電路100HN及OR電路102LN構成之CG單元10b係下降緣觸發型負時鐘用時鐘電路。
如圖6A所示，CG單元10b之輸入端子與自外部輸入之賦能信號en以及時鐘信號clk之輸入線連接。鎖存電路100HN之輸入端子與賦能信號en以及時鐘信號clk之輸入線連接。OR電路101LN之輸入端子與鎖存電路100HN所輸出之賦能信號enl之輸出線以及時鐘信號clk之輸入線連接。CG單元10b之輸出端子與OR電路102LN所輸出之時鐘信號gclk之輸出線連接。
圖6B係圖6A所示之CG單元10b內之鎖存電路100HN之電路構成圖。圖6B係圖6A所示之CG單元10b內之鎖存電路100HN之一例。
具體而言，如圖6B所示，鎖存電路100HN包含5個NOT電路(例如NOT電路115～119)及2個傳輸閘極(例如傳輸閘極143、144)。
傳輸閘極143一方面就閘極輸入與時鐘信號clk之輸入線連接。又，傳輸閘極143另一方面就閘極輸入經由NOT電路116與時鐘信號clk之輸入線連接。
進而，傳輸閘極143另一方面經由NOT電路115將賦能信號en連接於輸入線，而輸出與NOT電路117及傳輸閘極144之輸入線連接。
傳輸閘極144一方面將時鐘信號clk之輸入線連接於閘極輸入。又，傳輸閘極144另一方面經由NOT電路116將時鐘信號clk之輸入線連接於閘極輸入。再者，傳輸閘極144之輸出與NOT電路118連接。
NOT電路117及NOT電路118經由NOT電路119連接於鎖存電路100HN所輸出之賦能信號enl之輸出線。
CG單元10b之動作係藉由以下方式而控制時鐘信號gclk之輸出，即，相對於CG單元10a之時鐘信號clk之上升緣，在時鐘信號clk之下降緣時間點對賦能信號en進行採樣，根據該值來判斷是藉由OR電路102LN使剛採樣後之時鐘脈衝通過還是阻止剛採樣後之時鐘脈衝。
圖6所示之CG單元10b之動作波形及效果係將CG單元10a之時鐘信號clk之上升緣變更為時鐘信號clk之下降緣而獲得之動作波形及效果，基本動作及效果與CG單元10a相同，因此省略圖式及說明。
[另一實施方式]對能夠應用於另一實施方式之半導體裝置1之CG單元10c進行說明。圖7A係能夠應用於另一實施方式之半導體裝置1之CG單元10c之邏輯電路圖。圖7A係CG單元10c之一例。
圖7A之CG單元10c由作為CG單元10c內之控制電路之一例之鎖存電路100HP(例如D型鎖存器)、以及作為CG單元10c內之輸出電路之一例之AND電路101HP構成。
如圖7B所示，在AND電路101HP內構成之將時鐘信號clk作為輸入信號之電晶體(例如n-chTr.121、p-chTr.122)之閾值電壓設置得比將賦能信號en作為輸入信號之電晶體(例如n-chTr.123、p-chTr.124)低。
即，於CG單元10c中，鎖存電路100HP之所有電晶體及AND電路101HP內構成之不將時鐘信號clk作為輸入信號之電晶體之閾值電壓，高於在AND電路101HP內構成之將時鐘信號clk作為輸入信號之電晶體之閾值電壓。
包含鎖存電路100HN及AND電路101HP之CG單元10c係上升緣觸發型正時鐘用時鐘電路。
CG單元10c與CG單元10a之邏輯電路之構造之不同之處在於，圖6A所示之CG單元10c內之AND電路係AND電路101HP。CG單元10c內之其它構造與實施方式相同。
圖7B係圖7A所示之CG元件10c內之AND電路101HP之電路構成圖。圖7B係圖7A所示之CG元件10c內之AND電路101HP之一例。
具體而言，如圖7B所示，AND電路101HP由2個n通道電晶體(例如n通道場效電晶體n-FET121、123)、2個p通道電晶體(例如p通道場效電晶體p-FET122、124)、以及NOT電路120構成。
於以下說明中，亦將n通道場效電晶體n-FET、p通道場效電晶體p-FET稱為n-chTr.、p-chTr.。
n-chTr.121及p-chTr.122就閘極輸入與時鐘信號clk之輸入線連接。又，p-chTr.122及n-chTr.121之汲極與p-chTr.124之汲極及NOT電路120連接。
n-chTr.123及p-chTr.124就閘極輸入與賦能信號en之輸入線連接。p-chTr.122及p-chTr.124之源極與電源連接。n-chTr.121之源極與n-chTr.123之汲極連接。n-chTr.123之源極與地面GND連接。
NOT電路120與AND電路101HP所輸出之時鐘信號gclk之輸出線連接。
(CG單元10c之第2比較例)考慮到於以下兩種情形時對時鐘信號clk之傳輸產生之影響存在差異，上述情況係僅使在AND電路101HP內構成之不將時鐘信號clk作為輸入信號之電晶體成為高閾值電壓之情況；以及使所有電晶體成為高閾值電壓之情況，上述所有電晶體包含在AND電路101HP內構成之將時鐘信號clk作為輸入信號之電晶體在內。
因此，以下對下述情況進行說明，即，相較於使所有電晶體成為高閾值電壓之情況，上述所有電晶體包含在AND電路101HP內構成之將時鐘信號clk作為輸入信號之電晶體在內，僅使在AND電路101HP內構成之不將時鐘信號clk作為輸入信號之電晶體成為高閾值電壓之情況並不會對時鐘信號clk之傳輸產生影響。
作為CG單元10c之比較例，對CG單元10c之第2比較例進行說明。於以下說明中，亦將CG單元10c之第2比較例稱為第2比較例。
CG單元10c與第2比較例之邏輯電路之構造之不同之處在於，在AND電路101HP內構成之電晶體之閾值電壓不同。第2比較例係將在AND電路101HP內構成之電晶體全部設置得比在CG單元10c之AND電路101HP內構成之將時鐘信號作為輸入信號之電晶體更高。
CG單元10c內之構成為AND電路101HP之電晶體係圖8所示之AND電路101HPA之電晶體之閾值電壓構成。
第2比較例子內之構成為AND電路101HP之電晶體係圖8所示之AND電路101HPB之電晶體之閾值電壓構成。圖8係CG單元10c及第2比較例之圖7B所示之AND電路101HP內之電晶體之閾值電壓之構成表。
其次，對能夠應用於實施方式之半導體裝置1之CG單元10c與第2比較例之動作波形之比較進行說明。圖9係CG單元10c及第2比較例之動作波形之一例。
圖9示出向CG單元10a、第1比較例、CG單元10c及第2比較例輸入之賦能信號en及時鐘信號clk、與CG單元10a、第1比較例、CG單元10c及第2比較例所輸出之時鐘信號gclk。
又，將自時鐘信號clk之上升緣至各CG單元所輸出之時鐘信號gclk之上升緣為止之時間用延遲時間Tpd進行表示。
如圖9所示，雖然與CG單元10a及第1比較例相比，CG單元10c之延遲時間Tpd稍大，但延遲時間Tpd之影響小。如圖9所示，與CG單元10a、第1比較例以及CG單元10c相比，第2比較例之延遲時間Tpd大，且延遲時間Tpd之影響大。
圖10係表示CG單元10c及CG單元10a之上升/下降時間之模擬結果之表。CG單元10c及CG單元10a之上升之延遲時間如圖10所示，CG單元10c為24.7 ps，CG單元10a為22.7 ps。
即，於CG單元10c內，即便將在AND電路101HP內構成之以時鐘信號作為輸入信號之電晶體以外之所有電晶體之閾值電壓設置得比在AND電路101HP內構成之以時鐘信號作為輸入信號之電晶體更高，亦不會對自CG單元10c輸出之時鐘信號gclk之延遲時間產生太大影響。
(時點限制)其次，對CG單元10之時點限制及CG單元10之置換進行說明。至此，對CG單元10所輸出之時鐘信號gclk之延遲時間進行了說明，但於CG單元10內之鎖存電路中，規定了鎖存電路進行動作時所需之建立時間及保持時間。因此，CG單元10內之鎖存電路需要滿足鎖存電路進行動作時所需之建立時間及保持時間之動作範圍。
即，於CG單元10內之鎖存電路中，存在鎖存電路進行動作時所需之建立時間及保持時間之時點限制。
以下說明中，於CG單元10內之鎖存電路內構成之電晶體為相對較高之閾值電壓之情形時，將相對於CG單元10內之鎖存電路之時鐘信號clk之時鐘緣，準備賦能信號en之時間亦稱為建立時間130HP。又，將相對於CG單元10內之鎖存電路之時鐘信號clk之時鐘緣，保持賦能信號en之時間亦稱為保持時間131HP。
於CG單元10內之鎖存電路內構成之電晶體為相對較低之閾值電壓之情形時，將相對於CG單元10內之鎖存電路之時鐘信號clk之時鐘緣，準備賦能信號en之時間亦稱為建立時間130LP。又，將相對於CG單元10內之鎖存電路之時鐘信號clk之時鐘緣，保持賦能信號en之時間亦稱為保持時間131LP。
圖11A係對在CG單元10內之鎖存電路內構成之電晶體為相對較高之閾值電壓時之時鐘信號clk之建立時間130HP及保持時間131HP之限制進行表示之動作波形圖。
圖11B係對在CG單元10內之鎖存電路內構成之電晶體為相對較低之閾值電壓時之時鐘信號之建立時間130LP及保持時間131LP之限制進行表示之動作波形圖。
關於圖11A所示之建立時間130HP及保持時間131HP，由於在CG單元10內之鎖存電路內構成之電晶體為相對較高之閾值電壓，故而比圖11B所示之建立時間130LP及保持時間131LP長。
圖11C係表示在CG單元10內之鎖存電路之電晶體相對較高時與相對較低時，能否對賦能信號en1之有效時間長之CG單元A以及賦能信號en2之有效時間短之CG單元B進行置換之動作波形圖。
具體而言，如圖11C所示，賦能信號en1之有效時間長之CG單元A滿足建立時間130HP及保持時間131HP之限制，因此可以置換成在鎖存電路內構成之電晶體為相對較高之閾值電壓之CG單元10。然而，如圖11C所示，賦能信號en2之有效時間短之CG單元B不滿足建立時間130HP及保持時間131HP之限制，因此無法置換成鎖存電路內構成之電晶體為相對較高之閾值電壓之CG單元10。
(器件構造)其次，對於在能夠應用於本發明之若干實施方式之半導體裝置1之CG單元10內構成之電晶體，藉由變更電晶體之器件構造，能夠實現不同之閾值電壓。
以下，參照圖12～圖15所示之n通道MOSFET(金屬氧化膜半導體場效電晶體)之內部構造來說明實現不同閾值電壓之電晶體之器件構造之不同。
圖12係能夠於應用了本技術之若干實施方式之半導體裝置中加以應用之CG單元10內之器件構造之剖視圖。又，圖12係CG單元10內之器件構造之一例。
具有閘極長度Lg2且閾值電壓高之電晶體能夠藉由使其閘極長度比具有閘極長度Lg1且閾值電壓低之電晶體之閘極長度長，而提高n通道MOSFET之閾值電壓。
圖13係能夠應用於實施方式之半導體裝置之CG單元10內之另一器件構造之剖視圖。又，圖13係CG單元10內之器件構造之一例。
閘極氧化膜具有膜厚Tox2且閾值電壓高之電晶體能夠藉由使其閘極氧化膜之膜厚比閘極氧化膜具有膜厚Tox1且閾值電壓低之電晶體之閘極氧化膜之膜厚厚，而提高n通道MOSFET之閾值電壓。
圖14係能夠應用於實施方式之半導體裝置之CG單元10內之另一器件構造之剖視圖。又，圖14係CG單元10內之器件構造之一例。
閘極氧化膜正下方之半導體區域具有雜質濃度NA2且閾值電壓高之電晶體能夠藉由使其雜質濃度比閘極氧化膜正下方之半導體區域具有雜質濃度NA1且閾值電壓低之電晶體之雜質濃度高，而提高n通道MOSFET之閾值電壓。
圖15係能夠應用於實施方式之半導體裝置之CG單元10內之另一器件構造之剖視圖。又，圖15係CG單元10內之器件構造之一例。
具有基板電壓Vsub2且閾值電壓高之電晶體能夠藉由相比具有基板電壓Vsub1且閾值電壓低之電晶體，以源極電壓為基準施加負電壓之基板偏壓值，而提高n通道MOSFET之閾值電壓。
已說明本發明之若干實施方式，但該等實施方式係作為示例而提出，並不意圖限定發明之範圍。該等新穎之實施方式能夠以其它各種方式進行實施，於不脫離發明之主旨之範圍內能夠進行各種省略、置換、變更。該等實施方式及其變化包含在發明之範圍及主旨內，並且包含在發明申請專利範圍中所記載之發明及其均等範圍內。
例如，關於構成為能夠應用於上述本發明之若干實施方式之半導體裝置1之CG單元10之電晶體，作為代表例說明了n通道之MOSFET(金屬氧化膜半導體場效電晶體)，但亦可為p通道之MOSFET。  相關申請之引用 本申請基於2020年07月07日提出申請之先前之日本專利申請第2020-117201號之優先權而主張優先權利益，並藉由引用將其全部內容併入本文中。
1:半導體裝置 10:CG單元 10a:CG單元 10b:CG單元 10c:CG單元 11:CG單元 12:CG單元 13:CG單元 14:CG單元 100HP:鎖存電路 100HN:鎖存電路 101HP:AND電路 101LP:AND電路 102LN:OR電路 111:NOT電路 112:NOT電路 113:NOT電路 114:NOT電路 115:NOT電路 116:NOT電路 117:NOT電路 118:NOT電路 119:NOT電路 120:NOT電路 121:n通道電晶體 122:p通道電晶體 123:n通道電晶體 124:p通道電晶體 141:傳輸閘極 142:傳輸閘極 143:傳輸閘極 144:傳輸閘極 211:組合電路 212:組合電路 213:組合電路 214:組合電路 215:組合電路 216:組合電路 217:組合電路 218:組合電路 311:正反器電路 312:正反器電路 313:正反器電路 314:正反器電路 315:正反器電路 316:正反器電路 317:正反器電路 318:正反器電路 411:緩衝電路 412:緩衝電路 413:緩衝電路 A:電路塊 B:電路塊 C:電路塊 D:電路塊
圖1係實施方式之半導體裝置之示意性整體構成方塊圖。  圖2係實施方式之半導體裝置之示意性整體概略方塊圖。  圖3A係實施方式之半導體裝置之門控時鐘單元之邏輯電路圖。  圖3B係圖3A所示之門控時鐘單元內之鎖存電路之電路構成圖。  圖4係門控時鐘單元之動作波形例。  圖5係表示門控時鐘單元之上升/下降時間之模擬結果之表。  圖6A係實施方式之變化例之半導體裝置之門控時鐘單元之邏輯電路圖。  圖6B係圖6A所示之門控時鐘單元內之鎖存電路之電路構成圖。  圖7A係能夠應用於另一實施方式之半導體裝置之門控時鐘單元之邏輯電路圖。  圖7B係圖7A所示之門控時鐘單元內之AND(與)電路之電路構成圖。  圖8係圖7B所示之AND電路內之電晶體構成表。  圖9係另一實施方式之半導體裝置之門控時鐘單元之動作波形例。  圖10係表示另一實施方式之半導體裝置之門控時鐘單元之上升/下降時間之模擬結果之表。  圖11A係表示於門控時鐘單元內之鎖存電路內構成之電晶體之閾值電壓相對較高時，時鐘信號之建立時間及保持時間之限制之動作波形圖。  圖11B係表示於門控時鐘單元內之鎖存電路內構成之電晶體之閾值電壓相對較低時，時鐘信號之建立時間及保持時間之限制之動作波形圖。  圖11C係表示於門控時鐘單元內之鎖存電路之電晶體相對較高時與相對較低時，能否對賦能信號en1之有效時間長之門控時鐘單元以及賦能信號en2之有效時間短之門控時鐘單元進行置換之動作波形圖。  圖12係能夠於應用了本技術之若干實施方式之半導體裝置中加以應用之門控時鐘單元內之器件構造之剖視圖。  圖13係能夠於應用了本技術之若干實施方式之半導體裝置中加以應用之門控時鐘單元內之另一器件構造之剖視圖。  圖14係能夠於應用了本技術之若干實施方式之半導體裝置中加以應用之門控時鐘單元內之另一器件構造之剖視圖。  圖15係能夠於應用了本技術之若干實施方式之半導體裝置中加以應用之門控時鐘單元內之另一器件構造之剖視圖。
10a:CG單元
100HP:鎖存電路
101LP:AND電路
111:NOT電路
112:NOT電路
113:NOT電路
114:NOT電路
141:傳輸閘極
142:傳輸閘極

Claims (8)

  1. 一種半導體裝置，其包含電路塊以及於特定之時點向上述電路塊提供時鐘信號之時鐘電路，且 上述時鐘電路具備： 輸出電路，其將上述時鐘信號輸出至上述電路塊；以及 控制電路，其對上述輸出電路輸出上述時鐘信號之時點進行控制； 上述輸出電路之至少將上述時鐘信號作為輸入輸出信號之電晶體之閾值電壓係第1閾值電壓， 構成上述控制電路之電晶體之閾值電壓係比上述第1閾值電壓高之第2閾值電壓。
  2. 如請求項1之半導體裝置，其中 上述控制電路係如下所述之鎖存電路： 將上述時鐘信號以及賦能信號作為輸入信號，於上述時鐘信號之上升或下降時間點對上述賦能信號進行採樣，將所採樣之上述賦能信號輸出至上述輸出電路。
  3. 如請求項2之半導體裝置，其中 上述輸出電路係如下所述之AND電路： 將上述控制電路所輸出之上述賦能信號以及上述時鐘信號作為輸入信號。
  4. 如請求項2之半導體裝置，其中 上述輸出電路係如下所述之OR電路： 將上述控制電路所輸出之上述賦能信號以及上述時鐘信號作為輸入信號。
  5. 如請求項1至4中任一項之半導體裝置，其中 上述第1閾值電壓之電晶體與上述第2閾值電壓之電晶體之閘極長度不同。
  6. 如請求項1至4中任一項之半導體裝置，其中 上述第1閾值電壓之電晶體與上述第2閾值電壓之電晶體之閘極氧化膜之膜厚不同。
  7. 如請求項1至4中任一項之半導體裝置，其中 上述第1閾值電壓之電晶體與上述第2閾值電壓之電晶體之閘極氧化膜下之半導體區域之雜質濃度不同。
  8. 如請求項1至4中任一項之半導體裝置，其中 上述第1閾值電壓之電晶體與上述第2閾值電壓之電晶體之基板偏壓值不同。
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網路文獻 Syed Shakir Iqbal, Nishant Madan, Mayank Tutwani " Low Power High Density Clock Gate"2014年7月23日公開文件 https://www.design-reuse.com/articles/34973/low-power-high-density-clock-gate.html

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