JP4355705B2 - 乗算装置、及び演算装置 - Google Patents
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- 238000007781 pre-processing Methods 0.000 claims description 56
- 230000003213 activating effect Effects 0.000 claims description 8
- 238000012937 correction Methods 0.000 description 19
- 238000010586 diagram Methods 0.000 description 14
- 238000010606 normalization Methods 0.000 description 14
- 238000011156 evaluation Methods 0.000 description 6
- 238000000034 method Methods 0.000 description 5
- 238000012545 processing Methods 0.000 description 3
- 102100029055 Exostosin-1 Human genes 0.000 description 1
- 101000918311 Homo sapiens Exostosin-1 Proteins 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 238000007599 discharging Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
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- G06—COMPUTING; CALCULATING OR COUNTING
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- G06F2207/3804—Details
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Description
図1は、本実施の形態に係るベクトル乗算装置の構成を示すブロック図である。本実施の形態に係るベクトル乗算装置は、ベクトルレジスタ1、ベクトルレジスタ2、マスクレジスタ3、乗算回路4、前処理回路5、指数部加算器6、浮動小数点加算器7、固定小数点加算器8、0カウンタ9、正規化丸め回路10、指数部補正回路11、及び選択回路12を備えている。
次に、図2を参照して、本実施の形態に係る乗算回路4を詳しく説明する。上述の部分積生成回路41は、nビットの乗数(multiplier)とnビットの被乗数(multiplicand)との乗算を行う「乗算アレイ」である。上述の通り、乗数としては、第1オペランドOP1に関連する第1仮数部MNT1が入力され、被乗数としては、第2オペランドOP2に関連する第2仮数部MNT2が入力される。この乗算アレイにおいて、乗数の1つのビットと被乗数との乗算が行われ、1段の部分積(partial product)が生成される。乗数の全てのビットに関して乗算が行われることにより、n段の部分積が生成される。そのn段の部分積は、図2に示されるように、筆算の形に並べられる。このn段の部分積を加算することによって、積が求められる。
図3は、64ビット固定小数点のフォーマットを示している。この場合、64ビットのオペランドの全てが、そのまま64ビットの仮数部MNT1又はMNT2となる。そして、その64ビットの仮数部MNT1及びMNT2が、乗数及び被乗数として乗算アレイに入力される。図4は、64ビット固定小数点の場合の乗算アレイを示している。64ビットの全てが有効桁であるため、未使用領域Rx(値が0に固定される領域)は存在せず、乗算アレイ中の全ての領域が有効領域Reとなる。図2に示された領域Ra〜Rdを参照すると、有効領域Reは「Re=Ra+Rb+Rc+Rd」と表される。
図5は、32ビット固定小数点のフォーマットを示している。この場合、オペランドの有効桁は32ビットだけである。従って、有効桁32ビットの下位側に32ビット分の“0”が付け足され、それにより64ビットの仮数部MNT1又はMNT2が生成される。そして、その64ビットの仮数部MNT1及びMNT2が、乗数及び被乗数として乗算アレイに入力される。図6は、32ビット固定小数点の場合の乗算アレイを示している。この場合、有効桁は上位32ビットだけであり、乗算アレイのうち乗数及び被乗数の有効桁に対応する有効領域Reは「Re=Ra+Rb」と表される(図2参照)。それ以外の領域、すなわち、乗数又は被乗数の下位32ビットに対応する領域は、未使用領域Rxとなる。図6において、乗算アレイ全体の75%にあたる領域が未使用領域Rxである。
図7は、倍精度浮動小数点のフォーマットを示している。この場合、64ビットのオペランドは、符号S(1ビット)、指数E(11ビット)、及び仮数M(52ビット)を含んでいる。このうち符号Sと指数Eが指数部EXP1又はEXP2となる。一方、52ビットの仮数Mの先頭には隠しビット(hidden bit)“1”が付け足され、また、その下位側には11ビット分の“0”が付け足される。これにより、64ビットの仮数部MNT1又はMNT2が生成される。そして、その64ビットの仮数部MNT1及びMNT2が、乗数及び被乗数として乗算アレイに入力される。図8は、倍精度浮動小数点の場合の乗算アレイを示している。この場合、有効桁は上位53ビットであり、乗算アレイのうち乗数及び被乗数の有効桁に対応する有効領域Reは「Re=Ra+Rb+Rc」と表される(図2参照)。それ以外の領域、すなわち、乗数又は被乗数の下位11ビットに対応する領域は、未使用領域Rxとなる。図8において、乗算アレイ全体の約31%にあたる領域が未使用領域Rxである。
図9は、単精度浮動小数点のフォーマットを示している。この場合、32ビットのオペランドは、符号S(1ビット)、指数E(8ビット)、及び仮数M(23ビット)を含んでいる。このうち符号Sと指数Eが指数部EXP1又はEXP2となる。一方、23ビットの仮数Mの先頭には隠しビット“1”が付け足され、また、その下位側には40ビット分の“0”が付け足される。これにより、64ビットの仮数部MNT1又はMNT2が生成される。そして、その64ビットの仮数部MNT1及びMNT2が、乗数及び被乗数として乗算アレイに入力される。図10は、単精度浮動小数点の場合の乗算アレイを示している。この場合、有効桁は上位24ビットであり、乗算アレイのうち乗数及び被乗数の有効桁に対応する有効領域Reは「Re=Ra」と表される(図2参照)。それ以外の領域、すなわち、乗数又は被乗数の下位40ビットに対応する領域は、未使用領域Rxとなる。図10において、乗算アレイ全体の約86%にあたる領域が未使用領域Rxである。
次に、既出の図面を適宜参照しながら、本実施の形態に係るベクトル乗算装置の動作例を説明する。
図1において、前処理回路5、乗算回路4、及び選択回路12へ供給される乗算命令MCは、「64ビット固定小数点乗算」である。
図1において、前処理回路5、乗算回路4、及び選択回路12へ供給される乗算命令MCは、「32ビット固定小数点乗算」である。
図1において、前処理回路5、乗算回路4、及び選択回路12へ供給される乗算命令MCは、「倍精度浮動小数点乗算」である。
図1において、前処理回路5、乗算回路4、及び選択回路12へ供給される乗算命令MCは、「単精度浮動小数点乗算」である。
マスクビットMASKが無効の場合、全てのイネーブル信号ENB−a〜ENB−dが無効に設定される。その結果、乗算アレイの全ての領域Ra〜Rdにおいて、初段ダイナミック回路のディスチャージ動作は完全に停止する。従って、消費電力が低減される。また、選択回路12は、出力する結果データRESの値を全て0に設定する。このように、マスクビットMASKによって、第1オペランドOP1と第2オペランドOP2との乗算はマスクされる。
本実施の形態によれば、乗算命令MCやマスクビットMASKに基づいて、複数種類のイネーブル信号ENB−a〜ENB−dの状態が制御される。これにより、オペランドのフォーマットに応じて、乗算アレイ41における未使用領域Rxを非活性化することが可能となる。より具体的には、その未使用領域Rxにおける初段ダイナミック回路のディスチャージ動作を完全に停止させることが可能となる。更に、ディスチャージ動作が停止した初段ダイナミック回路以降のダイナミック回路の動作も抑制される。従って、複数のフォーマットを扱う乗算装置の消費電力が低減される。
本発明は、乗算装置以外の演算装置にも適用され得る。例として、図13は、本発明が適用されたベクトル演算装置を示している。このベクトル演算装置は、浮動小数点形式や固定小数点形式といった複数種類のデータフォーマットをサポートしている。図13に示されるように、ベクトル乗算装置は、ベクトルレジスタ1、ベクトルレジスタ2、マスクレジスタ3、前処理回路5、演算制御回路101、浮動小数点演算器102、固定小数点演算器103、及び選択回路104を備えている。
3 マスクレジスタ
4 乗算回路
5 前処理回路
6 指数部加算器
7 浮動小数点加算器
8 固定小数点加算器
9 0カウンタ
10 正規化丸め回路
11 指数部補正回路
12 選択回路
21 nMOS論理
22 評価トランジスタ
23 イネーブルスイッチ
41 部分積生成回路(乗算アレイ)
42 部分積制御回路
43 デコーダ
44 部分積加算器
101 演算制御回路
102 浮動小数点演算器
103 固定小数点演算器
104 選択回路
ENB イネーブル信号
EXP1 第1指数部
EXP2 第2指数部
MASK マスクビット
MC 乗算命令
MNT1 第1仮数部
MNT2 第2仮数部
OC 演算命令
OP1 第1オペランド
OP2 第2オペランド
Re 有効領域
Rx 未使用領域
Claims (13)
- nビット(nは自然数)の乗数とnビットの被乗数との乗算を行うことによって部分積を生成する乗算アレイと、
前記生成された部分積を加算する加算器と、
前記乗算の有効/無効を示すマスクビットが格納されるマスクレジスタと、
前記乗算アレイのうち前記乗数及び前記被乗数の有効桁に対応する有効領域を活性化するイネーブル信号を生成する部分積制御回路と
を備え、
前記有効桁は、前記乗数及び前記被乗数のフォーマットに依存し、
前記部分積制御回路は、前記フォーマットを指定する乗算命令及び前記マスクビットに応じて前記イネーブル信号の状態を制御し、
前記マスクビットが無効を示す場合、前記部分積制御回路は、前記イネーブル信号を全て無効に設定する
乗算装置。 - 請求項1に記載の乗算装置であって、
前記乗算アレイはダイナミック回路で構成され、
前記乗算アレイの初段ダイナミック回路は、前記イネーブル信号によりオン/オフされるスイッチを有し、
前記イネーブル信号が無効の場合、前記スイッチはオフされ、前記ダイナミック回路のディスチャージ動作は停止する
乗算装置。 - 請求項1又は2に記載の乗算装置であって、
前記イネーブル信号は、
前記乗算アレイのうち第1領域を活性化する第1イネーブル信号と、
前記乗算アレイのうち第2領域を活性化する第2イネーブル信号と
を含み、
前記乗数及び前記被乗数のフォーマットが第1フォーマットである場合、
前記有効領域は、前記第1領域であり、
前記部分積制御回路は、前記第1イネーブル信号を有効に設定し、前記第2イネーブル信号を無効に設定し、
前記乗数及び前記被乗数のフォーマットが第2フォーマットである場合、
前記有効領域は、前記第1領域及び前記第2領域であり、
前記部分積制御回路は、前記第1イネーブル信号及び前記第2イネーブル信号を有効に設定する
乗算装置。 - 請求項1乃至3のいずれかに記載の乗算装置であって、
前記フォーマットは、単精度浮動小数点形式、倍精度浮動小数点形式、32ビット固定小数点形式、及び64ビット固定小数点形式を含む
乗算装置。 - 請求項1乃至4のいずれかに記載の乗算装置であって、
第1オペランドが格納される第1レジスタと、
第2オペランドが格納される第2レジスタと、
第1前処理回路と、
第2前処理回路と
を更に備え、
前記第1前処理回路は、前記乗算命令に従って前記第1オペランドを指数部と仮数部に分割し、前記第1オペランドの仮数部を前記乗数として前記乗算アレイに出力し、
前記第2前処理回路は、前記乗算命令に従って前記第2オペランドを指数部と仮数部に分割し、前記第2オペランドの仮数部を前記被乗数として前記乗算アレイに出力する
乗算装置。 - 請求項5に記載の乗算装置であって、
前記第1レジスタ、前記第2レジスタ、及び前記マスクレジスタは、ベクトルデータが格納されるベクトルレジスタであり、
前記第1オペランドは、前記第1レジスタに格納される第1ベクトルデータの各要素であり、
前記第2オペランドは、前記第2レジスタに格納される第2ベクトルデータの各要素であり、
前記マスクビットは、前記マスクレジスタに格納されるベクトルマスクデータの各要素であり、前記第1オペランド及び前記第2オペランドに対応付けられている
乗算装置。 - 請求項5又は6に記載の乗算装置であって、
前記加算器の出力及び前記マスクビットを受け取る選択回路を更に備え、
前記選択回路は、前記加算器の出力に基づいて、前記第1オペランドと前記第2オペランドとの乗算の結果を示す結果データを生成し、
前記マスクビットが無効を示す場合、前記選択回路は、前記結果データの値を0に設定する
乗算装置。 - 請求項7に記載の乗算装置であって、
前記加算器は、
固定小数点形式で前記部分積を加算する固定小数点加算器と、
浮動小数点形式で前記部分積を加算する浮動小数点加算器と
を含み、
前記選択回路は、更に前記乗算命令を受け取り、
前記マスクビットが有効を示す場合、前記選択回路は、前記乗算命令に応じて前記固定小数点加算器及び前記浮動小数点加算器のいずれかの出力を選択し、前記選択された出力に基づいて前記結果データを生成する
乗算装置。 - ダイナミック回路で構成され、乗数と被乗数との乗算を行うことによって部分積を生成する乗算アレイと、
前記生成された部分積を加算する加算器と、
前記乗算の有効/無効を示すマスクビットが格納されるマスクレジスタと、
前記乗算アレイを活性化するイネーブル信号の状態を、前記マスクビットに基づいて制御する部分積制御回路と
を備え、
前記マスクビットが無効を示す場合、前記部分積制御回路は、前記イネーブル信号を無効に設定し、
前記乗算アレイの初段ダイナミック回路は、前記イネーブル信号によりオン/オフされるスイッチを有し、
前記イネーブル信号が無効の場合、前記スイッチはオフされ、前記ダイナミック回路のディスチャージ動作は停止する
乗算装置。 - 請求項9に記載の乗算装置であって、
第1オペランドが格納される第1レジスタと、
第2オペランドが格納される第2レジスタと、
前記第1オペランドの仮数部を前記乗数として前記乗算アレイに出力する第1前処理回路と、
前記第2オペランドの仮数部を前記被乗数として前記乗算アレイに出力する第2前処理回路と
を更に備え、
前記第1レジスタ、前記第2レジスタ、及び前記マスクレジスタは、ベクトルデータが格納されるベクトルレジスタであり、
前記第1オペランドは、前記第1レジスタに格納される第1ベクトルデータの各要素であり、
前記第2オペランドは、前記第2レジスタに格納される第2ベクトルデータの各要素であり、
前記マスクビットは、前記マスクレジスタに格納されるベクトルマスクデータの各要素であり、前記第1オペランド及び前記第2オペランドに対応付けられている
乗算装置。 - 第1オペランドが格納される第1レジスタと、
第2オペランドが格納される第2レジスタと、
前記第1オペランドと前記第2オペランドを用いて演算を行う演算器と、
前記演算の有効/無効を示すマスクビットが格納されるマスクレジスタと、
前記演算器のうち前記第1オペランド及び前記第2オペランドの有効桁に対応する有効領域を活性化するイネーブル信号を生成する演算制御回路と
を備え、
前記有効桁は、前記第1オペランド及び前記第2オペランドのフォーマットに依存し、
前記演算制御回路は、前記フォーマットを指定する演算命令及び前記マスクビットに応じて前記イネーブル信号の状態を制御し、
前記マスクビットが無効を示す場合、前記演算制御回路は、前記イネーブル信号を無効に設定する
演算装置。 - 請求項11に記載の演算装置であって、
前記演算器はダイナミック回路で構成され、
前記演算器の初段ダイナミック回路は、前記イネーブル信号によりオン/オフされるスイッチを有し、
前記イネーブル信号が無効の場合、前記スイッチはオフされ、前記ダイナミック回路のディスチャージ動作は停止する
演算装置。 - 請求項11又は12に記載の演算装置であって、
前記第1レジスタ、前記第2レジスタ、及び前記マスクレジスタは、ベクトルデータが格納されるベクトルレジスタであり、
前記第1オペランドは、前記第1レジスタに格納される第1ベクトルデータの各要素であり、
前記第2オペランドは、前記第2レジスタに格納される第2ベクトルデータの各要素であり、
前記マスクビットは、前記マスクレジスタに格納されるベクトルマスクデータの各要素であり、前記第1オペランド及び前記第2オペランドに対応付けられている
演算装置。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2006046184A JP4355705B2 (ja) | 2006-02-23 | 2006-02-23 | 乗算装置、及び演算装置 |
US11/709,784 US8041758B2 (en) | 2006-02-23 | 2007-02-23 | Multiplier and arithmetic unit |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2006046184A JP4355705B2 (ja) | 2006-02-23 | 2006-02-23 | 乗算装置、及び演算装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2007226489A JP2007226489A (ja) | 2007-09-06 |
JP4355705B2 true JP4355705B2 (ja) | 2009-11-04 |
Family
ID=38445303
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2006046184A Expired - Fee Related JP4355705B2 (ja) | 2006-02-23 | 2006-02-23 | 乗算装置、及び演算装置 |
Country Status (2)
Country | Link |
---|---|
US (1) | US8041758B2 (ja) |
JP (1) | JP4355705B2 (ja) |
Families Citing this family (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2010238011A (ja) * | 2009-03-31 | 2010-10-21 | Nec Computertechno Ltd | ベクトル乗算処理装置および方法ならびにプログラム |
JP5010648B2 (ja) * | 2009-08-03 | 2012-08-29 | エヌイーシーコンピュータテクノ株式会社 | 演算装置及び演算方法 |
US10042606B2 (en) | 2016-05-03 | 2018-08-07 | Altera Corporation | Fixed-point and floating-point arithmetic operator circuits in specialized processing blocks |
US20230297336A1 (en) * | 2022-03-18 | 2023-09-21 | Arm Limited | Multiple multiplication arrays |
Family Cites Families (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6149234A (ja) | 1984-08-16 | 1986-03-11 | Toshiba Corp | 浮動小数点乗算回路 |
JPH05150870A (ja) | 1991-05-20 | 1993-06-18 | Fujitsu Ltd | 演算回路の消費電力低減方式 |
JPH0540605A (ja) | 1991-08-02 | 1993-02-19 | Toshiba Corp | 浮動小数点乗算装置 |
JPH07248895A (ja) | 1994-03-10 | 1995-09-26 | Mitsubishi Electric Corp | 半導体集積回路、半導体記憶装置、半導体一時記憶装置及び半導体演算装置 |
JP3433588B2 (ja) | 1995-10-19 | 2003-08-04 | 株式会社デンソー | マスクデータ生成回路及びビットフィールド操作回路 |
JP3526135B2 (ja) | 1996-05-24 | 2004-05-10 | 株式会社ルネサステクノロジ | ディジタル信号処理装置 |
JPH10326129A (ja) * | 1997-05-23 | 1998-12-08 | Mitsubishi Electric Corp | 半導体装置 |
JPH10333886A (ja) | 1997-05-30 | 1998-12-18 | Sony Corp | 浮動小数点の乗算回路 |
US6065032A (en) | 1998-02-19 | 2000-05-16 | Lucent Technologies Inc. | Low power multiplier for CPU and DSP |
US7418606B2 (en) * | 2003-09-18 | 2008-08-26 | Nvidia Corporation | High quality and high performance three-dimensional graphics architecture for portable handheld devices |
-
2006
- 2006-02-23 JP JP2006046184A patent/JP4355705B2/ja not_active Expired - Fee Related
-
2007
- 2007-02-23 US US11/709,784 patent/US8041758B2/en not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
US8041758B2 (en) | 2011-10-18 |
US20070203964A1 (en) | 2007-08-30 |
JP2007226489A (ja) | 2007-09-06 |
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Date | Code | Title | Description |
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A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20090316 |
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A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20090423 |
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TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
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A01 | Written decision to grant a patent or to grant a registration (utility model) |
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A61 | First payment of annual fees (during grant procedure) |
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|
R150 | Certificate of patent or registration of utility model |
Ref document number: 4355705 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 Free format text: JAPANESE INTERMEDIATE CODE: R150 |
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FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120807 Year of fee payment: 3 |
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FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130807 Year of fee payment: 4 |
|
S111 | Request for change of ownership or part of ownership |
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R350 | Written notification of registration of transfer |
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LAPS | Cancellation because of no payment of annual fees |