JPH10326129A - 半導体装置 - Google Patents

半導体装置

Info

Publication number
JPH10326129A
JPH10326129A JP9134181A JP13418197A JPH10326129A JP H10326129 A JPH10326129 A JP H10326129A JP 9134181 A JP9134181 A JP 9134181A JP 13418197 A JP13418197 A JP 13418197A JP H10326129 A JPH10326129 A JP H10326129A
Authority
JP
Japan
Prior art keywords
instruction
leak
unit
semiconductor device
leak cut
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP9134181A
Other languages
English (en)
Inventor
Hiroaki Suzuki
弘明 鈴木
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Mitsubishi Electric Corp filed Critical Mitsubishi Electric Corp
Priority to JP9134181A priority Critical patent/JPH10326129A/ja
Priority to TW086113675A priority patent/TW348311B/zh
Priority to US08/936,627 priority patent/US5987616A/en
Priority to DE19747755A priority patent/DE19747755C2/de
Priority to KR1019970065528A priority patent/KR100259413B1/ko
Publication of JPH10326129A publication Critical patent/JPH10326129A/ja
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
    • G06F1/26—Power supply means, e.g. regulation thereof
    • G06F1/32—Means for saving power

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Power Sources (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Microcomputers (AREA)
  • Storage Device Security (AREA)

Abstract

(57)【要約】 【課題】 リーク電流を低減するためには、ＩＣチップ
毎にパワーマネージメントプロセッサという特別のハー
ドウエアを付加的に設けなければならなかった。 【解決手段】 命令フェッチ部で取り込んだ命令をデコ
ードしてその結果に応じて、機能ブロックのうち使用さ
れない機能ブロックのリークカットスイッチをオフし
て、この機能ブロックへの電力の供給を遮断する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は、半導体装置に係
り、特にリーク電流をカットする構成を有する半導体装
置に関するものである。
【０００２】
【従来の技術】近年、低消費電力化の観点からＣＭＯＳ
ＬＳＩの電源電圧が低下してきており、今後はこの傾向
が一層強くなることが予想される。低電源電圧下でも性
能を維持するためには、トランジスタのドレイン電流を
十分に確保するとともに、閾値電圧によるロスを少なく
する必要がある。すなわち電源電圧の低下に併せてＭＯ
Ｓトランジスタの閾値電圧も小さくする必要があるが、
閾値電圧を下げると閾値電圧以下の電圧で流れるサブス
レッショールド電流が増加するため、待機時のリーク電
流が大きくなってしまう。
【０００３】このリーク電流をカットする方策として図
７のようなリークカットスイッチを設けた回路構成が提
案されている。図において、７１はこの半導体装置の電
源端子であり、電源電圧ＶDDが印加される。７２は電源
側のリークカットスイッチ、７５はアース側のリークカ
ットスイッチ、７３はリークカットスイッチ７２，７５
に制御電圧を印加する制御端子、７４はＣＭＯＳ回路で
ある。
【０００４】次に動作について説明する。ＣＭＯＳ回路
７４に電力を供給する必要がないときには、制御端子７
３にリークカットスイッチ７２，７５をオフさせる制御
信号を印加し、リークカットスイッチ７２，７５をオフ
させて、電源端子７１に供給されている電源電圧ＶDDを
ＣＭＯＳ回路７４に供給しないようにする。これによ
り、ＣＭＯＳ回路７４のリーク電流の発生を阻止するこ
とができる。
【０００５】このリーク電流カットオフ方式を実現する
場合にはリークカットスイッチ７２，７５をいつどのよ
うなタイミングで動作させるのかという問題が発生す
る。図８は、このタイミングを制御するための装置を備
えた従来の半導体装置を示すブロック図であり、論文S.
Shigematsu, S.Mutoh and Y.Matsuya, "Power Manageme
nt Technique for 1-VLSIs using Embedded Processo
r",∵IEEE 1996 Custom Integrated Circuits Conf., p
p.111-114, 1996.（エス・シゲマツ、エス・ムトオ及び
ワイ・マツヤ「埋め込み型プロセッサを用いた１−ＶＬ
ＳＩの電力管理技術」ＩＥＥＥ１９９６年カスタム集積
回路会議１１１−１１４頁１９９６年）のFig.3 （図
３）に開示されているものである。
【０００６】図８において、８０は半導体装置、８１は
共通メモリ、８２はリークカットスイッチの動作タイミ
ングを制御する信号を生成するパワーマネージメントプ
ロセッサ、８３は低電圧で動作する低電圧アプリケーシ
ョン回路であり、低いしきい値電圧は低いがオフ時のリ
ーク電流が大きいＣＭＯＳで構成されている。図９は低
電圧アプリケーション回路８３の内部構成の一部を示す
回路図（上記論文のFig.1 （図１）に相当する）であ
り、図において、Ｑはリークカットスイッチを構成する
トランジスタ、ＧはトランジスタＱのゲート端子、９０
は低電圧ロジック回路、９１は仮想電源線である。Ｑは
リークカットスイッチとして動作させるのでしきい値電
圧は高いがリーク電流の少ないトランジスタを用いる。
【０００７】次に動作について説明する。上記論文のFi
g.2 （図２）に相当する図１０に示すように、低電圧ロ
ジック回路９０を動作させる時には、パワーマネージメ
ントプロセッサ８２からゲート端子ＧにＬレベルの制御
信号を供給してトランジスタＱをオンにし、電源電圧Ｖ
DDを仮想電源線９１に印加し、低電圧ロジック回路９０
に動作電流を供給する（図１０（１））。また、低電圧
ロジック回路９０をスリープさせる時には、パワーマネ
ージメントプロセッサ８２からゲート端子ＧにＨレベル
の制御信号を供給してトランジスタＱをオフにし、低電
圧ロジック回路９０の動作電流と共にリーク電流をカッ
トする（図１０（２））。パワーマネージメントプロセ
ッサ８２は、外部からの処理要求などに基づいて、トラ
ンジスタＱのオンオフ制御信号を生成する。
【０００８】なお、トランジスタＱがオフになると低電
圧アプリケーション回路８３のメモリ中のデータが消滅
してしまうので、トランジスタＱをオフする前に、低電
圧アプリケーション回路８３中のメモリに保持されてい
るデータを共通メモリ８１にデータを待避させておく。
このように、パワーマネージメントプロセッサ８２は共
通メモリ８１のロード／ストア制御も行っている。
【０００９】
【発明が解決しようとする課題】従来の半導体装置は以
上のように構成されているので、ＩＣチップ毎にパワー
マネージメントプロセッサという特別のハードウエアを
付加的に設けなければならず、面積オーバーヘッドが大
きいという課題があった。
【００１０】この発明は上記のような課題を解決するた
めになされたもので、パワーマネージメントプロセッサ
という特別のハードウエアを用いることなく、リーク電
流を効率よくカットできる半導体装置を得ることを目的
とする。
【００１１】また、この発明は、高速のクロックで動作
するＬＳＩにおいてもその速度に追随してリーク電流を
カットすることのできる半導体装置を得ることを目的と
する。
【００１２】さらに、この発明は、キャッシュミス等に
よって命令がストールしたような場合にもリーク電流を
カットすることのできる半導体装置を得ることを目的と
する。
【００１３】
【課題を解決するための手段】請求項１記載の発明に係
る半導体装置は、プロセッサコア部が、命令及びデータ
の双方またはその一方を取り込む命令フェッチ部と、命
令フェッチ部で取り込んだ命令をデコードするデコーダ
と、処理機能毎に分割された複数の機能ブロックと、各
機能ブロック毎に設けられ機能ブロックへの電力の供給
を遮断するリークカットスイッチと、命令及びデータの
双方またはその一方を解析し、機能ブロックのうち使用
されない機能ブロックのリークカットスイッチをオフす
る制御信号を生成するパワーマネージメントユニットと
を備えたものである。
【００１４】請求項２記載の発明に係る半導体装置は、
デコーダを、少なくとも、命令を分類して命令を処理す
る機能ブロックを割り付けるプリデコーダと、個々の機
能ブロックに割り付けられた命令をデコードするローカ
ルデコーダとに分割し、各ローカルデコーダ毎にローカ
ルデコーダへの電力の供給を遮断するリークカットオフ
スイッチを設け、パワーマネージメントユニットはロー
カルデコーダのうち使用されないローカルデコーダのリ
ークカットスイッチをオフする制御信号を生成するもの
である。
【００１５】請求項３記載の発明に係る半導体装置は、
命令を一時的に保持する命令キュー部をプロセッサコア
部に更に設け、パワーマネージメントユニットは、命令
の実行に先立って命令を解析し、機能ブロックのうち使
用されない機能ブロックのリークカットスイッチをオフ
する制御信号を予め生成しておくものである。
【００１６】請求項４記載の発明に係る半導体装置は、
パワーマネージメントユニットは、命令が取り込めない
ときにプロセッサコア部の命令フェッチ部以外の全ての
回路ユニットのリークカットスイッチをオフする制御信
号を生成するものである。
【００１７】請求項５記載の発明に係る半導体装置は、
プロセッサコア部の入出力装置を少なくとも上位ビット
用及び下位ビット用の２個のブロックに分割し、分割さ
れた上位ビット用の入出力装置及び下位ビット用の入出
力装置のそれぞれにリークカットスイッチを設け、パワ
ーマネージメントユニットは、上位ビット用及び下位ビ
ット用のそれぞれの入出力装置のリークカットスイッチ
を、上位ビット用及び下位ビット用の入出力装置の不使
用時にオフする制御信号を生成するものである。
【００１８】請求項６記載の発明に係る半導体装置は、
プロセッサコア部のバスドライバ回路を少なくとも上位
ビット用のバスのバスドライバ回路及び下位ビット用の
バスのバスドライバ回路に分割し、分割された上位ビッ
ト用及び下位ビット用のバスのバスドライバ回路のそれ
ぞれにリークカットオフスイッチを設けて、パワーマネ
ージメントユニットは、上位ビット用及び下位ビット用
のバスの各バスドライバ回路のリークカットスイッチ
を、上位ビット用及び下位ビット用のバスの不使用時に
オフする制御信号を生成するものである。
【００１９】
【発明の実施の形態】以下、この発明の実施の一形態を
説明する。 実施の形態１．図１はこの発明の実施の形態１による半
導体装置のプロセッサコア部の構成を示すブロック図で
ある。この実施の形態１の半導体装置は、マイクロプロ
セッサやプロセッサコアを搭載したロジックＬＳＩのよ
うな命令制御で動作するＬＳＩである。このようなＬＳ
Ｉでは、演算処理機能，メモリアクセス機能，分岐機能
等の各処理機能の遂行／非遂行を命令によって決定する
ので、命令をデコードするときに各機能の遂行／非遂行
の判定を行うことができる。
【００２０】図において、１は図示しないＲＯＭ，ＲＡ
Ｍ等のメモリから命令を取り込む命令フェッチ部、２は
命令フェッチ部１で取り込んだ命令をデコードするデコ
ーダ、３は命令フェッチ部１の取り込んだ命令に基づい
てどの機能ブロックを動作させることが必要であるかを
判定してリークカットスイッチの制御信号を出力するパ
ワーマネージメントユニット（以下「ＰＭＵ」と略記す
る）、８は整数演算部（機能ブロック）、４は電源電圧
ＶDDを整数演算部８に供給する電源端子、６は整数演算
部８用のリークカットスイッチ、９は浮動小数点演算部
（機能ブロック）、５は電源電圧ＶDDを浮動小数点演算
部９に供給する電源端子、７は浮動小数点演算部９用の
リークカットスイッチである。
【００２１】図１に示すようにこの実施の形態１におい
ては、演算処理機能，メモリアクセス機能，分岐機能等
の処理機能を各機能毎にブロック化し（図示したのは、
整数演算部８と浮動小数点演算部９のみ）、機能ブロッ
ク毎に電源電圧ＶDDの供給をオン・オフするリークカッ
トスイッチを設けている。
【００２２】次に動作について説明する。まず、命令フ
ェッチ部１でメモリから命令を取り込み、デコーダ２で
その命令がどのような処理を行うのかをデコードする。
そのときに、入力データの参照アドレスや結果データの
格納先、あるいは処理すべき機能（加算、論理演算、デ
ータ移動など）が解析される。
【００２３】ＰＭＵ３は、デコーダ２による命令のデコ
ード時にどのブロックが動作する必要があってどのブロ
ックが動作しなくてよいのか解析し、各機能ブロックの
リークカットスイッチ６，７をオンオフさせる制御信号
を生成し、各リークカットスイッチ６，７に供給する。
例えば、発行された命令が整数加算や論理演算命令であ
った場合には、浮動小数点演算部９のリークカットスイ
ッチ７をオフにして、浮動小数点演算部９のリーク電流
をカットする。逆に浮動小数点命令が発行されれば、整
数演算部８のリークカットスイッチ６をオフにして、整
数演算部８のリーク電流をカットする。
【００２４】以上のように、この実施の形態１によれ
ば、各機能ブロック毎に極め細かくリーク電流をカット
することが可能になり、各機能ブロックともリーク電流
がカットされている時間が長くなり、半導体装置の消費
電力が小さくなるという効果が得られる。
【００２５】実施の形態２．図２はこの発明の実施の形
態２による半導体装置のプロセッサコア部の構成を示す
ブロック図であり、図において、図１の実施の形態１の
構成要素と同一の構成要素には同一符号を付し、その説
明を省略する。
【００２６】一般に機能ブロックの種類は命令数に比べ
て圧倒的に少ない。したがって、命令の解析に際し、機
能ブロックをオン・オフする回数は、命令の処理ステッ
プ数と比べて圧倒的に少ない。これは電源制御のデコー
ドが、命令デコードに比べて簡単であることを意味す
る。この実施の形態２はこのような事実を利用して、デ
コード部の回路を２階層にし、デコーダ回路の一部も必
要がない場合にはリークカットスイッチをオフにするよ
うにしたものである。すなわち、この実施の形態２にお
いては、デコーダを、命令をおおざっぱに分類し、命令
を機能ブロック毎に割り付けるプリデコーダ部と個々の
機能ブロックに応じてその機能ブロックに固有のデコー
ドを行うローカルデコーダ部とに分割している。
【００２７】図２において、３ａは命令フェッチ部１の
取り込んだ命令に基づいてどの機能ブロックを動作させ
ることが必要であるかを判定してリークカットスイッチ
の制御信号を出力するＰＭＵで、この実施の形態２にお
いては使用されないローカルデコーダのリークカットス
イッチをオフする制御信号も出力する。２１は整数系の
命令か浮動小数点系の命令かだけを判断して、命令を該
当する機能ブロックに送信するプリデコーダ、２２は整
数演算部８に対する命令をデコードする整数デコーダ
（ローカルデコーダ）、２３は浮動小数点演算部９に対
する命令をデコードする浮動小数点デコーダ（ローカル
デコーダ）である。なお、１０，１１は整数デコーダ２
２及び浮動小数点デコーダ２３にそれぞれ電源電圧ＶDD
を供給する電源端子、１２，１３はそれぞれ整数デコー
ダ２２及び浮動小数点デコーダ２３に設けられたリーク
カットスイッチである。
【００２８】次に動作について説明する。プリデコーダ
２１は命令フェッチ部１が取り出した命令をデコード
し、整数系の命令か浮動小数点系の命令かだけを判断し
て、デコードした命令を該当する機能ブロックに送信す
る。命令が整数命令の場合には、整数デコーダ２２がそ
れを受けて実行すべき処理をデコードして、整数演算部
８を動作させる。その間、浮動小数点系は浮動小数点デ
コーダ２３と浮動小数点演算部９の両者のリークカット
スイッチ１３，７をともにオフにして、浮動小数点デコ
ーダ２３と浮動小数点演算部９とのリーク電流をカット
する。逆に命令が浮動小数点系の場合には、浮動小数点
デコーダ２３がそれを受けて実行すべき処理をデコード
して、浮動小数点演算部９を動作させる。その間、整数
系は整数デコーダ２２と整数演算部８の両者のリークカ
ットスイッチ１２，６をオフにして、整数デコーダ２２
と整数演算部８とのリーク電流をカットする。
【００２９】以上のように、この実施の形態２によれ
ば、プリデコーダ２１は命令が発行されれば必ず動作し
なければならないが、整数デコーダ２２，浮動小数点デ
コーダ２３等のローカルデコーダはそれぞれに対応する
機能ブロックの動作の必要性に応じてオン・オフ出来る
ので、実施の形態ｌの場合よりも更に効率よくリーク電
流をカットできる効果が得られる。
【００３０】実施の形態３．図３はこの発明の実施の形
態３による半導体装置のプロセッサコア部の構成を示す
ブロック図であり、図において、図２の実施の形態２の
構成要素と同一の構成要素には同一符号を付し、その説
明を省略する。
【００３１】図３において、１４は命令フェッチ部１で
取り込んだ命令を一時的に保持しておく命令キュー部、
１５は命令キュー部１４に保持されている命令、３ｂは
命令キュー部１４に保持されている命令１５を解析し、
動作させることが必要な機能ブロックを判定し、各リー
クカットスイッチ１２，１３，６，７にオン・オフの制
御信号を送信するＰＭＵ、２１ａは整数系の命令か浮動
小数点系の命令かだけを判断して、命令を該当する機能
ブロックに送信するプリデコーダである。
【００３２】次に動作について説明する。この実施の形
態３では、命令キュー部１４において、ＰＭＵ３ｂが、
命令フェッチ部１で取り込み、命令キュー部１４に保持
されている命令１５をプロセッサコア部が動作を開始す
るのに先立って先行的に解析し、リークカットスイッチ
１０，１１，４，５のオン・オフ制御信号を作成してお
く。そして、実際にプロセッサコア部が動作を開始した
後、予め作成したオン・オフ制御信号を適切なタイミン
グで各リークカットスイッチ１０，１１，４，５に供給
する。
【００３３】以上のように、この実施の形態３によれ
ば、実際の命令実行に先行してリークカットスイッチの
オン・オフ制御信号を作成しておくので、高速のクロッ
クで動作するプロセッサにも適用が可能になる効果が得
られる。
【００３４】実施の形態４．図４はこの発明の実施の形
態４による半導体装置のプロセッサコア部の構成を示す
ブロック図であり、図において、図２，図３の実施の形
態２，実施の形態３の構成要素と同一の構成要素には同
一符号を付し、その説明を省略する。
【００３５】図４において、１ａは図示しないＲＯＭ，
ＲＡＭ等のメモリから命令を取り込む命令フェッチ部、
３ｃは命令フェッチ部１ａの取り込んだ命令に基づいて
どの機能ブロックを動作させることが必要であるかを判
定してリークカットスイッチの制御信号を出力し、また
命令フェッチ部１ａで命令を取り込めない場合、すなわ
ち命令が発行されていない場合には、プロセッサコア部
の命令フェッチ部を除く全ての回路ユニットのリークカ
ットスイッチをオフにする制御信号を生成するＰＭＵ、
２１ｂは整数系の命令か浮動小数点系の命令かだけを判
断して、命令を該当する機能ブロックに送信するプリデ
コーダである。なお、プリデコーダ２１ｂには内部にリ
ークカットスイッチが設けられている。
【００３６】次に動作について説明する。ＰＭＵ３ｃ
は、命令フェッチ部１ａの取り込んだ命令に基づいてど
の機能ブロックを動作させることが必要であるかを判定
してリークカットスイッチの制御信号を生成すると共
に、キャッシュミス等の理由で命令フェッチ部１ａが次
の命令を取り込めずに命令がストールした場合には、プ
リデコーダ２１ｂを含めたプロセッサコア部の命令フェ
ッチ部１ａ以外の全ての回路ユニットのリークカットス
イッチをオフする制御信号を生成して出力する。
【００３７】以上のように、この実施の形態４によれ
ば、キャッシュミス等の理由により命令フェッチ部が次
の命令を取り込めなかった場合には、プロセッサコア部
の命令フェッチ部以外の全ての回路ユニットのリークカ
ットスイッチをオフするので、更に十分にリーク電流を
減少させることができる効果が得られる。
【００３８】実施の形態５．図５はこの発明の実施の形
態５による半導体装置のプロセッサコア部の構成を示す
ブロック図であり、図において、図１の実施の形態１の
構成要素と同一の構成要素には同一符号を付し、その説
明を省略する。
【００３９】図５において、３ｄは命令フェッチ部１の
取り込んだ命令に基づいてどの機能ブロックを動作させ
ることが必要であるかを判定してリークカットスイッチ
の制御信号を出力するＰＭＵで、この実施の形態５にお
いては入出力回路についても必要に応じてリークカット
スイッチの制御信号を供給する。２０は上位１６ビット
の入出力回路、１６は電源電圧ＶDDを入出力回路２０に
供給する電源端子、１８は入出力回路２０用のリークカ
ットスイッチ、２４は下位１６ビットの入出力回路、１
７は電源電圧ＶDDを入出力回路２４に供給する電源端
子、１９は入出力回路２４用のリークカットスイッチで
ある。
【００４０】次に動作について説明する。この実施の形
態５においては、ＰＭＵ３ｄはデータのフォーマットを
判定して、不必要な部分の入出力回路のリークカットス
イッチをオフして当該入出力回路に電力を供給しないよ
うにする。例えば、バイト処理系とハーフワード処理系
の命令においては、上位１６ビットの入出力回路２０に
ついてはリークカットスイッチ１８をオフにして、電力
の供給を遮断する。下位１６ビットの入出力回路が用い
られない場合には、同様に、下位１６ビットの入出力回
路２４のリークカットスイッチ１９をオフにする。
【００４１】以上のように、この実施の形態５によれ
ば、使用されない入出力回路のリークカットスイッチを
オフするので、更に十分にリーク電流を減少させること
ができる効果が得られる。
【００４２】実施の形態６．図６はこの発明の実施の形
態６による半導体装置のプロセッサコア部の構成を示す
ブロック図であり、図において、図５の実施の形態５の
構成要素と同一の構成要素には同一符号を付し、その説
明を省略する。
【００４３】図６において、３ｅは命令フェッチ部１の
取り込んだ命令に基づいてどの機能ブロックを動作させ
ることが必要であるかを判定してリークカットスイッチ
の制御信号を出力するＰＭＵで、この実施の形態６にお
いてはバスドライバ回路についても必要に応じてリーク
カットスイッチの制御信号を供給する。２５はデータを
入出力装置２０，２４に入力するためのバス、２６は入
出力装置２０から出力される上位１６ビットのデータの
ためのバス、２７は入出力装置２４から出力される下位
１６ビットのデータのためのバス、３５はデータを記憶
するレジスタ、３２〜３４はバスドライバ回路で、３２
は下位ビット用のバス２７のバスドライバ回路、３３は
上位ビット用のバス２６のバスドライバ回路、３４はバ
ス２５のバスドライバ回路である。２８は電源電圧ＶDD
をバスドライバ回路３２に供給する電源端子、３０はバ
スドライバ回路３２用のリークカットスイッチ、２９は
電源電圧ＶDDをバスドライバ回路３３に供給する電源端
子、３１はバスドライバ回路３３用のリークカットスイ
ッチである。
【００４４】次に動作について説明する。この実施の形
態６においては、ＰＭＵ３ｅはデータのフォーマットを
判定して、不必要な部分のバスドライバ回路のリークカ
ットスイッチをもオフして当該バスドライバ回路に電力
を供給しないようにする。例えば、バイト処理系とハー
フワード処理系の命令においては、上位１６ビットのバ
スドライバ回路３３についてはリークカットスイッチ３
１をオフにして、電力の供給を遮断する。下位１６ビッ
トのバスドライバ回路が用いられない場合には、同様
に、下位１６ビットのバスドライバ回路３２のリークカ
ットスイッチ３０をオフにする。
【００４５】以上のように、この実施の形態６によれ
ば、使用されないバスドライバ回路のリークカットスイ
ッチをもオフするので、更に十分にリーク電流を減少さ
せることができる効果が得られる。
【００４６】なお、以上の全ての実施の形態において、
リークカットスイッチを各機能ブロックの電源端子側に
設けたが、リークカットスイッチはこの位置に限定され
るものでなく、各機能ブロックのアース端子側のみ、ま
たは電源端子側とアース端子側の双方に設けてもよい。
さらに、各実施の形態を組み合わせて実施してもよいこ
とは言うまでもない。
【００４７】
【発明の効果】以上のように、請求項１記載の発明によ
れば、機能ブロックのうち使用されない機能ブロックの
リークカットスイッチをオフする制御信号を当該リーク
カットスイッチに供給するように構成したので、パワー
マネージメントプロセッサを用いることなく、効率よく
リーク電流をカットできる効果がある。
【００４８】請求項２記載の発明によれば、ローカルデ
コーダのうち使用されないローカルデコーダのリークカ
ットスイッチをオフするように構成したので、更に効率
よくリーク電流をカットできる効果がある。
【００４９】請求項３記載の発明によれば、命令の実行
に先立って命令を解析し、機能ブロックのうち使用され
ない機能ブロックのリークカットスイッチをオフする制
御信号を予め生成しておくように構成したので、高速の
クロックで動作するＬＳＩにおいてもその速度に追随し
てリーク電流をカットすることができる効果がある。
【００５０】請求項４記載の発明によれば、命令が取り
込めないときにプロセッサコア部の命令フェッチ部以外
の全ての回路ユニットのリークカットスイッチをオフす
るように構成したので、キャッシュミス等によって命令
がストールしたような場合にもリーク電流をカットする
ことができる効果がある。
【００５１】請求項５記載の発明によれば、上位ビット
用及び下位ビット用のそれぞれの入出力装置のリークカ
ットスイッチを、上位ビット用及び下位ビット用の入出
力装置の不使用時にオフするように構成したので、更に
効率よくリーク電流をカットできる効果がある。
【００５２】請求項６記載の発明によれば、上位ビット
用及び下位ビット用のバスの各バスドライバ回路のリー
クカットスイッチを、上位ビット用及び下位ビット用の
バスの不使用時にオフするように構成したので、更に効
率よくリーク電流をカットできる効果がある。
【図面の簡単な説明】
【図１】 この発明の実施の形態１による半導体装置の
プロセッサコア部の構成を示すブロック図である。
【図２】 この発明の実施の形態２による半導体装置の
プロセッサコア部の構成を示すブロック図である。
【図３】 この発明の実施の形態３による半導体装置の
プロセッサコア部の構成を示すブロック図である。
【図４】 この発明の実施の形態４による半導体装置の
プロセッサコア部の構成を示すブロック図である。
【図５】 この発明の実施の形態５による半導体装置の
プロセッサコア部の構成を示すブロック図である。
【図６】 この発明の実施の形態６による半導体装置の
プロセッサコア部の構成を示すブロック図である。
【図７】 従来の半導体装置の回路構成を示す回路図で
ある。
【図８】 タイミングを制御するための装置を備えた従
来の半導体装置の構成を示すブロック図である。
【図９】 図８の低電圧アプリケーション回路の内部構
成の一部を示す回路図である。
【図１０】 図９の低電圧ロジック回路の動作時・非動
作時のリークカットスイッチの状態を示す図である。
【符号の説明】
１，１ａ 命令フェッチ部、２ デコーダ、３，３ａ，
３ｂ，３ｃ，３ｄ，３ｅ パワーマネージメントユニッ
ト、６，７，１２，１３，１８，１９，３０，３１ リ
ークカットスイッチ、８ 整数演算部（機能ブロッ
ク）、９ 浮動小数点演算部（機能ブロック）、２１，
２１ａ，２１ｂ プリデコーダ、２０，２４入出力装
置、２２ 整数デコーダ（ローカルデコーダ）、２３
浮動小数点デコーダ（ローカルデコーダ）、２５〜２７
バス、３２〜３４ バスドライバ回路。

Claims (6)

    【特許請求の範囲】
  1. 【請求項１】 プロセッサコア部が、 命令及びデータの双方またはその一方を取り込む命令フ
    ェッチ部と、 該命令フェッチ部で取り込んだ命令をデコードするデコ
    ーダと、 処理機能毎に分割された複数の機能ブロックと、 前記各機能ブロック毎に設けられ該機能ブロックへの電
    力の供給を遮断するリークカットスイッチと、 前記命令及びデータの双方またはその一方を解析し、前
    記機能ブロックのうち使用されない機能ブロックの前記
    リークカットスイッチをオフする制御信号を生成するパ
    ワーマネージメントユニットとを備えたことを特徴とす
    る半導体装置。
  2. 【請求項２】 デコーダを、少なくとも、命令を分類し
    て該命令を処理する機能ブロックを割り付けるプリデコ
    ーダと、個々の機能ブロックに割り付けられた命令をデ
    コードするローカルデコーダとに分割し、各ローカルデ
    コーダ毎に該ローカルデコーダへの電力の供給を遮断す
    るリークカットオフスイッチを設け、パワーマネージメ
    ントユニットは前記ローカルデコーダのうち使用されな
    いローカルデコーダの前記リークカットスイッチをオフ
    する制御信号を生成することを特徴とする請求項１記載
    の半導体装置。
  3. 【請求項３】 命令を一時的に保持する命令キュー部を
    プロセッサコア部に更に設け、パワーマネージメントユ
    ニットは、前記命令の実行に先立って該命令を解析し、
    機能ブロックのうち使用されない機能ブロックのリーク
    カットスイッチをオフする制御信号を予め生成しておく
    ことを特徴とする請求項１または請求項２記載の半導体
    装置。
  4. 【請求項４】 パワーマネージメントユニットは、命令
    が取り込めないときにプロセッサコア部の命令フェッチ
    部以外の全ての回路ユニットのリークカットスイッチを
    オフする制御信号を生成することを特徴とする請求項１
    から請求項３のうちのいずれか１項記載の半導体装置。
  5. 【請求項５】 プロセッサコア部の入出力装置を少なく
    とも上位ビット用及び下位ビット用の２個のブロックに
    分割し、分割された上位ビット用の入出力装置及び下位
    ビット用の入出力装置のそれぞれにリークカットスイッ
    チを設け、パワーマネージメントユニットは、前記上位
    ビット用及び下位ビット用のそれぞれの入出力装置のリ
    ークカットスイッチを、前記上位ビット用及び下位ビッ
    ト用の入出力装置の不使用時にオフする制御信号を生成
    することを特徴とする請求項１から請求項４のうちのい
    ずれか１項記載の半導体装置。
  6. 【請求項６】 プロセッサコア部のバスドライバ回路を
    少なくとも上位ビット用のバスのバスドライバ回路及び
    下位ビット用のバスのバスドライバ回路に分割し、分割
    された上位ビット用及び下位ビット用のバスのバスドラ
    イバ回路のそれぞれにリークカットオフスイッチを設け
    て、パワーマネージメントユニットは、前記上位ビット
    用及び下位ビット用の各バスのバスドライバ回路のリー
    クカットスイッチを、前記上位ビット用及び下位ビット
    用のバスの不使用時にオフする制御信号を生成すること
    を特徴とする請求項１から請求項５のうちのいずれか１
    項記載の半導体装置。
JP9134181A 1997-05-23 1997-05-23 半導体装置 Pending JPH10326129A (ja)

Priority Applications (5)

Application Number Priority Date Filing Date Title
JP9134181A JPH10326129A (ja) 1997-05-23 1997-05-23 半導体装置
TW086113675A TW348311B (en) 1997-05-23 1997-09-20 Semiconductor device
US08/936,627 US5987616A (en) 1997-05-23 1997-09-24 Semiconductor device
DE19747755A DE19747755C2 (de) 1997-05-23 1997-10-29 Halbleiteranordnung
KR1019970065528A KR100259413B1 (ko) 1997-05-23 1997-12-03 반도체 장치

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP9134181A JPH10326129A (ja) 1997-05-23 1997-05-23 半導体装置

Publications (1)

Publication Number Publication Date
JPH10326129A true JPH10326129A (ja) 1998-12-08

Family

ID=15122342

Family Applications (1)

Application Number Title Priority Date Filing Date
JP9134181A Pending JPH10326129A (ja) 1997-05-23 1997-05-23 半導体装置

Country Status (5)

Country Link
US (1) US5987616A (ja)
JP (1) JPH10326129A (ja)
KR (1) KR100259413B1 (ja)
DE (1) DE19747755C2 (ja)
TW (1) TW348311B (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001236226A (ja) * 2000-01-14 2001-08-31 Texas Instr Inc <Ti> マイクロプロセッサ
JP2012198922A (ja) * 1999-12-23 2012-10-18 Intel Corp ディジタル・パワー・スロットルを備えたマイクロプロセッサ

Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6604202B1 (en) * 1998-11-20 2003-08-05 Hitachi, Ltd. Low power processor
US6155915A (en) * 1999-03-24 2000-12-05 Advanced Micro Devices, Inc. System and method for independent air bearing zoning for semiconductor polishing device
US6438700B1 (en) * 1999-05-18 2002-08-20 Koninklijke Philips Electronics N.V. System and method to reduce power consumption in advanced RISC machine (ARM) based systems
US6983389B1 (en) * 2002-02-01 2006-01-03 Advanced Micro Devices, Inc. Clock control of functional units in an integrated circuit based on monitoring unit signals to predict inactivity
US6976182B1 (en) * 2002-02-01 2005-12-13 Advanced Micro Devices, Inc. Apparatus and method for decreasing power consumption in an integrated circuit
KR20050043593A (ko) * 2004-04-16 2005-05-11 이헌수 매트리스의 스프링 조립체
US20060206743A1 (en) * 2005-03-08 2006-09-14 Hui-Huang Chang Computer system having a clock controller for controlling an operating clock inputted into a no-wait-state microprocessor and method thereof
JP4355705B2 (ja) * 2006-02-23 2009-11-04 エヌイーシーコンピュータテクノ株式会社 乗算装置、及び演算装置
US8595279B2 (en) * 2006-02-27 2013-11-26 Qualcomm Incorporated Floating-point processor with reduced power requirements for selectable subprecision
US8496395B2 (en) * 2006-05-10 2013-07-30 Gary D. Miracle Vertically actuated vehicle barrier system
US7641416B2 (en) * 2006-05-10 2010-01-05 Gary Dale Miracle Vehicle barrier deployment system
US20080072015A1 (en) * 2006-09-18 2008-03-20 Julier Michael A Demand-based processing resource allocation
KR100866604B1 (ko) 2007-01-23 2008-11-03 삼성전자주식회사 전원제어 장치 및 전원제어 방법
US8985890B2 (en) 2011-07-21 2015-03-24 Gary D. Miracle Vertically actuated vehicle barrier system
JP6396352B2 (ja) * 2016-03-11 2018-09-26 株式会社東芝 半導体装置

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5881334A (ja) * 1981-11-11 1983-05-16 Hitachi Ltd 情報処理装置
JPS5962933A (ja) * 1982-10-01 1984-04-10 Hitachi Ltd Ｃｍｏｓデ−タ処理装置
US5203003A (en) * 1991-03-28 1993-04-13 Echelon Corporation Computer architecture for conserving power by using shared resources and method for suspending processor execution in pipeline
JPH08271584A (ja) * 1995-03-28 1996-10-18 Toshiba Microelectron Corp 集積回路のテスト用回路
US5742781A (en) * 1996-08-09 1998-04-21 Hitachi America, Ltd. Decoded instruction buffer apparatus and method for reducing power consumption in a digital signal processor

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012198922A (ja) * 1999-12-23 2012-10-18 Intel Corp ディジタル・パワー・スロットルを備えたマイクロプロセッサ
JP2014112399A (ja) * 1999-12-23 2014-06-19 Intel Corp ディジタル・パワー・スロットルを備えたマイクロプロセッサ
JP2001236226A (ja) * 2000-01-14 2001-08-31 Texas Instr Inc <Ti> マイクロプロセッサ

Also Published As

Publication number Publication date
DE19747755C2 (de) 2001-02-08
TW348311B (en) 1998-12-21
KR100259413B1 (ko) 2000-06-15
KR19980086446A (ko) 1998-12-05
DE19747755A1 (de) 1998-12-03
US5987616A (en) 1999-11-16

Similar Documents

Publication Publication Date Title
JPH10326129A (ja) 半導体装置
US6625740B1 (en) Dynamically activating and deactivating selected circuit blocks of a data processing integrated circuit during execution of instructions according to power code bits appended to selected instructions
JP2625633B2 (ja) 論理マクロの電力消費を減少する方法
Abnous et al. Ultra-low-power domain-specific multimedia processors
US20190235614A1 (en) Conserving Power by Reducing Voltage Supplied to an Instruction-Processing Portion of a Processor
US7254082B2 (en) Semiconductor device
US7185171B2 (en) Semiconductor integrated circuit
JP2004054944A (ja) 電力低減スーパースカラマイクロプロセッサ
WO2000002118A1 (en) Microprocessor
JPH02201516A (ja) パワーセーブ方式
US20050114722A1 (en) Semiconductor integrated circuit and microprocessor unit switching method
JP2001022582A (ja) 低消費電力マイクロプロセッサおよびマイクロプロセッサシステム
JP2005071556A (ja) 半導体記憶装置および半導体集積回路装置
JP2993466B2 (ja) 情報処理装置
EP0327950B1 (en) Address modification circuit
US5699315A (en) Data processing with energy-efficient, multi-divided module memory architectures
JP3893463B2 (ja) キャッシュメモリ、及びキャッシュメモリの電力削減方法
JPH117344A (ja) 省電力パソコン
JPH1020959A (ja) 低消費電力マイクロプロセッサ
JP2002244761A (ja) 半導体集積回路
US6647500B1 (en) System and method to generate a float voltage potential at output when first and second power supplies fail to supply power at the same time
JP3082103B2 (ja) プロセッサ
JP2000010783A (ja) 電子機器のプログラム制御方法
JP2002009607A (ja) 半導体集積回路
NAKATsUKA et al. Design philosophy of a high performance BiCOMS microprocessor

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20040415

RD01 Notification of change of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7421

Effective date: 20060123

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20060809

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20060815

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20061212