JP2001236226A - マイクロプロセッサ - Google Patents

Abstract

(57)【要約】 【課題】 ディジタル信号プロセッサのようなマイクロ
プロセッサを含むディジタル・システムで、電力消費を
さらに減少するための、ディジタル・システムの操作方
法を提供する。 【解決手段】 マイクロプロセッサ（１００）の一部を
複数個の区画に区画分けする。一連の命令がマイクロプ
ロセッサの命令パイプライン内で実行される（１４０
４、１４０６）。局所繰返し命令に応答して（１４０
６）一連の命令内の命令のブロックが繰返し実行される
（１４１６、１４２２）。命令のブロックは最初の命令
と最後の命令とを有する。命令のブロックを実行する前
のアセンブリ段階（１４１０）か、又は監視回路による
ループの第１繰返し時（１４１２）のどちらかで、複数
個の区画の内少なくとも１つが命令のブロックを実行す
るのに必要ないことの決定が行なわれる。電力消散を減
少するために命令のブロックの繰返し実行時に少なくと
も一つの識別された区画の動作が禁止される（１４１
４）。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明はディジタル・マイク
ロプロセッサに関係し、特に専用ではないが、プログラ
ム流れを繰返すよう設定可能なマイクロプロセッサに関
係している。

【０００２】

【従来の技術】多数の異なる型式のマイクロプロセッサ
が公知であり、中でもマイクロプロセッサは１例であ
る。例えば、ディジタル信号プロセッサ（ＤＳＰ）は、
特にモバイル処理応用のような特定の応用に広範囲に使
用されている。ＤＳＰは、関連する応用の性能を最適化
するよう標準的に構成され、これを実施するためより特
殊化された実行装置と命令組を使用している。専用では
ないが、特にモバイル電気通信応用のような応用例で
は、電力消費を出来る限り低くしつつＤＳＰ性能をさら
に増強して提供することが望ましい。

【０００３】ＤＳＰ又はマイクロプロセッサでは、プロ
グラム・メモリに記憶されたマシン読取り可能命令は、
プロセッサが演算又は機能を実行するためプロセッサに
より連続的に実行される。マシン読取り可能命令の列は
「プログラム」と呼ばれる。プログラム命令は連続的に
実行されるのが標準であるが、ある種の命令はプログラ
ム順序を中断させ、プログラム流れが命令のブロックを
繰返すことを可能とする。このような命令ブロックの繰
返しは「ルーピング」として知られ、命令のブロックは
「ループ」又は「ブロック」として知られている。

【０００４】電力消費を減少するため、多くのプロセッ
サは、非活動時にクロックが低下する、又はある種の周
辺装置を不要の時にオフにする低電力モードを備える。
割込みが発生して全動作を再開するまでプロセッサは
「アイドル」モード又は「スリープ」モードに入る。

【０００５】

【発明が解決しようとする課題】本発明の教示はディジ
タル・システムと、例えば専用ではないが、ディジタル
信号プロセッサのようなマイクロプロセッサによる電力
消費をさらに減少するための、ディジタル・システムの
操作方法を開示する。

【０００６】

【課題を解決するための手段】特に、マイクロプロセッ
サを含むディジタル・システムを操作する方法を開示す
る。マイクロプロセッサの一部が複数個の区画に区分さ
れる。マイクロプロセッサはマイクロプロセッサの命令
パイプライン内で一連の命令を実行し、一連の命令内の
命令のブロックを繰返し実行する。複数個の区画の内の
少なくとも１つが命令のブロックを実行するために必要
ないことが決定される。電力消散を減少するため、命令
のブロックが繰返し実行されている間不要な区画の動作
は禁止される。

【０００７】命令のブロックを実行するのに必要ない区
画を示す繰返しプロファイル・パラメータが与えられ
る。繰返しプロファイル・パラメータは命令のブロック
の前に実行される命令により与えられることが望まし
い。繰返しプロファイル・パラメータは、命令のブロッ
クの最初の繰返しの実行を監視し、これにより繰返しプ
ロファイル・パラメータを得ることにより決定してもよ
い。内部ループと外部ループに別々の繰返しプロファイ
ル・パラメータを与えてもよい。

【０００８】ＩＳＲの実行時にマイクロプロセッサの全
ての区画が付勢されるよう区画禁止をマスクし、ＩＳＲ
の実行を完了した後命令のブロックの繰返し実行に復帰
した時区画禁止のアンマスクを発生させる割込みが命令
のブロックの実行時に与えられることが望ましい。

【０００９】マイクロプロセッサの各種の部分が区画分
け可能であり、命令のブロックの実行時に部分的に禁止
される。例えば、命令デコーダは命令の群に従って区画
分けされる。命令レジスタは各種の命令長に従って区画
分けされる。命令パイプラインは並列命令実行に従って
区画分けされる。マイクロプロセッサの一部はデータ型
式に従って区画分けされる。アドレス発生回路はアドレ
ス・モードに従って区画分けされる。命令のブロックの
実行時に不要な場合、状態回路は禁止される。

【００１０】一連の命令を作成するためソースコード・
プログラムをアセンブルする方法も開示される。一連の
命令は、最初の命令と最後の命令を含む命令の繰返し可
能なブロックを有する。各命令の項目がその命令を含む
命令群を定義する群パターンを含むように、選択したマ
イクロプロセッサにより実行可能な各命令に対して項目
を有する命令表が作成される。ソースコードは一連の命
令に変換され、プロローグ命令と関係する命令の繰返し
ブロックに対して最初の命令と最後の命令が決定され
る。命令のブロック中の各命令を表す命令表から選択さ
れた複数個の群パターンを組合せて繰返しプロファイル
・パラメータを形成し、繰返しプロファイル・パラメー
タは一連の命令のプロローグ命令に関係付けられる。

【００１１】いくつかの命令群に対する命令デコーダの
区画分けは、命令ループの実行時に１つ以上のデコーダ
区画をアイドルのままにすることを可能とする。結果と
して、マイクロプロセッサによる電力消費の対応した減
少がある。

【００１２】それ故、本願の教示は無線通信装置のよう
な、携帯装置での使用に特に適している。標準的にこれ
らの無線通信装置は、液晶表示又はＴＦＴ表示部のよう
な表示部と、通信装置へデータを入力するキーパッド又
はキーボードを含むユーザー・インターフェースを含
む。さらに、無線通信装置はまた、無線電話網等と無線
通信するアンテナも含む。一例として、添付図面に図示
した例示実施例を参照として、本発明を詳細に説明す
る。

【００１３】

【発明の実施の形態】本願の教示は、例えば応用特定集
積回路（ＡＳＩＣ）に実装された、ディジタル信号プロ
セッサ（ＤＳＰ）に特定の応用を見出すが、これらの教
示はその他の形式のマイクロプロセッサにも応用例を見
出してもよい。

【００１４】図１はディジタル信号プロセッサ（「ＤＳ
Ｐ」）であるマイクロプロセッサ１０のブロック線図で
ある。明瞭にするため、図１は本願の教示に適切なマイ
クロプロセッサ１０の部分のみを図示している。ＤＳＰ
の一般的構成の詳細は公知であり、他で容易に見出され
るであろう。例えば、フレデリック・ボートー他に発行
された米国特許第5,072,418号はＤＳＰを詳細に記載し
ている。ゲーリー・スウォボダ他に発行された米国特許
第5,329,471号はＤＳＰを如何に検査しエミュレートす
るかを詳細に記載している。本願により開示される実施
例に適切なマイクロプロセッサ１０の部分の詳細は、マ
イクロプロセッサ技術の当業者がこれらを作成し使用可
能とするよう以下に十分詳細に説明されている。

【００１５】プロセッサの部分の区画分けは、命令ルー
プの実行時に１つ以上の区画がアイドルのままでいるこ
とを可能とする。結果として、マイクロプロセッサによ
る電力消費に対応する減少がある。それ故、開示の実施
例は、無線通信装置のような携帯装置の使用に特に適し
ている。本教示の特徴から恩恵を受けるいくつかの例示
システムは、米国特許第5,072,418号、特に米国特許第
5,072,418号の図２−１８と関連して説明される。電力
消費を減少するため本教示の特徴を含むマイクロプロセ
ッサは、米国特許第5,072,418号に記載されたシステム
をさらに改良するために使用可能である。前記のシステ
ムは、以下には限定されないが、産業プロセス制御。自
動車システム、モーター制御、ロボット制御システム、
衛星電気通信システム、エコー抑止システム、モデム、
ビデオ映像システム、音声認識システム、暗号化付きボ
コーダ・モデム・システム、等を含む。

【００１６】図２は、一体化キーボード１２と表示部１
４付きの移動電話のような、移動電気通信装置で本教示
の特徴を使用するディジタル・システムの例示実装を図
示する。本教示の特徴を実施したディジタル信号プロセ
ッサ１０は、適切な場合にはキーボード・アダプタ（図
示せず）を介してキーボード１２に、また適切な場合に
は表示アダプタ（図示せず）を介して表示部１４に、さ
らに無線周波数（ＲＦ）回路１６に接続された集積回路
４０にパッケージ化される。ＲＦ回路１６はアンテナ１
８に接続される。集積回路４０は表面実装用の複数個の
接点を有する。しかしながら、集積回路はその他の構
成、例えば零挿入力ソケットに取付けるための回路の底
面の複数個のピン、又は実際任意のその他の適切な構成
を含み得る。

【００１７】本教示によるプロセッサの例の基本アーキ
テクチャを以下に説明する。

【００１８】ここで再び図１を参照すると、マイクロプ
ロセッサ１０は中央処理装置（ＣＰＵ）１００とプロセ
ッサ・バックプレーン２０を含む。本実施例では、プロ
セッサは応用特定集積回路（ＡＳＩＣ）に実装されたデ
ィジタル信号プロセッサ（ＤＳＰ）である。

【００１９】図１に示すように、中央処理装置１００は
プロセッサ・コア１０２とプロセッサ・コア１０２をプ
ロセッサ・コア外部のメモリ装置とインターフェースす
るメモリ・インターフェース、又は管理装置１０４を含
む。

【００２０】プロセッサ・バックプレーン２０は、マイ
クロプロセッサのメモリ管理装置１０４が接続されるバ
ックプレーン・バス２２を含む。バックプレーン・バス
２２には、命令キャッシュ・メモリ２４、周辺装置２６
及び外部インターフェース２８も接続される。

【００２１】その他の実施例では、別の実装例が異なる
構成及び／又は異なる技術を使用してもよいことも認め
られる。例えば、ＣＰＵ１００単独でプロセッサ１０を
構成し、プロセッサ・バックプレーン２０をこれから分
離することも可能である。例えば、ＣＰＵ１００は、バ
ックプレーン・バス２２、周辺及び外部インターフェー
スをサポートするバックプレーン２０から分離して取付
けたＤＳＰも可能である。例えば、マイクロプロセッサ
１００はＤＳＰ以外のマイクロプロセッサも可能で、Ａ
ＳＩＣ以外の技術で実装することも可能である。処理エ
ンジンを含むマイクロプロセッサ、又はプロセッサは１
個以上の集積回路に実装可能である。

【００２２】図３は処理コア１０２の実施例の基本構造
を図示する。図示したように、処理コア１０２は４つの
要素、すなわち命令バッファ装置（Ｉ装置）１０６と３
個の実行装置とを含む。実行装置は、命令バッファ装置
（Ｉ装置）１０６からデコードされた命令を実行し、プ
ログラム流れを制御監視する、プログラム流れ装置（Ｐ
装置）１０８、アドレス・データ流れ装置（Ａ装置）１
１０及びデータ計算装置（Ｄ装置）１１２である。

【００２３】図４は処理コア１０２のＰ装置１０８、Ａ
装置１１０及びＤ装置１１２をさらに詳細に図示し、処
理コア１０２の各種要素を接続するバス構造を示す。Ｐ
装置１０８は、例えば、ループ制御回路、ＧｏＴｏ／分
岐制御回路および繰返しカウンタ・レジスタや割込みマ
スク、フラッグ又はベクトル・レジスタのようなプログ
ラム流れを制御し監視する各種のレジスタを含む。Ｐ装
置１０８は汎用データ書込みバス（ＥＢ、ＦＢ）１３
０、１３２、データ読取りバス（ＣＢ、ＤＢ）１３４、
１３６及びアドレス定数バス（ＫＡＢ）１４２に結合さ
れる。さらに、Ｐ装置１０８はＣＳＲ、ＡＣＢ及びＲＧ
Ｄとラベル付けした各種のバスを介してＡ装置１１０と
Ｄ装置１１２内の副装置に結合される。

【００２４】図４に図示するように、本実施例では、Ａ
装置１１０はレジスタファイル３０、データアドレス発
生副装置（ＤＡＧＥＮ）３２及び算術論理装置（ＡＬ
Ｕ）３４を含む。Ａ装置レジスタファイル３０は各種の
レジスタを含み、この中には１６ビット・ポインタ・レ
ジスタ（ＡＲ０−ＡＲ７）とアドレス発生と共にデータ
流れにも使用してもよいデータ・レジスタ（ＤＲ０−Ｄ
Ｒ３）がある。さらに、レジスタファイルは１６ビット
環状バッファ・レジスタと７ビット・データページ・レ
ジスタを含む。汎用バス（ＥＢ、ＦＢ、ＣＢ、ＤＢ）１
３０、１３２、１３４、１３６と共に、データ定数バス
１４０とアドレス定数バス１４２がＡ装置レジスタファ
イル３０に結合される。Ａ装置レジスタファイル３０
は、各々反対方向に動作する単方向バス１４４と１４６
によりＡ装置ＤＡＧＥＮ装置３２に結合される。ＤＡＧ
ＥＮ装置３２は、例えばマイクロプロセッサ１００内の
アドレス発生を制御し監視する１６ビットＸ／Ｙレジス
タと係数及びスタックポインタ・レジスタを含む。

【００２５】Ａ装置１１０はまた、加算、減算及びＡＮ
Ｄ、ＯＲ及びＸＯＲ論理演算のようなＡＬＵと標準的に
関係する機能と共にシフタ機能を含むＡＬＵ３４も含
む。ＡＬＵ３４も汎用バス（ＥＢ、ＤＢ）１３０、１３
６と命令定数データバス（ＫＤＢ）１４０に結合され
る。Ａ装置ＡＬＵはＰ装置１０８レジスタファイルから
レジスタ内容を受取るＰＤＡバスによりＰ装置１０８に
結合される。ＡＬＵ３４はまたアドレス及びデータ・レ
ジスタ内容を受取るためバスＲＧＡとＲＧＢにより、か
つレジスタファイル３０のアドレス及びデータ・レジス
タを転送するためバスＲＧＤによりＡ装置レジスタファ
イル３０にも結合される。

【００２６】図示したように、Ｄ装置１１２はＤ装置レ
ジスタファイル３６、Ｄ装置ＡＬＵ３８、Ｄ装置シフタ
４０及び２個の乗算及びアキュムレート装置（ＭＡＣ
１、ＭＡＣ２）４２と４４を含む。Ｄ装置レジスタファ
イル３６、Ｄ装置ＡＬＵ３８及びＤ装置シフタ４０はバ
ス（ＥＢ、ＦＢ、ＣＢ、ＤＢ及びＫＤＢ）１３０、１３
２、１３４、１３６及び１４０に結合され、ＭＡＣ装置
４２と４４はバス（ＣＢ、ＤＢ、ＫＤＢ）１３４、１３
６、１４０とデータ読取りバス（ＢＢ）１４４に結合さ
れる。Ｄ装置レジスタファイル３６は４０ビット・アキ
ュムレータ（ＡＣ０−ＡＣ３）と１６ビット転移レジス
タを含む。Ｄ装置１１２は４０ビット・アキュムレータ
に加えてソース又は目的地レジスタとしてＡ装置１１０
中の１６ビット・ポインタ及びデータレジスタも利用可
能である。Ｄ装置レジスタファイル３６はアキュムレー
タ書込みバス（ＡＣＷ０、ＡＣＷ１）１４６、１４８を
通してＤ装置ＡＬＵ３８とＭＡＣ１＆２ ４２、４４か
ら、及びアキュムレータ書込みバス（ＡＣＷ１）１４８
を通してＤ装置シフタ４０からデータを受取る。データ
はアキュムレータ読取りバス（ＡＣＲ０、ＡＣＲ１）１
５０、１５２を通してＤ装置レジスタファイル・アキュ
ムレータからＤ装置ＡＬＵ３８、Ｄ装置シフタ４０及び
ＭＡＣ１＆２ ４２、４４へ読取られる。Ｄ装置ＡＬＵ
３８とＤ装置シフタ４０もＥＦＣ、ＤＲＢ、ＤＲ２及び
ＡＣＢとラベル付けした各種のバスを介してＡ装置１０
８の副装置に結合される。

【００２７】ここで図５を参照すると、３２語命令バッ
ファ・キュー（ＩＢＱ）５０２を含む命令バッファ装置
１０６が図示されている。ＩＢＱ５０２は８ビット・バ
イト５０６に論理的に分割される、３２Ｘ１６ビット・
レジスタ５０４を含む。命令は３２ビット・プログラム
・バス（ＰＢ）１２２を介してＩＢＱ５０２に到着す
る。命令は局所書込みプログラム・カウンタ（ＬＷＰ
Ｃ）５３２により指示された位置へ３２ビット・サイク
ルでフェッチされる。ＬＷＰＣ５３２はＰ装置１０８に
位置するレジスタに含まれる。Ｐ装置１０８は又局所読
取りプログラム・カウンタ（ＬＲＰＣ）５３６レジス
タ、及び書込みプログラム・カウンタ（ＷＰＣ）５３０
と読取りプログラム・カウンタ（ＲＰＣ）５３４レジス
タも含む。ＬＲＰＣ５３６は命令デコーダ５１２と５１
４にロードされる次ぎの命令又は複数命令のＩＢＱ５０
２中の位置を指す。すなわち、ＬＲＰＣ５３４はデコー
ダ５１２、５１４に現在ディスパッチされている命令の
ＩＢＱ５０２中の位置を指す。ＷＰＣはパイプライン用
の命令コードの次ぎの４バイトの開始のプログラム・メ
モリ中のアドレスを指す。ＩＢＱへの各フェッチに対し
て、命令境界に係らずプログラム命令からの次ぎの４バ
イトがフェッチされる。ＲＰＣ５３４はデコーダ５１２
と５１４に現在ディスパッチされている命令のプログラ
ム・メモリ中のアドレスを指す。

【００２８】命令は４８ビット語に形成されて命令レジ
スタ５２２にロードされ、それからマルチプレクサ５２
０と５２１を介して４８ビット・バス５１６を通して命
令デコーダ５１２、５１４にロードされる。命令は４８
ビット以外を含む語に形成してもよく、本教示は上述し
た特定の実施例に限定されないことは通常の当業者には
明らかである。

【００２９】任意の１命令サイクル時に、バスは最大２
命令、デコーダ当り１つをロード可能である。命令の組
合せは、４８ビット・バス上に適合する、任意の形式の
組合せ、８、１６、２４、３２、４０及び４８ビットで
よい。１命令のみが１サイクル時にロード可能である場
合、デコーダ１、５１２がデコーダ２、５１４に優先し
てロードされる。次いで各命令は、これを実行し、命令
又は演算が実行されるべきデータをアクセスするために
各機能装置に転送される。命令デコーダに渡される前
に、命令はバイト境界に整合される。整合はそのデコー
ド時に前の命令に得られた形式を基にして行なわれる。
バイト境界による命令の整合と関係する多重化はマルチ
プレクサ５２０と５２１で実行される。

【００３０】プロセッサ・コア１０２は７段命令実行パ
イプラインを通して命令を実行し、その各段を以下に図
６を参照して説明する。

【００３１】パイプラインの第１段はＰＲＥ−ＦＥＴＣ
Ｈ（Ｐ０）段２０２で、この段ではメモリ・インターフ
ェース又はメモリ管理装置１０４のアドレスバス（ＰＡ
Ｂ）１１８上のアドレスをアサートすることにより次ぎ
のプログラム・メモリ位置がアドレスされる。

【００３２】次ぎの段、ＦＥＴＣＨ（Ｐ１）段２０４で
は、プログラム・メモリが読取られ、Ｉ装置１０６はメ
モリ管理装置１０４からＰＢバス１２２を介して充填さ
れる。

【００３３】ＰＲＥ−ＦＥＴＣＨとＦＥＴＣＨ段時には
パイプラインは割込可能で連続プログラム流れを切断
し、例えば分岐命令に対してプログラム・メモリ中の他
の命令を指すことが可能であるという点で、ＰＲＥ−Ｆ
ＥＴＣＨとＦＥＴＣＨ段はパイプライン段の残りから分
離している。

【００３４】次いで第３段、ＤＥＣＯＤＥ（Ｐ３）２０
６で命令バッファの次ぎの命令がデコーダ５１２／５１
４にディスパッチされ、ここで命令はデコードされその
命令を実行する実行装置、例えばＰ装置１０８、Ａ装置
１１０又はＤ装置１１２へディスパッチされる。デコー
ド段２０６は、命令の種類を指示する第１部分、命令の
形式を指示する第２部分及び命令のアドレシング・モー
ドを指示する第３部分を含む命令の少なくとも１部をデ
コードする段階を含む。

【００３５】次ぎの段はＡＤＤＲＥＳＳ（Ｐ３）２０８
であり、ここで命令に使用されるデータのアドレスが計
算されるか、又は命令がプログラム分岐又はジャンプを
必要とする場合、新たなプログラム・アドレスが計算さ
れる。各計算は各々Ａ装置又はＰ装置１０８で発生す
る。

【００３６】ＡＣＣＥＳＳ（Ｐ４）段２１０では、読取
りオペランドのアドレスが出力され、Ｘｍｅｍ間接アド
レシング・モードによりＤＡＧＥＮ Ｘオペレータでア
ドレスが発生されたメモリ・オペランドが次いで間接ア
ドレスされたＸメモリ（Ｘｍｅｍ）から読み出される。

【００３７】パイプラインの次ぎの段はＲＥＡＤ（Ｐ
５）段２１２で、ここでＹｍｅｍ間接アドレシング・モ
ードによりＤＡＧＥＮ Ｙオペレータで、又は係数アド
レス・モードによりＤＡＧＥＮ Ｃオペレータでアドレ
スが発生された、メモリ・オペランドが読取られる。命
令の結果を書込むべきメモリ位置のアドレスが出力され
る。

【００３８】２重アクセスの場合、読取りオペランドは
Ｙ路で、書込みオペランドはＸ路でも発生可能である。

【００３９】最後に、Ａ装置１１０又はＤ装置１１２の
どちらかで命令が実行される実行ＥＸＥＣ（Ｐ６）段２
１４がある。次いで結果はデータ・レジスタ又はアキュ
ムレータに記憶されるか、又は読取り／変更／書込み又
はストア命令でメモリに書込まれる。さらに、ＥＸＥＣ
段時にアキュムレータのデータにシフト演算が実行され
る。

【００４０】パイプライン・プロセッサの動作の基本原
理を図７を参照して以下に説明する。図７から分かるよ
うに、第１命令３０２に対して、連続するパイプライン
段が時間期間Ｔ₁−Ｔ₇上で発生する。各時間期間はプロ
セッサ・マシン・クロックのクロック・サイクルであ
る。期間Ｔ₂に第２命令がパイプラインに入ることが可
能である、何故なら前の命令は今や次ぎのパイプライン
段へ移動しているからである。命令３、３０６に対し
て、ＰＲＥ−ＦＥＴＣＨ段２０２は時間Ｔ₃で発生す
る。７段パイプラインの図７から分かるように、全体で
７命令が同時に処理されてもよい。７命令３０２−３１
４全てに対して、図７はこれら全てが時間Ｔ₇で処理中
であることを示す。このような構造は命令の処理にある
形式の並列性を付与する。

【００４１】図８に示すように、開示実施例は、２４ビ
ット・アドレスバス１１４と両方向１６ビット・データ
バス１１６とを介して外部メモリ装置（図示せず）に結
合されているメモリ管理装置１０４を含む。さらに、メ
モリ管理装置１０４は２４ビット・アドレスバス１１８
と３２ビット両方向データバス１２０とを介してプログ
ラム記憶メモリ（図示せず）に結合される。メモリ管理
装置１０４はまた３２ビット・プログラム読取りバス
（ＰＢ）１２２を介してプロセッサ・コア１０２のＩ装
置１０６にも結合される。Ｐ装置１０８、Ａ装置１１０
及びＤ装置１１２はデータ読取り及びデータ書込みバス
と対応するアドレスバスとを介してメモリ管理装置１０
４に結合される。Ｐ装置１０８はさらにプログラム・ア
ドレスバス１２８にも結合される。

【００４２】特に、Ｐ装置１０８は２４ビット・プログ
ラム・アドレスバス１２８、２本の１６ビット・データ
書込みバス（ＥＢ、ＦＢ）１３０、１３２、及び２本の
１６ビット・データ読取りバス（ＣＢ、ＤＢ）１３４、
１３６によりメモリ管理装置１０４に結合される。Ａ装
置１１０は２本の２４ビット・データ書込みアドレスバ
ス（ＥＡＢ、ＦＡＢ）１６０、１６２、２本の１６ビッ
ト・データ書込みバス（ＥＢ、ＦＢ）１３０，１３２、
３本のデータ読取りアドレスバス（ＢＡＢ、ＶＡＢ、Ｄ
ＡＢ）１６４、１６６、１６８及び２本の１６ビット・
データ読取りバス（ＣＢ、ＤＢ）１３４、１３６を介し
てメモリ管理装置１０４に結合される。Ｄ装置１１２は
２本のデータ書込みバス（ＥＢ、ＦＢ）１３０，１３２
と３本のデータ読取りバス（ＢＢ、ＣＢ、ＤＢ）１４
４、１３４、１３６とを介してメモリ管理装置１０４に
結合される。

【００４３】図８は、例えば分岐命令を転送するため、
１２４でＩ装置１０６からＰ装置１０８へ命令の引渡し
を表している。さらに、図８は１２６と１２８で各々Ｉ
装置１０６からＡ装置１１０へ、そしてＤ装置１１２へ
のデータの引渡しを表している。

【００４４】プロセッサの各種の特徴を表１に要約す
る。

【表１】

【００４５】マイクロプロセッサは、命令のブロックを
通して繰り返しルーピングを提供する、局所繰返し命令
に応答するよう設定される。局所繰返し命令は１６ビッ
ト命令で、演算コード；並列付勢ビット；及びオフセッ
ト（６ビット）を含む。演算コードは局所命令として命
令を定義し、マイクロプロセッサにオフセットと演算コ
ード拡張を期待するよう促す。記載した実施例では、オ
フセットは５５の最大値を有する。しかしながら、これ
はループ寸法が５５バイトに限定されることを意味しな
い。実際、このオフセットはブロック繰返し終了アドレ
スと開始アドレスとの間の差を指定し、開始アドレスは
第１命令又は命令対のアドレスであり、終了アドレスは
最後の命令又は命令対の最後の命令のアドレスである。
それ故、最大ループ寸法は（５５＋「最終命令の寸
法」）となり、これは６１バイト以下である。他の実施
例では、例えば、異なる寸法の命令バッファ・キューに
従って、オフセット及びループ寸法を大きく又は小さく
してもよい。

【００４６】再び図５を参照すると、局所ループ命令が
デコードされると、局所ループの開始アドレス、すなわ
ち局所ループ命令アドレス後のアドレスが、例えばＰ装
置１０８に配置されているブロック繰返し開始アドレス
₀（ＲＳＡ₀）レジスタに記憶される。ループの最初の通
過後に、読取りプログラム・カウント（ＲＰＣ）はルー
プに再入するためＲＳＡ₀の内容をロードされる。局所
ループの最後の命令の位置はオフセットを用いて計算さ
れ、その位置は、例えばＰ装置１０８にこれも配置して
もよいブロック繰返し終了アドレス₀（ＲＥＡ₀）に記憶
される。２個の繰返し開始アドレス・レジスタと２個の
繰返し終了アドレス・レジスタ（ＲＳＡ ₀５５０、ＲＳ
Ａ₁５５１、ＲＥＡ₀、ＲＥＡ₁）がネストされたループ
用に提供される。２より大きいネスト・レベルに対して
は、先行する開始／終了アドレスはスタックレジスタに
プッシュされる。これら４個のレジスタに加えて、ブロ
ック繰返し制御回路も２個のブロック繰返しカウント
（ＢＲＣ０／ＢＲＣ１）レジスタと関係する制御回路と
を含む。

【００４７】標準的には、ＤＳＰプログラム・コードは
ループの集中的繰返しに起因する相当量のプロセッサ実
行サイクルを生じる。本実施例では、これらのループの
大部分は、コードが命令バッファから直接実行され外部
メモリからのフェッチは減勢されている「局所繰返し」
として管理可能である。これは図１８を参照してより詳
細に説明される。これらの局所繰返しループはアルゴリ
ズムの性質により駆動される限定数の命令を含むため、
電力消費を最小化するために全機能装置又は機能装置の
１つ以上の区画又は制御回路を選択的に減勢する機会が
ある。これは、コンパイル／アセンブリ過程時又はマイ
クロプロセッサ内で回路を監視することによるループの
第１繰返し時に、命令のブロック繰返し本体をプロファ
イルすることにより実施可能である。

【００４８】本発明の実施例のマイクロプロセッサは局
所繰返し命令とＩＢＱ内に完全には適合不可能であるブ
ロック用の一般ブロック繰返し命令の両方を有する。大
きな繰返しブロックはハードウェア・リソースの限定さ
れた組を使用する可能性が小さいため、繰返しループ・
プロファイリングは局所繰返し命令と関係する。しかし
ながら、本発明の特徴は、局所繰返しそれ自体を含ま
ず、例えば一般ブロック繰返し命令のみを有する実施例
にも有用である。そのような実施例では、例えばブロッ
ク長を決定し短いブロックのみに繰返しプロファイリン
グを起動するよう検査を実施可能である。

【００４９】アセンブラがプロファイリングを実行する
時、ブロック内の命令の解析を基に繰返しプロファイル
・パラメータが形成され、即時オペランドとして局所ブ
ロック命令に添付される。標準的には、減勢可能である
選択区画を指定するために余分な１バイトで十分であ
る。

【００５０】監視ハードウェアがプロファイリングを実
施する時、命令のブロックの第１繰り返しの実行から命
令のそのブロックを実行するのに必要なハードウェア・
リソースが決定される。次いで第２から最後の繰返しま
で不用なハードウェアと関係する制御デコード論理部が
減勢、又は禁止可能である。

【００５１】図９はプロセッサの命令組内の群分けの図
である。本発明の特徴は、命令デコーダが命令群を基に
多数の区画に区画分け可能である点である。例えば、図
９では５命令群、９０１−９０５の命令組９００が図示
されている。繰返しブロック内で使用される命令に応じ
て、１つ以上の命令群が表示されなくともよい。例え
ば、第１繰返しループ時には、命令のブロックは群９０
２と９０４内のみの命令から構成される。群９０１、９
０３と９０５内の命令は使用されない。それ故、デコー
ドされる必要のないこれらの未使用命令群又はアドレシ
ング・モードと関係するデコード論理部は、それ故命令
のこの第１ブロックの繰返し実行時に減勢される。以後
の繰返しループは、異なる命令群が表示されない命令の
ブロックを有することもある。これらの異なる未使用命
令群と関係する異なるデコード論理部はそれ故以後の命
令のブロックの繰返し実行時に減勢される。この方式
は、デコード・ハードウェアにより見られる動的な命令
組を最小に保持しつつ、柔軟性とコード寸法最適化をコ
ード化する大規模ＤＳＰ命令組のトレードオフを可能と
する。

【００５２】本発明の実施例のプロセッサ内では、繰返
しループ内で使用を許可されていない、goto、call、sw
itch、intr（ソフトウェア割込み）、trap、reset、及
びidleを含む、制御流れ命令の組が定義される。局所ル
ープでは本質的に不正である制御流れ命令はループの実
行時にはデコードされる必要はない。それ故、この命令
組を別の区画に配置するよう命令デコード・ハードウェ
アを区画分けすることにより、ブロック繰返しプロファ
イル・パラメータに係らず局所繰返しループ実行時に相
当量のゲートを停止可能である。

【００５３】例えば、本発明の別の実施例は繰返しプロ
ファイル・パラメータのサポートを提供しない；しかし
ながら、命令がパイプライン中で実行される間命令デコ
ーダの残りの部分が命令のブロックをデコードしている
間、命令のブロックを繰返し実行する段階時に命令の本
質的に禁止されている群に対応する命令デコーダの区画
の動作を禁止することにより、電力消費を減少できる。

【００５４】表２は、本実施例のプロセッサの局所繰返
し命令に添付される繰返しプロファイル・パラメータの
命令コード化を図示する。

【表２】 表２に記載したように、プログラムを書く人間は繰返し
プロファイル・パラメータに責任を負わない。このパラ
メータは、プログラマからの助け又は指令なしで、本実
施例のアセンブラにより、又は別の実施例ではハードウ
ェアを監視することにより決定される。

【００５５】当業者は繰返し命令に他のコード化を使用
可能であることを認識するであろう。本実施例では、繰
返しプロファイル・パラメータは繰返し局所命令に添付
される。しかしながら、当業者は、繰返しプロファイル
・パラメータは繰返しループのプロローグ命令として動
作する任意の命令に添付又は関係してもよいことを認め
る。例えば、他の実施例では繰返しプロファイル・パラ
メータは、関係繰返しループの実行の前に実行用のアセ
ンブラによりマシン読取り可能命令ストリームに挿入さ
れるロード命令により渡される。

【００５６】図１０は、命令デコーダの区画を含む、プ
ロセッサ１００の命令実行パイプラインをさらに詳細に
図示するブロック線図である。本実施例の命令デコーダ
は階層的である。命令デコードの第１レベルはＤＥＣＯ
ＤＥパイプライン段と関係し、区画８０２ａ−ｅ、と５
１２により表される。命令デコードの第２レベルはＡＤ
ＤＲＥＳＳパイプライン段と関係し、区画８１０ａ−
ｃ、８１２ａ−ｃ、８２０ａ−ｃ及び８２２ａ−ｃを有
する命令デコード・ハードウェア８０８により表され
る。各命令デコーダ区画は命令群と関係する。図９に図
示した命令群と図１０に図示した区画は図解用に簡略化
されている。本発明の各種の実施例は本明細書で図示す
るものより多少の命令群とデコーダ区画を有してもよ
い。

【００５７】前述したように、命令対が命令レジスタ５
２２に受取られ次いでデコードされる。ＤＥＣＯＤＥパ
イプライン段でデコーダ５１２により抽出された命令形
式は命令＃１／命令＃２境界と制御マルチプレクサ５２
１を定義する。命令＃１と命令＃２は次いで、ＡＤＤＲ
ＥＳＳ段の各形式に従って別々の命令レジスタ８０５、
８０６にロードされることにより分離される。ＤＥＣＯ
ＤＥ段で、制御流れ命令は区画８０２ａによりデコード
され、繰返し命令は区画８０２ｂによりデコードされ、
ソフト・デュアル命令は区画８０２ｃによりデコードさ
れ、アドレス・モードは区画８０２ｄによりデコードさ
れ、そしてスタック・ポインタ制御命令は区画８０２ｅ
によりデコードされる。

【００５８】ＡＤＤＲＥＳＳパイプライン段時に、第２
レベル命令デコーダ８０８は、命令対を処理するのにど
のデータ装置リソースが必要であるかを決定する。デー
タ装置３８,４０、及び４２が命令対を処理するのに必
要である。データ装置３８、４０および４２が図解用に
与えられている。各種の実施例は追加の又は少ないデー
タ装置を有してもよい。電力消費を減少するため現在の
命令対実行に不用であると決定されたデータ装置は停止
される。これは、制御ハードウェア８３１、８３２、及
び／又は８３３のクロックをゲートすることにより前の
データ・オペランド選択と前の演算制御を保持すること
で実行され、従って不用な装置内では信号転移は発生し
ない。ＲＥＡＤパイプライン段の不用な装置と関係する
局所デコード・ハードウェアも停止される。

【００５９】都合のよいことに、現在の命令演算コード
が前記装置と関係する命令群内にある場合、局所繰返し
プロファイリング方式は、与えられたループ実行に不用
であるデータ・リソースの予想を可能とし、各段階のデ
コードを避けられる。繰返し局所命令の即時オペランド
として与えられた繰返しプロファイル・パラメータは繰
返しプロファイル・レジスタ８００に記憶される。それ
故、命令デコーダ８０８内の識別された区画は関係ルー
プの繰返し実行時に繰返しプロファイル・パラメータに
応答して禁止される。

【００６０】都合のよいことに、局所繰返しプロファイ
リング方式はまたＤＥＣＯＤＥパイプライン段のデコー
ド・ハードウェアの選択された区画の停止も可能とす
る。しかしながら、上述したように、局所繰返し本体内
では不正である全ての制御流れ（goto、call、…）はデ
コードする必要はない。それ故、繰返しプロファイル・
パラメータが与えられているかどうかに係らず、区画８
０２ｃの関係ハードウェアは全ループ実行時に停止可能
である。

【００６１】プロファイルは、ループ本体がネストされ
た局所ループ繰返し又は単一の繰返し命令を含むかどう
か決定可能である。ネストがない時、「局所繰返し＆繰
り返し」デコードと関係するハードウェア区画８０２ｂ
は全ループ実行時に停止可能である。

【００６２】プロファイルは、ループ本体がスタックポ
インタ関連命令（push()、pop()…）を含むかどうか決
定可能である。スタックポインタ関連命令がない場合、
「push()・pop()族」デコードと関係するハードウェア
区画８０２ｅは全ループ実行時に停止可能である。

【００６３】プロファイルは、ループ本体がソフト・デ
ュアル又はビルトイン・デュアル命令を含むかどうか決
定可能である。命令抽出ハードウェアとアドレス発生器
制御はこの静的構成を利用してゲート活動ハードウェア
区画８０２ｃを減少可能である。

【００６４】図１１は、繰返しプロファイル・レジスタ
８００とプロファイル・マスク１１０１を含む、プロセ
ッサのブロック繰返し制御回路１１００をより詳細に図
示するブロック線図である。繰返しプロファイル・レジ
スタ８００は繰返し局所命令により与えられる繰返しプ
ロファイル・パラメータをロードされる。ループ・ネス
ティングの場合、２つのオプションが可能である。第１
オプションでは、プロファイルは外部及び内部ループの
両方により必要とされるリソースに従って決定される。
第２オプションでは、外部ループと内部ループがそれ自
体のプロファイルを有し、レジスタ８００はマスク１１
０１に含まれるマルチプレクサ又はその他の手段により
選択可能な２つのレジスタを含む。次いでプロファイル
は有限ステートマシン（ＦＳＭ）１１０４によりスタッ
クとして管理される。プロファイルはブロック繰返しの
能動レベルに従って切替えられる。この方式は良好なグ
ラニュラリティ（granularity）を与えるが、余分なハ
ードウェアを必要とする。

【００６５】命令のブロックの局所繰返しが完了する
と、又はループ実行が割込まれた場合直ちにＦＳＭ１１
０４に応答してプロファイルはマスク１１０１によりマ
スクされる。割込みサービス・ルーチン（ＩＳＲ）から
の復帰時に、プロファイルはアンマスクされ能動とな
る。これによりＩＳＲ時には全命令組が能動に設定され
る。

【００６６】さらに図１１を参照すると、選択した区画
の動作を禁止するためにマスク回路１１０１からのプロ
ファイル信号１１１０ａ−ｎがマイクロプロセッサの各
種ハードウェア区画に与えられる。例えば、プロファイ
ル信号１１１０ａは命令デコーダ区画１１０２ｃに与え
られる。同様に、マスク１１０１からのその他のプロフ
ァイル信号はＤＥＣＯＤＥ段のその他の区画に与えられ
る。１１０２ｂのようなある種の区画は、常に付勢され
ている必要があり、プロファイル信号には応答しない。
上述したように、制御流れ区画８０２ａのようなある種
の区画は、デコード区画８０２ｂからのデコード信号１
１１１により指示される、局所ループが実行されている
時は常にプロファイル・パラメータに係らず減勢され
る。ＦＳＭ１１０４からの禁止信号１１１２はデコード
信号１１１１に応答してアサートされる。

【００６７】デコード・ハードウェア区画分けはプロフ
ァイル・パラメータ・ビットにより定義されるグラニュ
ラリティと整合する。禁止、又は停止は、デコード論理
の第１段（特別なゲート又は特別な入力）上の各プロフ
ァイル信号の特別な信号入力により処理される。この停
止制御はループ実行時の静的信号として見ることが可能
である。これは不用な転移又はグリッチの論理を通した
伝播を避ける。プロファイル情報は他の実施例では、従
来の設計ではこれがゲート化クロック付勢信号の速度路
を発生するであろうクロック制御によりＤフリップフロ
ップ（ＤＦＦ）又はラッチを停止するよう使用されても
よい。

【００６８】さらに図１１を参照すると、パイプ遅延レ
ジスタ１１２０はデコーダ８０８のＡＤＤＲＥＳＳ段区
画のプロファイル信号のタイミングを保持する。ＡＤＤ
Ｒ段で実施される停止は特別な制御なしに読取り段デコ
ーダ区画へ伝播される。また、各種のプロファイル信号
は、ゲート１１４０のような論理ゲートにより組合され
て、プロファイル信号の組合せと入替を作成して各種の
ハードウェア区画を禁止してもよい。

【００６９】図１２は、可変寸法命令語用の命令レジス
タ５２２を含む、プロセッサのブロック繰返し制御回路
をさらに詳細に図示する本発明の他の実施例のブロック
線図である。繰返しプロファイル・レジスタ１２００は
繰返し局所命令により与えられる繰返しプロファイル・
パラメータをロードされる。命令のブロックの局所繰返
しの実行が開始されると直ちにＦＳＭ１２０４に応答し
てマスク１２０１によりプロファイルはアンマスクされ
る。命令のブロックの局所繰返しが完了すると、又はル
ープ実行が割込まれた場合に直ちにＦＳＭ１２０４に応
答してプロファイルはマスク１２０１によりマスクされ
る。

【００７０】プロファイル・レジスタ１２００に記憶さ
れたプロファイル・パラメータはループ本体の最大長命
令形式を識別可能である。命令レジスタはいくつかの区
画１２３０−１２３５に区画分けされる。次いでハード
ウェアは不用な命令レジスタ区画を選択的に禁止して命
令レジスタ寸法をしかるべく調節可能である。クロック
信号ＩＲＬＯＡＤは命令レジスタ５２２にマルチプレク
サ５２０により命令バッファ（図５を参照）から選択さ
れた新たな命令をロードする。ゲート１２２０−１２２
３の各々は、クロック信号ＩＲＬＯＡＤと組合されたマ
スク１２０１を介してパラメータ・レジスタ１２００か
らプロファイル信号を受信し、命令のブロックの繰返し
実行時に命令レジスタ５２２の選択区画のローディング
を禁止する。例えば、与えられたブロック繰返しで実行
される全命令の最大長が５バイトであると決定された場
合、クロック信号ＩＲＬＯＡＤがＡＮＤゲート１２２０
を通過することを禁止され、これにより命令レジスタ区
画１２３０のクロックを禁止するようにして、与えられ
たブロックの実行時にプロファイル信号１２１０ａを低
にアサートさせる繰返しプロファイル・パラメータによ
り区画１２３０が禁止される。同様に、最大命令形式が
４バイトであるものと決定された場合、命令の関連ブロ
ックの繰返し実行時にプロファイル信号１２１０ａとプ
ロファイル信号１２１０ｂの両方が低にアサートされて
区画１２３０と１２３１のクロックが禁止される。ブロ
ックは少なくとも２バイト命令を常に有しているため、
区画１２３４と１２３５は関係する禁止回路を有しな
い。当業者は、ＡＮＤゲート以外の手段を使用して、繰
返しプロファイル・パラメータに応答して選択した区画
を禁止可能であると理解できるであろう。

【００７１】さらに図１２を参照すると、同様な方法
で、繰返しプロファイル・パラメータにより指示された
最大長命令形式に応答してマルチプレクサ５２０を区画
分けし選択区画を禁止可能である。

【００７２】表２に記載したように、本発明の利点は、
プログラムを書く人間が繰返しプロファイル・パラメー
タに責任を負わなくともよい点である。このパラメータ
は本実施例のアセンブラにより、又は別の実施例ではハ
ードウェアを監視することにより、プログラマからの助
け又は指令なしで決定される。図１１と図１２の実施例
を組合せ、１２５０に指示するように、プロファイル・
パラメータ・レジスタからのプロファイル信号の適切な
選択と接続により、単一の繰返しプロファイル・パラメ
ータが命令デコーダの選択区画とまた命令レジスタの選
択区画も禁止するようにしてもよい。

【００７３】図１３はネストされたループでの２つの繰
返しループによるプロセッサ１００の動作を図示するタ
イミング図である。ループのネスティングの場合、２つ
のオプションが可能である：（１）外部及び内部ループ
の両方により必要とされるリソースに従って単一の複合
プロファイルが決定される、（２）外部ループと内部ル
ープがそれ自体のプロファイルを有する。プロファイル
は次いでスタックとして管理される。プロファイルはブ
ロック繰返しの能動レベルに従って切替えられる。第２
オプションは良好なグラニュラリティを与えるが、余分
なハードウェアを必要とする。再び図１１を参照する
と、２個のプロファイル・レジスタ、ＰＲＯＦＩＬＥ０
とＰＲＯＦＩＬＥ１が本実施例の８００内に含まれる。
マスク１１０１はＭＡＳＫ０とＭＡＳＫ１を含む。１１
０１内のマルチプレクサ回路（図示せず）はＦＳＭ１１
０４に応答して動作して、一方がアンマスクされた時に
プロファイル信号１１１０ａ−ｎに選択されたプロファ
イル・パラメータを与える。

【００７４】ここで図１３を参照すると、時間線１３０
０は、第１オプションを使用して、ネストされたループ
時のプロファイル信号１１１０ａ−ｎ（図１１上）又は
１２１０ａ−ｎ（図１２上）の動作を図示する。内部及
び外部ループ両方を表す複合繰返しプロファイルが決定
され、外部ループと関係するプロローグ命令によりプロ
ファイル・レジスタに記憶される。前述したように、プ
ロローグ命令は時間スロット１３１０時にデコードされ
たループ命令であるか、又は例えばストア命令でもよ
い。内部ループの繰返し命令がプロファイル・パラメー
タを与える場合、これは無視される。ブロックの最初の
命令が実行を開始する時刻１３１１までプロファイルは
マスクされたままである。ネストされたループの実行の
全時間１３０４の間複合プロファイルはアンマスクされ
たままである。時間１３１２で、外部ループの最後の繰
返しが実行される。時刻１３１３で、最後の繰返しの最
後の命令が実行され、時間スロット１３０６に指示する
ように、プロファイルが再びマスクされる。

【００７５】時間線１３００はまた、単一ブロック繰返
しの動作を表し、この場合時間スロット１３０４は命令
のブロックの繰返し実行を表し、時間スロット１３１２
は命令のブロックの最後の繰返しを表す。

【００７６】さらに図１３を参照すると、時間線１３４
０は、第２オプションを使用した、ネストされたループ
時のプロファイル信号１１１０ａ−ｎ（図１１上）又は
１２１０ａ−ｎ（図１２上）の動作を図示する。外部ル
ープを表す第１繰り返しプロファイルが決定され、外部
ループと関係するプロローグ命令によりプロファイル・
レジスタＰＲＯＦＩＬＥ０に記憶される。内部ループを
表す第２繰り返しプロファイルが決定され、内部ループ
と関係するプロローグ命令によりプロファイル・レジス
タＰＲＯＦＩＬＥ１に記憶される。前述したように、プ
ロローグ命令は時間スロット１３５０と１３１４時にデ
コードされた内部及び外部ループ命令でもよいし、又は
例えばストア命令でもよい。外部ループの最初の命令が
実行を開始する時間１３１１までプロファイルはマスク
されたままである。時間スロット１３４３と１３４５に
より図示する、外部ループの実行時には第１プロファイ
ルはアンマスクされたままである。時間１３１５で、内
部ループの最初の命令が実行を開始し、時間スロット１
３４４による図示される、内部ループの実行時にＦＳＭ
１１０４により第２プロファイルが選択される。実行は
内部ループから外部ループへ移動し、又逆も同様であ
り、対応するプロファイルはＦＳＭ１１０４により選択
される。時間線１３４０は明瞭にするため内部ループの
単一繰返しのみを図示しているが、当業者は内部及び外
部ループの複数繰返しが標準的には発生することを理解
できる。時間１３１６時に、内部ループの最後の繰返し
が実行される。時間１３５２時に、外部ループの最後の
繰返しが実施される。時間１３１３で、最後の繰返しの
最終命令が実行され、時間スロット１３４６に指示する
ように、プロファイルは再びマスクされる。

【００７７】図１４は繰返しプロファイル・パラメータ
を用いたプロセッサ１００での命令のブロックを繰返し
実行する際に関係する各段階を図示する流れ図である。
段階１４００では、命令列の連続実行が実施されてい
る。「連続」という用語はジャンプ、分岐、呼出し、復
帰、等を含んでもよいことを理解すべきである。段階１
４０２で、未決のループと関係するプロローグ命令によ
りブロック繰返し制御回路が初期化される。これは例え
ば、ブロック繰返しカウント・レジスタのロードを含
む。これはまた繰返しプロファイル・レジスタのロード
を含んでもよい。段階１２０４と１２０６で、繰返し命
令がデコードされるまで連続実行が実施される。望まし
い実施例では、繰返し命令は、繰返して実行されるべき
命令の関連ブロックに対して決定された繰返しプロファ
イル・パラメータを与える。段階１４０８で、繰返しブ
ロック実行時には本質的に禁止される命令群に対応する
命令デコーダの区画が禁止される。

【００７８】段階１４１０で、プロファイルを受取って
いない場合、段階１４１２時に監視回路が命令のブロッ
クの第１繰返しの実行を監視し、プロセッサのどの区画
が残りの繰返しに不用であるかを決定する。どちらの場
合でも、命令のブロックの実行に不用であるものと決定
されたその他のハードウェア区画と共に、段階１４１４
で命令デコーダの不用な区画が禁止される。命令のブロ
ックは段階１４１６、１４１８及び１４２２を繰返しル
ープすることにより実行される。段階１４１８で割込み
が検出された場合、ＩＳＲの実行時にはプロファイルは
マスクされるためＩＳＲは禁止された回路なしで実行可
能である。ＩＳＲからの復帰時にプロファイルは再びア
ンマスクされ、不用な区画を禁止するよう動作する。

【００７９】段階１４２４で命令のブロックの各完全繰
返しが検査される。最後の繰返しを完了した後、プロフ
ァイルはマスクされ、段階１４２６で禁止回路区画なし
で連続実行が再開される。

【００８０】図１５はプロセッサ１００による命令のブ
ロックの実行時にプロファイルを決定する監視回路を図
示するブロック線図である。回路１５００はプロセッサ
１００のハードウェアの一部の区画を表す；これは本実
施例では命令デコーダの区画であるが、他の実施例では
例えば命令レジスタのようなプロセッサの他の部分の区
画を表してもよい。区画１５００は命令レジスタ１５０
２から信号を受け取り、区画１５００による活動を表す
１つ以上の出力信号を与える。監視回路１５２０は命令
のブロックの第１繰返し時に信号１５１０を監視する。
命令のブロック内に含まれる１つ以上の命令の間区画１
５００が能動である場合、監視回路１５２０はこれに従
って設定される。繰返しの終了時に、プロファイル・レ
ジスタ１５３０は監視回路１５２０に従って設定され
る。命令のブロックの残りの繰返しの間、命令のブロッ
クの最初の繰返し時に区画１５００が使用されなかった
場合、プロファイル信号１５３１に応答して、ＡＮＤゲ
ート１５３２は区画１５００を通る信号の伝播を禁止
し、これにより電力消費を減少させる。当業者は、ＡＮ
Ｄゲート１５３２は区画１５００を禁止する回路の単な
る代表であることを認識可能である。本発明の特徴を実
施するため禁止回路の各種の実施例が当業者により容易
に得られる。

【００８１】図１６はプロセッサによる命令のブロック
の実行時に図１５の監視回路の動作を図示するタイミン
グ図である。時間スロット１６００時に、命令のブロッ
クの第１繰返しが実行される。図１６は３個のハードウ
ェア区画、簡単のため、１６２０の装置ｘ、１６２１の
装置ｙ、及び１６２２の装置ｚの動作を図示する。１６
２０と１６２１の影付き領域は、第１繰返し時に装置ｘ
と装置ｙは命令のブロック中の１つ以上の命令により使
用されたことを示す。しかしながら、１６２２の影なし
は、第１繰返し時に装置ｚは使用されていないことを示
す。それ故、第１繰返しの終了時に監視回路の設定は、
装置ｘと装置ｙは必要であるが、装置ｚは不用であるこ
とを決定する。時間１６１２に、繰返しプロファイル・
レジスタは監視回路に応答してプロファイル・パラメー
タにより設定される。時間スロット１６０２により示さ
れる命令のブロックの残りの繰返し時には、プロファイ
ル・パラメータに応答して装置ｚは禁止されて電力消費
を減少させる。

【００８２】図４と図１０を再び参照すると、さらに電
力消費を減少するため区画分け可能で命令のブロックの
繰返し実行時に選択的に禁止可能なプロセッサ１００の
いくつかのその他の部分がある。例えば、１実施例で
は、ループ本体がＡＤＤＲＥＳＳパイプライン・スロッ
トの初期化又はレジスタファイルのスワップを実行する
命令を含むかどうかプロファイルは指示可能である。全
ループ実行時に関係するハードウェア（図示せず）は停
止可能である。

【００８３】他の実施例では、ループ本体がデータ係数
ポインタと関係する命令を含むかどうかプロファイルは
指示可能である。全ループ実行時に関係するハードウェ
ア（図示せず）は停止可能である。

【００８４】他の実施例では、ループがアドレス装置１
１０に含まれる３個の内２個のアドレス発生器のみを必
要とする場合、不用なアドレス発生器は停止可能であ
る。

【００８５】他の実施例では、アルゴリズムが状態更新
を気にしない場合、状態更新回路（図示せず）はブロッ
ク繰返しの実行時に禁止可能である。

【００８６】他の実施例では、命令のブロックの実行時
に命令並列性が利用不能であると決定された場合、命令
レジスタ８０６と全ての関係制御回路が禁止可能であ
る。同様に、例えば、サイクル当り６から８命令がディ
スパッチ可能であるＶＬＩＷアーキテクチャでは、命令
のブロックの繰返し実行時には前記並列性は必ずしも完
全に利用可能ではない。局所繰返しプロファイルは実行
必要性に従ってハードウェアを調節する手段を有利に提
供可能である。例えば、ループ内で並列命令の最大数が
４である場合、プロファイルは不用なハードウェアを停
止するためループ実行の前にこの情報を渡すことが可能
である。

【００８７】同様の方式がデータ形式にも適用可能であ
る。プロセッサは異なるデータ型式：８ビット、１６ビ
ット、及びデュアル１６ビットをサポートする。その他
の実施例は例えば浮動小数点をサポートしてもよい。デ
ータ路は切片として区画分けされ、命令のブロックによ
り必要とされるデータ路区画のみが命令のブロックの繰
返し実行時に能動となり得る。

【００８８】図１７は、アセンブラにより命令のブロッ
クの実行時にどの区画が必要とされるかを決定すること
により繰返しプロファイル・パラメータを形成する際に
関係する各種の段階を図示する流れ図である。段階１７
００では、初期アセンブリ・タスクが実行される。本明
細書で使用するように、用語「アセンブラ」は、例えば
コンパイルと増分コンパイルを含む、人間が読取り可能
なプログラムをマシン読取り可能命令列に変換する任意
の手段を意味する。アセンブラ動作は一般的に公知であ
り本明細書ではこれ以上説明しない。段階１７０２で、
各マシン読取り可能命令実行可能形式に対して項目を有
する表が作成される。各項目は関係する命令の実行にど
の選択可能なハードウェア区画が必要であるかを指示す
るパターンを含む。例えば、パターンは命令デコーダの
区画に対応する特定の命令群を指示してもよい。パター
ンは選択されたプロセッサとそのプロセッサによりサポ
ートされるハードウェア区画分けに応じて、命令長、ア
ドレス・モード、等を指示してもよい。

【００８９】段階１７０４で、既知のコンパイル／アセ
ンブリ技術を使用してソースコードは一連のマシン読取
り可能命令に変換される。段階１７０６と１７０８で、
各マシン読取り可能命令を検査してこれが繰返し命令で
あるかどうかを決定する。繰返し命令が捜し出される
と、段階１７１０で繰返し命令と関係する命令のブロッ
クの最初の命令が識別され、最初の命令の群パターンが
アクセスされ初期プロファイル・パラメータとして使用
される。段階１７１２と１７１４で、ブロックの各以後
の命令が検査され、各々と関係する群パターンが初期繰
返しプロファイル・パラメータと組合される。命令のブ
ロックの最後の命令が検査され、その群パターンがプロ
ファイル・パラメータに含まれると、プロファイル・パ
ラメータは命令のブロックと関係するプロローグ命令に
関係付けられる。望ましい実施例では、プロファイル・
パラメータは表２に示されるように繰返し命令に添付さ
れる。

【００９０】段階１７１８で、一連のマシン読取り可能
命令が完全に処理されるまで処理は続行し、命令の追加
ブロックと関係するプロファイル・パラメータが形成さ
れる。段階１７２０で既知のアセンブリ技術を使用し
て、アセンブリ処理は完了する。完了したアセンブリ処
理は、命令の各繰返し可能ブロックが添付繰返しプロフ
ァイル・パラメータ付きの繰返し命令のような、プロロ
ーグ命令を有する一連のマシン読み取り可能命令を与え
る。

【００９１】ここで図１８を参照し図５を参照すると、
望ましい実施例の局所ループ命令流れがさらに詳細に説
明されている。局所ループ繰返しは、第１パイプライン
・スロット６０２のＤＥＣＯＤＥ段に示したブロック繰
返しカウント（ＢＲＣ０／ＢＲＣ１）を局所ループの繰
返し数で初期化することにより設定され、次いで次ぎの
スロット６０４で局所ループ命令（ＲＰＴＬ）自体がデ
コードされる。ＢＲＣ０（又はＢＲＣ１）がゼロでない
場合ＢＲＣ０／ＢＲＣ１はループの最後の命令の各繰返
しで減算される。オプションとして最大繰返し値を定義
し、カウンタをゼロに初期化することにより局所ループ
繰返しを増加に設定してもよいことは当業者には明らか
である。この時カウンタはループの最後の命令の各繰返
しで増分可能である。減分又は増分は１以外のステップ
でもよい。スロット６０２と６０４で、プログラム・カ
ウンタは値「ＰＣ」へ４バイトだけ増加し、さらに２命
令語がＩＢＱ５０２にフェッチされ、従ってスロット６
０２、６０４当り２命令語がＩＢＱ５０２にフェッチさ
れる。スロット６０２ではＩＢＱ５０２で利用可能な語
５０４の数は２で、図１８のＣｏｕｎｔとラベル付けし
て示されている。ＩＢＱ５０２で利用可能な語数はＬＲ
ＰＣ５３６とＬＷＰＣ５３２との間の差により与えられ
る、何故ならこれらは現在ディスパッチされている命令
とＩＢＱ５０２に次ぎの命令を書込む位置を各々指して
いるからである。本発明の目的上、ＢＲＣ０／ＢＲＣ１
を初期化する命令は例えば１語１６ビット命令であり、
ＢＲＣ０／ＢＲＣ１＝ＤＡｘは並列性を含んでいないた
め、１６ビット初期化命令のみがスロット６０２で第１
又は第２命令デコーダ５１２、５１４にディスパッチさ
れる。

【００９２】次ぎのスロット６０４で、ＷＰＣは値「Ｐ
Ｃ」へ４だけ増加し、さらに２ｘ１６ビット命令語５０
４がＩＢＱ５０２にフェッチされる。ＩＢＱ５０２で利
用可能な命令語５０４の数は今や３である、何故なら前
のスロット６０２ではＢＲＣ０／ＢＲＣ１を初期化する
１語命令のみがディスパッチされたからである。

【００９３】局所ループの第１繰返しはスロット６０６
で開始し、ここで命令Ｌ₀、Ｌ₁の第１並列対がデコーダ
５１２、５１４にディスパッチされる。ＩＢＱ５０２で
利用可能である命令語５０４の数は今や４である。これ
は、本実施例では局所ループ命令は１６ビット命令のみ
であり、それ故前のスロット６０４で１語５０４のみが
デコーダ５１２にディスパッチされたからである。

【００９４】局所ループの実行を最適化するため、命令
は出来る限り並列に実行される。本例では、ループの本
体を含む全命令は並列に実行可能であるものと仮定す
る。これはループの本体の第１パス時に２つの不用スロ
ット、６１０、６１２を生じるが、残りの繰返しに高速
度を生じる。

【００９５】さらに、本例では命令Ｌ₀、Ｌ₁は並列に実
行可能であり、全体で４８ビットを含み、従って３命令
語５０４が各デコード段でデコーダ５１２、５１４にデ
ィスパッチされる。繰返しブロックの開始、サイクル６
０６では、２つの命令Ｌ₀とＬ₁がデコーダにディスパッ
チされ、ＬＲＰＣ５３６とＬＷＰＣ５３２との間の差は
４である。サイクル６０８で、さらに２命令語がＩＢＱ
にフェッチされるが、３語がディスパッチされる。

【００９６】ここでＬＲＰＣ５３６はＩＢＱ５０２に沿
って３語を移動し、ＬＷＰＣ５３２はＩＢＱ５０２に沿
って次ぎのフェッチ位置へ２語を移動する。従って、Ｌ
ＷＰＣ５３２とＬＲＰＣ５３６との間の差は次ぎのスロ
ット６０８用に３へ１つだけ減少される。再び、次ぎの
２命令Ｌ₂、Ｌ₃は並列に実行可能であり、全体で４８ビ
ットを含むものと仮定すると、ＬＲＰＣ５３２は次ぎの
スロット６１０用にＩＢＱ５０２に沿って３語を移動す
る。プログラム・プリフェッチは１スロット、この場合
はスロット６０８に対して停止していて、それ故このス
ロットでは命令語はＩＢＱ５０２にロードされない。従
って、スロット６１０ではＬＲＰＣ５３６とＬＷＰＣ５
３２は同じＩＢＱ５０２アドレスを指し、Ｃｏｕｎｔ＝
０である。ＩＢＱ５０２のディスパッチ用に利用可能ビ
ットがないため、スロット６１０はデコード用に不用な
スロットである。しかしながら、スロット６１０時に２
命令語がＩＢＱ５０２にフェッチされＬＷＰＣ５３２を
ＩＢＱに沿って２語だけ移動し、それ故スロット６１２
用に利用可能な２命令語がある。しかしながら、次ぎの
２命令、Ｌ₄、Ｌ₅が４８ビットを含む並列命令である場
合、スロット６１２ではディスパッチがなく、さらに不
用なスロットがある。

【００９７】スロット６１４では、ＩＢＱ５０２には利
用可能な全体で４命令語５０４があり、４８ビットを含
む命令Ｌ₄、Ｌ₅がデコーダ５１２、５１４にディスパッ
チされる。スロット６１４の間にさらに２命令語５０４
がＩＢＱ５０２にフェッチされる。ＷＰＣはここで２ｘ
命令語５０４の１６パケットだけ増加され、従ってＩＢ
Ｑ５０２はいっぱいで、全てのループ本体がフェッチさ
れる。従って、理解出来るように、スロット６１６のＷ
ＰＣカウントはプリフェッチでＰＣ＋１６に留まり、し
かし別の２語５０４がスロット６１４のプリフェッチか
ら生じてＩＢＱ５０２にフェッチされる。

【００９８】スロット６１６ではループの本体がＩＢＱ
５０２にフェッチされて、ＩＢＱには利用可能な３２語
がある。これはＩＢＱ５０２の最大寸法であり、従って
ループのさらなる繰返しを形成する以後のスロット６１
８、６２０ではフェッチはオフされる。

【００９９】ループの最後の繰返しでは、キューの空隙
を避けるようＩＢＱ５０２に注ぎ足すため、スロット６
２６でフェッチはオンに切換わる。

【０１００】従って、ループの本体に対しては、最初と
最後の繰返しを除いて、パイプライン・フェッチ段はな
い。従って、プログラム・メモリアクセスはない。より
少ないプログラム・メモリアクセスが実施されるため、
従来のループと比較してこれはループ時に電力消費を減
少させる。

【０１０１】従って、本発明の実施例によると、マイク
ロプロセッサは、全てが命令バッファ・キュー５０２に
収められる命令の組による繰返しループを与える局所繰
返し命令に応答するよう構成される。再び図５を参照す
ると、ＩＢＱ５０２は６４バイト長であり３２ｘ１６ビ
ット語に構成される。命令はＩＢＱ５０２に一時に２語
づつフェッチされる。さらに、命令デコーダ制御器はパ
イプラインの各デコード段に対して命令デコーダ５１２
と５１４に６プログラムコード・バイトまでのパケット
を読取る。ループの開始と終了、すなわち最初と最後の
命令は、ＩＢＱ５０２にフェッチされたプログラムコー
ドの４バイト・パケット内の任意のバイト境界に該当し
てよい。従って、開始（最初）及び終了（最後）命令は
必ずしもＩＢＱ５０２の先頭と底部とに共終結する必要
はない。例えば、局所ループ命令が４プログラムコード
のパケットの境界上の２バイトに跨っている場合、４プ
ログラムコードの両方のパケットをＩＢＱ５０２に保持
しなければならない。これを考慮に入れるため、局所ル
ープ命令オフセットは最大５５バイトである。

【０１０２】局所ループの最初の繰返し時に、ループ本
体のプログラムコードはＩＢＱ５０２にロードされ通常
のように実行される。しかしながら、以降の繰返しに対
しては、フェッチが再開始される最後の繰返しまで、フ
ェッチは生じない。

【０１０３】他の実施例では局所ループのブロック寸法
を最大化するためにマイクロプロセッサはＩＢＱ５０２
で命令語を整合するよう設定される。命令語の整合は局
所ループの開始及び終了命令を出来る限りＩＢＱ５０２
の各境界に近接して配置するよう動作してもよい。アセ
ンブラの実施例はＩＢＱ５０２での命令の整合を設定し
て局所ループのブロック寸法を最大化する。

【０１０４】再び図１を参照すると、データ処理装置１
０の製造は、半導体基盤に各種の不純物を打ち込み、基
盤内の選択深さまで不純物を拡散させてトランジスタ素
子を形成する複数段階を含む。不純物の配置を制御する
ためマスクが形成される。電導材と絶縁材の複数層が蒸
着され各素子を相互接続するためにエッチングされる。
これらの段階はクリーンルーム環境で実行される。

【０１０５】データ処理装置を製造するコストの相当部
分は検査に関係する。ウェファ形式の間に、個々の素子
にバイアスをかけて動作状態にし、基本動作機能性のプ
ローブ検査を行なう。ウェファは次いで、裸のダイとし
て販売されるか又はパッケージされてもよい別々のダイ
スに分離される。パッケージ後、完成した部品は動作状
態にバイアスされて動作機能性を検査される。

【０１０６】本発明の新規特徴の別な実施例は、組合せ
機能の全体ゲート数を減少するために本明細書で開示し
た回路と組合されるその他の回路を含んでもよい。当業
者はゲート最小化の技術を熟知しているため、このよう
な実施例の詳細は本明細書では説明しない。

【０１０７】このように、高コード密度と容易なプログ
ラミングを提供する、プログラム可能なディジタル信号
プロセッサ（ＤＳＰ）であるプロセッサを説明して来
た。アーキテクチャと命令組は、純粋な制御タスクと共
に、無線電話のような、ＤＳＰアルゴリズムの低電力消
費と高効率実行用に最適化されている。プロセッサは命
令バッファ装置と、命令バッファ装置によりデコードさ
れた命令を実行するデータ計算装置とを含む。命令は、
暗黙の並列性に応答して又はユーザー定義の並列性に応
答して、並列的に実行可能である。

【０１０８】いくつかの命令群に対する命令デコーダの
区画分けは命令ループの実行時に１つ以上のデコーダ区
画をアイドルのままにすることを可能とする。結果とし
て、マイクロプロセッサによる電力消費の対応する減少
がある。都合のよいことに、プロセッサのその他の部分
の区画分けと選択区画の動作の禁止はプロセッサの電力
消費をさらに減少する。

【０１０９】以上の説明から、発明の範囲内で各種の変
更を行なってもよいことが当業者には明白である。例え
ば、ループの本体を含む命令は完全な４８ビット並列命
令である必要はなく、又は全く並列命令である必要もな
い。さらに、ループはＩＢＱの全てを引き受ける必要は
なく、上述したものより小さくともよい。他の実施例で
は、ＩＢＱは設けられない。別の実施例では、命令デコ
ーダは多数のパイプライン段上で区画分けされてもよい
し、又は１つのパイプライン段内に完全に含まれてもよ
い。

【０１１０】マイクロプロセッサを含むディジタル・シ
ステムを操作する方法が提供され、この方法は、マイク
ロプロセッサの一部を複数個の区画に区画分けする段階
と；マイクロプロセッサの命令パイプライン内の一連の
命令を実行する段階と；一連の命令内の命令のブロック
を繰返し実行する段階と、ここでブロックは最初の命令
と最後の命令とを有し；複数個の区画の内の少なくとも
１つが命令のブロックを実行するのに必要ないことを決
定する段階と；命令のブロックを繰返し実行する段階時
に少なくとも一つの区画の動作を禁止する段階と、を含
み、これにより電力消散を減少する。

【０１１１】本方法の別の実施例では、区画分けする段
階は、異なる命令長に従ってマクロプロセッサの命令レ
ジスタを区画分けする段階を含み；決定する段階は、命
令のブロック内の命令の最大命令長を決定する段階を含
み；禁止する段階は、決定した最大命令長に従って１つ
以上の命令レジスタ区画のロードを禁止する段階を含
む。

【０１１２】本方法の別の実施例では、区画分けする段
階は、並列命令実行に従って命令パイプラインを区画分
けする段階を含み；決定する段階は、命令のブロック内
の命令の最大命令並列性を決定する段階を含み；禁止す
る段階は、１つ以上の並列命令実行区画を禁止する段階
を含む。

【０１１３】本方法の別の実施例では、区画分けする段
階は、データ型式に従ってマイクロプロセッサの一部を
区画分けする段階を含み；決定する段階は、命令のブロ
ック内で使用されない１つ以上のデータ型式を決定する
段階を含み；禁止する段階は、１つ以上のデータ型式区
画を禁止する段階を含む。

【０１１４】本方法の別の実施例では、決定する段階
は、命令のブロック内で状態回路の更新が必要とされな
いことを決定する段階を含み；禁止する段階は、状態回
路の更新を禁止する段階を含む。

【０１１５】本方法の別の実施例では、区画分けする段
階は、アドレスモードに従ってマイクロプロセッサのア
ドレス発生回路を複数個の区画に区画分けする段階を含
み；決定する段階は、命令のブロック内で使用されない
１つ以上のアドレスモードを決定する段階を含み；禁止
する段階は、１つ以上のアドレス発生区画を禁止する段
階を含む。

【０１１６】本方法の別の実施例では、決定する段階
は、命令のブロックの最初の繰返しの実行をまず監視
し、これにより繰返しプロファイル・パラメータを得る
段階をさらに含む。

【０１１７】本方法の別の実施例では、繰返しプロファ
イル・パラメータを記憶する段階は、内部ループを表す
第１繰返しプロファイル・パラメータを記憶する段階と
外部ループを表す第２繰返しプロファイル・パラメータ
を記憶する段階とを含み；禁止する段階は、内部ループ
の実行時にはマイクロプロセッサの第１区画の動作を禁
止する段階と、外部ループの実行時にはマイクロプロセ
ッサの第２区画の動作を禁止する段階とを含む。

【０１１８】本方法の別の実施例では、命令のブロック
を繰返し実行する段階に割込んで割込みサービス・ルー
チン（ＩＳＲ）を実行する段階と；マイクロプロセッサ
の全区画がＩＳＲの実行時には付勢されるよう区画禁止
をマスクする段階と；ＩＳＲの実行を完了した後に命令
のブロックの繰返し実行に復帰する時区画禁止をアンマ
スクする段階と、を含む。

【０１１９】本方法の別の実施例では、区画禁止をマス
クする段階は、繰返しプロファイル・パラメータをマス
クする段階を含む。

【０１２０】都合のよいことに、本発明の特徴はプロセ
ッサ内の電力管理の他の技術と組合せてプロセッサの電
力消費をさらに減少させてもよい。例えば、ループ中の
命令によって機能装置が使用されない場合各種の機能装
置をループ実行時に待機モードに置いてもよい。

【０１２１】本開示の範囲は、これが特許請求された発
明と関係するかどうか、又は本発明により指摘された任
意の又は全ての問題を緩和するかどうかに係らず、明示
的に又は暗黙に又は一般化されてここに開示した新規の
特徴又は機能の組合せを含む。

【０１２２】本明細書で使用したように、用語「印加さ
れた」、「接続された」及び「接続」は、別の要素が電
気的接続路にある場合も含む、電気的接続を意味する。
「関係する」は、関係するポートにより制御されている
メモリ・リソースのような、制御関係を意味する。用
語、アサート、アサーション、デアサート、デアサーシ
ョン、ニゲート及びニゲーションは、アクティブ・ハイ
及びアクティブ・ローの混合を取扱う時に混乱を避ける
ために使用される。アサートとアサーションは、信号が
アクティブとなっている、又は論理的に真であることを
指示するために使用される。デアサート、デアサーショ
ン、ニゲート及びニゲーションは、信号が非アクティブ
となっている、又は論理的に偽であることを指示するた
めに使用される。

【０１２３】図示実施例を参照して本発明を記述してき
たが、この説明は限定的な意味で解釈される意図のもの
ではない。本発明のその他の各種の実施例はこの説明か
ら当業者には明らかである。例えば、本明細書で記述し
たように、プロセッサの各種部分を区画の組に区画分け
可能である。与えられた実施例では、１組以上の区画を
与えて、単一の又は複数繰返しプロファイル・パラメー
タにより制御可能である。

【０１２４】以上の説明に関して更に以下の項を開示す
る。 （１）ディジタル・システムを操作する方法において、
マイクロプロセッサの一部を複数個の区画に区画分けす
る段階と、マイクロプロセッサの命令パイプライン内で
一連の命令を実行する段階と、一連の命令内の命令のブ
ロックを繰返し実行する段階であって、ブロックは最初
の命令と最後の命令とを有する、前記実行する段階と、
複数個の区画の内の少なくとも１つが命令のブロックを
実行するのに必要ないことを決定する段階と、命令のブ
ロックを繰返し実行する段階時に少なくとも１つの区画
の動作を禁止し、これにより電力消散を減少する段階
と、を含むディジタル・システムを操作する方法。 （２）第１項記載の方法において、決定する段階は、命
令のブロックを実行するために必要とされない少なくと
も１つの区画を指示する繰返しプロファイル・パラメー
タを記憶する段階を含む方法。 （３）第１項及至第２項のいずれか記載の方法におい
て、（イ）区画分けする段階は、命令デコーダの各区画
が命令群と関係付けられるように、命令デコーダを複数
個の区画に区画分けする段階を含み、（ロ）決定する段
階は、命令のブロック内に含まれない少なくとも第１群
の命令を指示する繰返しプロファイル・パラメータを記
憶する段階を含み、（ハ）命令デコーダの一部の動作を
禁止する段階は、第１群の命令に対応する命令デコーダ
の区画の動作を禁止する段階をさらに含む、方法。 （４）第１項及至第３項のいずれか記載の方法におい
て、禁止する段階は、パイプラインの第１段と関係する
命令デコーダの第１区画を禁止する段階と命令パイプラ
インの第２段と関係する命令デコーダの第２区画を禁止
する段階とを含む方法。 （５）第１項及至第４項のいずれか記載の方法におい
て、（イ）区画分けする段階は、命令デコーダの各区画
が命令群と関係付けられるように、命令デコーダを複数
個の区画に区画分けする段階を含み、（ロ）決定する段
階は、命令のブロックの繰返し実行時に実行されること
を本質的に禁止されている命令群を識別する段階を含
み、（ハ）禁止する段階は、命令のブロックを繰返し実
行する段階時に命令の禁止群に対応する命令デコーダの
区画の動作を禁止する段階を含み、その間命令デコーダ
の残りの部分は命令がパイプライン中で実行される間命
令のブロックをデコードする、方法。 （６）第１項及至第５項のいずれか記載の方法におい
て、決定する段階は、命令のブロックを繰返し実行する
段階の前にプロローグ命令と関係するパラメータとして
繰返しプロファイル・パラメータを最初に受取る段階を
さらに含む方法。

【０１２５】（７）第６項記載の方法において、ソース
コード・プログラムをアセンブルして命令のブロック、
プロローグ命令及び関係する繰返しプロファイル・パラ
メータを含む一連の命令を作成する段階をさらに含み、
アセンブルする段階は、（イ）各命令の項目がその命令
を含む命令群を定義する群パターンを含むように、選択
されたマイクロプロセッサにより実行可能な各命令に対
して項目を有する命令表を作成する段階と、（ロ）ソー
スコードを一連の命令に変換する段階と、（ハ）プロロ
ーグ命令と関係する命令の繰返しブロックの最初の命令
と最後の命令を決定する段階と、（ニ）命令のブロック
中の各命令を表す命令表から選択された複数個の群パタ
ーンを組合せて、繰返しプロファイル・パラメータを形
成する段階と、（ホ）繰返しプロファイル・パラメータ
をプロローグ命令と関係付ける段階と、を含む方法。

【０１２６】（８）一連の命令を作成するためソースコ
ード・プログラムをアセンブルする方法において、一連
の命令は最初の命令と最後の命令を含む命令の繰返しブ
ロックを有し、各命令の項目がその命令を含む命令群を
定義する群パターンを含むように、選択されたマイクロ
プロセッサにより実行可能な各命令に対して項目を有す
る命令表を作成する段階と、ソースコードを一連の命令
に変換する段階と、第１プロローグ命令と関係する命令
の第１繰返しブロックの最初の命令と最後の命令を決定
する段階と、命令の第１ブロック中の各命令を表す命令
表から選択された複数個の群パターンを組合せて、第１
繰返しプロファイル・パラメータを形成する段階と、第
１繰返しプロファイル・パラメータを一連の命令中の第
１プロローグ命令と関係付ける段階と、を含む方法。 （９）第８項記載の方法において、第２プロローグ命令
と関係する命令の第２繰返しブロックの最初の命令と最
後の命令を決定する段階と、命令の第２ブロック中の各
命令を表す命令表から選択された複数個の群パターンを
組合せて、第２繰返しプロファイル・パラメータを形成
する段階と、第２繰返しプロファイル・パラメータを一
連の命令中の第２プロローグ命令と関係付ける段階と、
を含む方法。 （１０）マイクロプロセッサを含むディジタル・システ
ムにおいて、マイクロプロセッサは、ディスパッチされ
た命令を実行する複数個の段を有するパイプラインと、
命令をデコードする命令デコーダであって、パイプライ
ンに制御可能に接続されており、命令デコーダは各複数
個の命令群に従って複数個の区画に区画分けされてい
て、区画の少なくとも一つは禁止入力を有する、前記命
令デコーダと、プロローグ命令に応答して命令のブロッ
クの繰返し実行を開始するブロック繰返し制御回路であ
って、前記ブロックは最初の命令と最後の命令を含む前
記ブロック繰返し制御回路と、を含み、命令デコーダは
ある種の命令群をデコードするよう動作可能であり、さ
らにブロック繰返し回路に応答して少なくとも一つの命
令群のデコードを禁止するよう動作可能であり、これに
より命令のブロックの繰返し実行時に命令デコーダによ
り消費される電力を減少する、ディジタル・システム。

【０１２７】（１１）第１０項記載のディジタル・シス
テムにおいて、ブロック繰返し制御回路は、繰返しプロ
ファイル・パラメータを受取るように接続された繰返し
プロファイル回路であって、繰返しプロファイル回路の
出力は少なくとも１つの命令デコーダ区画の付勢入力に
接続されている前記繰返しプロファイル回路と、をさら
に含み、命令デコーダはある種の命令群をデコードする
よう動作可能であり、さらに繰返しプロファイル回路の
第１繰返しプロファイル・パラメータに応答して少なく
とも一つの命令群のデコードを禁止するよう動作可能で
ある、ディジタル・システム。 （１２）第１０項又は第１１項記載のディジタル・シス
テムにおいて、命令デコーダの第１部分はパイプライン
の第１段と関係し、命令デコーダの第２部分はパイプラ
インの第２段と関係するように、命令デコーダは階層的
であり、命令デコーダの第１部分の少なくとも第１命令
デコーダ区画は繰返しプロファイル回路の第１出力に接
続された第１禁止入力を有し、命令デコーダの第２部分
の少なくとも第２命令デコーダ区画は繰返しプロファイ
ル回路の第２出力に接続された第２禁止入力を有する、
ディジタル・システム。 （１３）第１０項及至第１２項のいずれか記載のディジ
タル・システムにおいて、繰返しプロファイル回路は命
令のブロックのプロローグ命令により与えられる繰返し
プロファイル・パラメータを受取るように接続されてい
るディジタル・システム。 （１４）第１０項及至第１３項のいずれか記載のディジ
タル・システムにおいて、繰返しプロファイル回路は、
命令デコーダに結合された監視回路により与えられる繰
り返しプロファイル・パラメータを受取るように接続さ
れ、監視回路は命令の第１ブロックの第１繰返し時に命
令デコーダを監視するよう動作可能であり、これにより
命令の第１ブロック内に含まれない少なくとも第１群の
命令を指示する第１繰返しプロファイル・パラメータを
得るように動作可能である、ディジタル・システム。

【０１２８】（１５）第１０項及至第１４項のいずれか
記載のディジタル・システムにおいて、命令デコーダ
は、内部ループの実行時に第１命令群のデコードを禁止
し、外部ループの実行時に第２命令群のデコードを禁止
するよう動作可能であるように、繰返しプロファイル回
路は内部ループと外部ループを表す２つの繰返しプロフ
ァイル・パラメータを受取るように動作可能であるディ
ジタル・システム。 （１６）第１０項及至第１５項のいずれか記載のディジ
タル・システムにおいて、実行装置へのディスパッチの
前にそこへ転送された命令のブロックを一時的に記憶す
る命令バッファと、をさらに含み、パイプラインは転送
用のプログラム・メモリから命令バッファへ命令をフェ
ッチする命令フェッチ段を含み、ブロック繰返し制御回
路はプログラム・メモリから命令バッファへ命令のブロ
ックの最終命令のフェッチ後、命令フェッチ段を禁止す
るよう動作可能である、ディジタル・システム。 （１７）第１０項及至第１６項のいずれか記載のディジ
タル・システムにおいて、命令デコーダによりデコード
される前に各命令を保持する命令レジスタと、をさらに
含み、命令レジスタは命令のブロックの実行時に繰返し
プロファイル回路に応答して部分的に禁止されるよう動
作可能である、ディジタル・システム。 （１８）第１７項記載のディジタル・システムにおい
て、前記命令は可変長であるディジタル・システム。 （１９）第１０項及至第１８項のいずれか記載のディジ
タル・システムにおいて、前記システムはセルラ電話を
含み、これは、キーボード・アダプタを介してプロセッ
サに接続された一体化キーボードと、表示アダプタを介
してプロセッサに接続された、表示部と、プロセッサに
接続された無線周波数（ＲＦ）回路と、ＲＦ回路に接続
されたアンテナと、を含むディジタル・システム。

【０１２９】（２０）マイクロプロセッサの一部が複数
個の区画に区画分けされているマイクロプロセッサとマ
イクロプロセッサの操作方法が提供される。一連の命令
がマイクロプロセッサの命令パイプライン内で実行され
る（１４０４、１４０６）。局所繰返し命令に応答して
（１４０６）一連の命令内の命令のブロックが繰返し実
行される（１４１６、１４２２）。命令のブロックを実
行する前（１４１０）か、又はループの第１繰返し時
（１４１２）のどちらかで、複数個の区画の内少なくと
も１つは命令のブロックを実行するのに必要ないことの
決定が行なわれる。電力消散を減少するために命令のブ
ロックの繰返し実行時に少なくとも一つの識別された区
画の動作が禁止される（１４１４）。

【図面の簡単な説明】

【図１】プロセッサの概略ブロック線図。

【図２】無線通信装置の概略図。

【図３】プロセッサのコアの概略線図。

【図４】プロセッサのコアの各種実行装置のより詳細な
概略ブロック線図。

【図５】プロセッサの命令バッファ・キューと命令デコ
ーダ制御器の概略線図。

【図６】プロセッサのパイプライン段の表示。

【図７】プロセッサのパイプラインの動作例の図式説明
図。

【図８】パイプラインの動作を説明するためのプロセッ
サのコアの概略図。

【図９】プロセッサの命令組内の群分けの図。

【図１０Ａ】命令デコーダの区画を含む、プロセッサの
命令実行パイプラインをさらに詳細に図示したブロック
線図。

【図１０Ｂ】命令デコーダの区画を含む、プロセッサの
命令実行パイプラインをさらに詳細に図示したブロック
線図。

【図１１】繰返しプロファイル・レジスタとマスクを含
む、プロセッサのブロック繰返し制御回路をさらに詳細
に図示するブロック線図。

【図１２】可変寸法命令語の命令レジスタを含む、プロ
セッサのブロック繰返し制御回路をさらに詳細に図示し
た別の実施例のブロック線図。

【図１３】プロセッサによるネストされたループの実行
時の繰返しプロファイルの動作を図示するタイミング
図。

【図１４】繰返しプロファイル・パラメータを用いたプ
ロセッサでの命令のブロックを繰返し実行する際に関係
する各種の段階を図示する流れ図。

【図１５】プロセッサによる命令のブロックの実行時に
プロファイルを決定する監視回路を図示するブロック線
図。

【図１６】プロセッサによる命令のブロックの実行時に
図１５の監視回路の動作を図示するタイミング図。

【図１７】命令のブロックの実行時にどの区画を必要と
するかを決定することによりアセンブラによって繰返し
プロファイル・パラメータを形成する際に関係する各種
の段階を図示する流れ図。

【図１８】プロセッサのパイプラインの命令実行で局所
ループ命令の実行を図示するタイミング図。

【符号の説明】

１０ マイクロプロセッサ １００ ＣＰＵ １０４ メモリ管理装置 １０６ 命令バッファ装置 １０８ Ｐ装置 １１０ Ａ装置 １１２ Ｄ装置 ８００ 繰返しプロファイル・レジスタ １１００、１２００ ブロック繰返し制御回路 １１０１、１２０１ プロファイル・マスク １５２０ 監視回路

───────────────────────────────────────────────────── フロントページの続き (72)発明者 ジルベール ローランティ フランス国 サン ポール ド バンス、 シュマン ド サン エチアンヌ 1490 (72)発明者 オリバー モルシポン フランス国 ジュアン − レ − パ ン、 ビアス アブニュ ド カンヌ 22 (72)発明者 ローラン イシャール フランス国 ジュアン − レ − パ ン、 アブニュ ド カンヌ レ パン ブルー、55

Claims (3)

【特許請求の範囲】
1. 【請求項１】 ディジタル・システムを操作する方法に
   おいて、 マイクロプロセッサの一部を複数個の区画に区画分けす
   る段階と、 マイクロプロセッサの命令パイプライン内で一連の命令
   を実行する段階と、 一連の命令内の命令のブロックを繰返し実行する段階で
   あって、ブロックは最初の命令と最後の命令とを有す
   る、前記実行する段階と、 複数個の区画の内の少なくとも１つが命令のブロックを
   実行するのに必要ないことを決定する段階と、 命令のブロックを繰返し実行する段階時に少なくとも１
   つの区画の動作を禁止し、これにより電力消散を減少す
   る段階と、を含むディジタル・システムを操作する方
   法。
2. 【請求項２】 一連の命令を作成するためソースコード
   ・プログラムをアセンブルする方法において、一連の命
   令は最初の命令と最後の命令を含む命令の繰返しブロッ
   クを有し、 各命令の項目がその命令を含む命令群を定義する群パタ
   ーンを含むように、選択されたマイクロプロセッサによ
   り実行可能な各命令に対して項目を有する命令表を作成
   する段階と、 ソースコードを一連の命令に変換する段階と、 第１プロローグ命令と関係する命令の第１繰返しブロッ
   クの最初の命令と最後の命令を決定する段階と、 命令の第１ブロック中の各命令を表す命令表から選択さ
   れた複数個の群パターンを組合せて、第１繰返しプロフ
   ァイル・パラメータを形成する段階と、 第１繰返しプロファイル・パラメータを一連の命令中の
   第１プロローグ命令と関係付ける段階と、を含む方法。
3. 【請求項３】 マイクロプロセッサを含むディジタル・
   システムにおいて、マイクロプロセッサは、 ディスパッチされた命令を実行する複数個の段を有する
   パイプラインと、 命令をデコードする命令デコーダであって、パイプライ
   ンに制御可能に接続されており、命令デコーダは各複数
   個の命令群に従って複数個の区画に区画分けされてい
   て、区画の少なくとも一つは禁止入力を有する、前記命
   令デコーダと、 プロローグ命令に応答して命令のブロックの繰返し実行
   を開始するブロック繰返し制御回路であって、前記ブロ
   ックは最初の命令と最後の命令を含む前記ブロック繰返
   し制御回路と、を含み、 命令デコーダはある種の命令群をデコードするよう動作
   可能であり、さらにブロック繰返し回路に応答して少な
   くとも一つの命令群のデコードを禁止するよう動作可能
   であり、これにより命令のブロックの繰返し実行時に命
   令デコーダにより消費される電力を減少する、ディジタ
   ル・システム。