JP2000284973A - 二重割込みベクトル・マッピング装置とその操作方法 - Google Patents

Abstract

(57)【要約】 【課題】 プログラミングが容易で、電力消費を低めア
ルゴリズムの実行効率を高めたディジタル信号プロセッ
サ（ＤＳＰ）を提供する。 【解決手段】 可変長命令を用い、コード密度が高く、
構造と命令集合を最適化するＤＳＰ１００は、割込みベ
クトルの２つの集合を維持し、割込みソースの１つの集
合８２０、８２１、８２２が発した割込みに係わる割込
みベクトルを専用内部プログラム・メモリ回路８０１内
に置いたＤＳＰ割込みベクトル・テーブル８５０に記憶
し、他方、ホスト・プロセッサ８１０が起動した割込み
に係わる割込みベクトルを二重ポート形通信メモリ回路
８０２内に置いたホスト割込みベクトル・テーブル８５
１に記憶して、割込みの全てにサービスする割込みサー
ビス・ルーチンを実行するが、ホスト・プロセッサ８１
０は、通信メモリ回路８０２を用いてホスト起動割込み
ベクトルを変化させることができる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ディジタル・マイ
クロプロセッサ、特にディジタル・マイクロプロセッサ
用割込み機構に関する。

【０００２】

【従来の技術】マイクロプロセッサは、汎用プロセッサ
であって、それの上でソフトウェアを実行するために命
令処理量が大きいことがを必要であり、使用する特定ソ
フトウェア・アップリケーションに従って広範囲の処理
を行うことができる。マイクロプロセッサ内の割込み応
答機構は、一般に、割込みサービス・ルーチンの場所を
識別する割込みベクトル・テーブルを含む。

【０００３】

【発明が解決しようとする課題】プロセッサには多くの
異なる種類のがあり、マイクロプロセッサはその１例に
過ぎない。例えば、ディジタル信号プロセッサ（ＤＰ
Ｓ）は、広く移動体処理アップリケーションなどの特定
のアップリケーションに用いられている。一般に、ＤＳ
Ｐは、関係するアップリケーションの性能を最適にする
ように構成（アーキテクチャ）されており、このために
専用の実行ユニットと命令集合を用いる。特に移動体電
気通信などのアップリケーションでは、これらに限定さ
れるわけではないが、ＤＳＰの性能を常に向上させてし
かも電力消費をできるだけ小さくすることが望まれる。

【０００４】

【課題を解決するために手段】本発明の特定の好ましい
態様が添付の独立および従属クレームに示されている。
従属クレームの機能の組合せを独立クレームの機能に適
宜組み合わせてあり、必ずしもクレームに明示的に示さ
れているわけでない。本発明は、プロセッサ、例えば、
ディジタル信号プロセッサの性能を向上させるためのも
のであるが、これに限定されるわけはない。

【０００５】本発明の第１の態様では、高いコード密度
とプログラミングの容易さを兼ね備えたマイクロプロセ
ッサ、すなわち、プログラマブル・ディシタル信号プロ
セッサ（ＤＳＰ）を提供する。構造と命令集合が、電力
消費を低くし、また無線電話や専用の制御タスクのため
のＤＳＰアルゴリズムの実行効率を高めるよう、最適化
されている。マイクロプロセッサは、複数のソースから
の割込みリクエストに応答して動作する。マイクロプロ
セッサは、複数のソースから複数の割込みリクストを受
ける手段、複数のソースから選択された第１のソースの
中からの第１の割込みリクエストに応答して第１のメモ
リ回路から第１の割込みベクトルを検索する手段を有す
る。マイクロプロセッサはまた、複数のソースから選択
された第２のソースの中からの第２の割込みリクエスト
に応答して第２のメモリ回路から第２の割込みベクトル
を検索する手段を有し、第２のメモリ回路は第１のメモ
リ回路とは別個である。マイクロプロセッサは、第１の
割込みベクトルに応答して複数の割込みサービス・ルー
チンの中から第１の割込みサービス・ルーチンを実行し
かつ第２の割込みベクトルに応答して複数の割込みサー
ビス・ルーチンの中から第２の割込みサービス・ルーチ
ンを実行する手段を有する。

【０００６】本発明の別の態様では、第１のメモリ回路
がマイクロプロセッサに接続して、第１の割込みベクト
ルに対する値を記憶するように動作し、第２のメモリ回
路がマイクロプロセッサに接続して、第２の割込みベク
トルに対する値を記憶するように動作し、およびホスト
・プロセッサ・インターフェースが第２のメモリ回路に
接続し、ホスト・プロセッサ・インターフェースは第２
の割込みリクエストを供給するように動作する。

【０００７】本発明の別の態様では、ホスト・プロセッ
サがホスト・プロセッサ・インターフェースに接続する
ので、ホスト・プロセッサ・インターフェースはホスト
・プロセッサに応答して異なった値を第２の割込みベク
トルに対して第２のメモリに記憶させるように動作し、
およびホスト・プロセッサ・インターフェースがホスト
・プロセッサに応答して第２の割込みリクエストを供給
するように動作する。

【０００８】本発明の別の態様では、ディジタル装置を
操作する方法が提供される。マイクロプロセッサは、次
のステップを遂行することによって複数のソースからの
割込みリクエストに応答するように動作する。すなわ
ち、複数のソースから複数の割込みリクエストを受ける
ステップ、複数の割込みリクエストの中の最高優先順位
割込みリクエストの割込み番号を決定するステップ、複
数のソースの中から選択された第１のソースからの第１
の割込みリクエストに応答して第１のメモリ回路から第
１の割込みベクトルを検索するステップ、第１の割込み
ベクトルに応答して複数の割込みサービス・ルーチンの
中から第１の割込みサービス・ルーチンを実行するステ
ップ、複数のソースの中から選択された第２のソースか
らの第２の割込みリクエストに応答して第２のメモリ回
路から第２の割込みベクトルを検索するステップ、ただ
し第２のメモリ回路は第１のメモリ回路とは別個であ
る、および第２の割込みベクトルに応答して複数の割込
みサービス・ルーチンの中から第２の割込みサービス・
ルーチンを実行するステップ。

【０００９】本発明の別の態様では、もし割込み番号の
値が第１の範囲内にあるならば第１のメモリ回路内の第
１の割込みベクトルのアドレスが第１のポインタ・レジ
スタ内に記憶された値と割込み番号を組み合わせること
によって形成され、もし割込み番号の値が第２の範囲内
にあるならば第２のメモリ回路内の第２の割込みベクト
ルのアドレスが第２のポインタ・レジスタ内に記憶され
た値と割込み番号を組み合わせることによって形成され
る。本発明による特定の実施の形態を、単なる例とし
て、かつ添付の図面を参照して説明する。同じ符号は同
じ部品を指示し、別に指定のない限り、各図面は図１の
プロセッサに関係する。

【００１０】本発明による特定の実施の形態について、
単なる例として添付の図面を参照して説明する。同じ参
照符号は同じ部品を指し、別に指定のない限り、各図面
は図１のプロセッサに関係する。

【００１１】

【発明の実施の形態】本発明は、例えば特殊用途向け集
積回路（ＡＳＩＣ）内に実現されるディジタル信号プロ
セッサ（ＤＳＰ）に特に用いられるが、他の種類のプロ
セッサにも用いられる。本発明によるプロセッサの一例
の基本的構成について以下に説明する。プロセッサ１０
０は、可変命令長（８ビットから４８ビット）のプログ
ラマブル固定小数点ＤＳＰコアであって、コード密度が
高くプログラミングが容易である。構成および命令集合
は、電力消費を低くし、かつ、無線電話や専用の制御タ
スク用のようなＤＳＰアルゴリズムの実行の効率を高め
るように、最適化されている。プロセッサ１００は、エ
ミュレーションおよびコード・デバッグの機能を含む。

【００１２】図１は、本発明の一実施の形態によるディ
ジタル装置１０の概略図である。ディジタル装置は、プ
ロセッサ１００とプロセッサ・バックプレーン２０とを
含む。本発明の特定の例では、ディジタル装置は、特殊
用途向け集積回路（ＡＳＩＣ）で実現されたディジタル
信号プロセッサ装置１０である。簡単のために、図１
は、本発明の実施の形態を理解するのに必要なマイクロ
プロセッサ１００のそれらの部分だけを示す。ＤＳＰの
一般的な構造の詳細は良く知られているので、別の文献
を参照していただきたい。例えば、Frederick Boutaud
らに発行された米国特許第５，０７２，４１８号はＤＳ
Ｐについて詳細に説明しているので、ここに援用する。
Gary Swoboda らに発行された米国特許第５，３２９，
４７１号はＤＳＰを試験しエミュレートする方法につい
て詳細に説明しているので、ここに援用する。マイクロ
プロセッサ技術の当業者が本発明を製作し使用すること
ができるように、本発明の一実施の形態に関するマイク
ロプロセッサ１００の一部の詳細について以下に説明す
る。

【００１３】本発明の態様の恩恵を被ることのできるい
くつかの例示の装置は、ここに援用した米国特許第５，
０７２，４１８号に、特に米国特許第５，０７２，４１
８号の図２から図１８を参照して述べられている。性能
を向上させコストを削減する本発明の態様を組み込んだ
マイクロプロセッサを用いれば、米国特許第５，０７
２，４１８号に述べられた装置を更に改善することがで
きる。かかる装置は、これらに限定されるわけではない
が、工業的プロセス制御，自動車システム，モータ制
御，ロボット制御装置，衛星通信システム，エコー消去
装置，モデム，ビデオ映像装置，音声認識装置，暗号化
されたボコーダ・モデム装置などを含む。図１のマイク
ロプロセッサの種々の構造の特徴の説明および命令の完
全な集合の説明は、本出願人に譲渡された出願番号第０
９／４１０，９７７号（ＴＩ−２８４３３）に述べられ
ているので、これをここに援用する。

【００１４】図１に示すように、プロセッサ１００は、
プロセッサ・コア１０２と、プロセッサ・コア１０２を
プロセッサ・コア１０２の外部にあるメモリ・ユニット
とインターフェースするメモリ・インターフェース・ユ
ニット１０４とを有する中央処理装置（ＣＰＵ）を形成
する。プロセッサ・バックプレーン２０は、プロセッサ
のメモリ管理ユニット１０４が接続されたバックプレー
ン・バス２２を含む。バックプレーン・バス２２には、
命令メモリ２４，周辺装置２６および外部インターフェ
ース２８も接続されている。理解されるように、他の例
では、異なる構成および／または異なる技術を用いて本
発明を実現することができる。例えば、プロセッサ１０
０は、プロセッサ・バックプレーン２０をそこから分離
して、第１の集積回路を形成してもよい。例えば、プロ
セッサ１００は、バックプレーン・バス２２と周辺およ
び外部インターフェースとを支援するバックプレーン２
０から離してその上に取り付けたＤＳＰであってもよ
い。例えば、プロセッサ１００は、ＤＳＰではなくマイ
クロプロセッサでもよいし、また、ＡＳＩＣ技術以外の
技術で実現してもよい。このプロセッサまたはこのプロ
セッサを含むプロセッサを１つ以上の集積回路に実現し
てもよい。

【００１５】図２は、プロセッサ・コア１０２の一実施
の形態の基本構造を示す。図示するように、プロセッサ
・コア１０２のこの実施の形態は、４つの要素、すなわ
ち、命令バッファ・ユニット（Ｉユニット）１０６と３
つの実行ユニットとを含む。実行ユニットは、プログラ
ム・フロー・ユニット（Ｐユニット）１０８と、アドレ
ス・データ・フロー・ユニット（Ａユニット）１１０
と、命令バッファ・ユニット（Ｉユニット）１０６から
復号された命令を実行するとともにプログラム・フロー
を制御し監視するデータ計算ユニット（Ｄユニット）１
１２とである。

【００１６】図３は、プロセッサ・コア１０２のＰユニ
ット１０８，Ａユニット１１０およびＤユニット１１２
をもっと詳細に示す図であり、また、プロセッサ・コア
１０２の種々の要素を接続するバス構造を示す。Ｐユニ
ット１０８は、例えば、ループ制御回路と、ＧｏＴｏ／
分岐制御回路と、反復カウンタ・レジスタや割込みマス
ク，フラグまたはベクトル・レジスタのようなプログラ
ム・フローを制御し監視する種々のレジスタとを含む。
Ｐユニット１０８は、汎用データ書込みバス（ＥＢ，Ｆ
Ｂ）１３０，１３２と、データ読取りバス（ＣＢ，Ｄ
Ｂ）１３４，１３６と、アドレス定数バス（ＫＡＢ）１
４２とに結合されている。また、Ｐユニット１０８は、
ＣＳＲ，ＡＣＢおよびＲＧＤとラベルされた種々のバス
を介してＡユニット１１０およびＤユニット１１２内の
サブユニットに結合されている。

【００１７】図３に示すように、この実施の形態では、
Ａユニット１１０はレジスタ・ファイル３０とデータ・
アドレス生成サブユニット（ＤＡＧＥＮ）３２と算術・
論理演算ユニット（ＡＬＵ）３４とを含む。Ａユニット
・レジスタ・ファイル３０は種々のレジスタを含む。例
えば、１６ビット・ポインタ・レジスタ（ＡＲ０〜ＡＲ
７）と、データ・フローおよびアドレス生成にも用いら
れるデータ・レジスタ（ＤＲ０〜ＤＲ３）とである。ま
た、レジスタ・ファイルは、１６ビット循環バッファ・
レジスタと７ビットのデータ・ページ・レジスタとを含
む。汎用バス（ＥＢ，ＦＢ，ＣＢ，ＤＢ）１３０，１３
２，１３４，１３６の他に、データ定数バス１４０およ
びアドレス定数バス１４２もＡユニット・レジスタ・フ
ァイル３０に結合されている。Ａユニット・レジスタ・
ファイル３０は、それぞれ逆方向に動作する一方向バス
１４４，１４６を介してＡユニットＤＡＧＥＮユニット
３２に結合されている。ＤＡＧＥＮユニット３２は、例
えば処理エンジン１００内のアドレス生成を制御し監視
する１６ビット・Ｘ／Ｙレジスタと係数／スタック・ポ
インタ・レジスタとを含む。

【００１８】Ａユニット１１０は、加算，減算およびＡ
ＮＤ，ＯＲ，ＸＯＲ論理演算子のようなＡＬＵに一般に
関連する機能とともにシフタ機能を含むＡＬＵ３４も含
む。ＡＬＵ３４は、汎用バス（ＥＢ，ＤＢ）１３０，１
３６および命令定数データ・バス（ＫＤＢ）１４０にも
結合されている。ＡユニットＡＬＵは、ＰＤＡバスを介
してＰユニット１０８に結合されて、Ｐユニット１０８
レジスタ・ファイルからレジスタ定数を受ける。ＡＬＵ
３４は、バスＲＧＡ，ＲＧＢを介してＡユニット・レジ
スタ・ファイル３０にも結合されて、アドレスおよびデ
ータ・レジスタの内容を受けるとともに、バスＲＧＤを
介してレジスタ・ファイル３０のアドレスおよびデータ
・レジスタの内容を転送する。

【００１９】本発明の例示の実施の形態によれば、Ｄユ
ニット１１２は、Ｄユニット・レジスタ・ファイル３６
と、ＤユニットＡＬＵ３８と、Ｄユニット・シフタ４０
と、２つの乗算および累算ユニット（ＭＡＣ１，ＭＡＣ
２）４２，４４とを含む。Ｄユニット・レジスタ・ファ
イル３６とＤユニットＡＬＵ３８とＤユニット・シフタ
４０とはバス（ＥＢ，ＦＢ，ＣＢ，ＤＢ，ＫＤＢ）１３
０，１３２，１３４，１３６，１４０に結合され、ま
た、ＭＡＣユニット４２，４４はバス（ＣＢ，ＤＢ，Ｋ
ＤＢ）１３４，１３６，１４０とデータ読取りバス（Ｂ
Ｂ）１４４とに結合されている。Ｄユニット・レジスタ
・ファイル３６は、４０ビット累算器（ＡＣ０〜ＡＣ
３）と１６ビット遷移レジスタとを含む。Ｄユニット１
１２は、４０ビット累算器の他に、発信元レジスタまた
は宛先レジスタとしてＡユニット１１０の１６ビット・
ポインタおよびデータ・レジスタも用いる。Ｄユニット
・レジスタ・ファイル３６は、累積器書込みバス（ＡＣ
Ｗ０，ＡＣＷ１）１４６，１４８を介してＤユニットＡ
ＬＵ３８とＭＡＣ１ ４２とＭＡＣ２ ４４とからデー
タを受け、また、累積器書込みバス（ＡＣＷ１）１４８
を介してＤユニット・シフタ４０からデータを受ける。
データは、Ｄユニット・レジスタ・ファイル累積器から
累積器読取りバス（ＡＣＲ０，ＡＣＲ１）１５０，１５
２を介してＤユニットＡＬＵ３８，Ｄユニット・シフタ
４０，ＭＡＣ１ ４２およびＭＡＣ２ ４４に読み取ら
れる。ＤユニットＡＬＵ３８およびＤユニット・シフタ
４０は、ＥＦＣ，ＤＲＢ，ＤＲ２およびＡＣＢとラベル
された種々のバスを介してＡユニット１０８のサブユニ
ットにも結合されている。

【００２０】図４を参照すると、３２語の命令バッファ
待ち行列（ＩＢＱ）５０２を含む本発明による命令バッ
ファ・ユニット１０６が示されている。ＩＢＱ５０２
は、８ビット・バイト５０６に論理的に分割された３２
×１６ビットのレジスタ５０４を含む。命令は、３２ビ
ットのプログラム・バス（ＰＢ）１２２を介してＩＢＱ
５０２に到着する。命令は、ローカル書込みプログラム
・カウンタ（ＬＷＰＣ）５３２によって指し示される位
置に３２ビット・サイクルで取り出される。ＬＷＰＣ５
３２は、Ｐユニット１０８にあるレジスタに含まれてい
る。Ｐユニット１０８も、ローカル読取りプログラム・
カウンタ（ＬＲＰＣ）５３６レジスタと、書込みプログ
ラム・カウンタ（ＷＰＣ）５３０レジスタと、読取りプ
ログラム・カウンタ（ＲＰＣ）５３４レジスタとを含
む。ＬＲＰＣ５３６は、命令デコーダ５１２，５１４に
ロードされるべき次の命令のＩＢＱ５０２内の位置を指
し示す。すなわち、ＬＲＰＣ５３６は、デコーダ５１
２，５１４に現在ディスパッチされている命令のＩＢＱ
５０２内の位置を指し示す。ＷＰＣは、プログラム・メ
モリにおけるパイプライン用の次の４バイトの命令コー
ドの開始アドレスを指し示す。ＩＢＱに取り出す度に、
プログラム・メモリからの次の４バイトが命令境界に関
わらず取り出される。ＲＰＣ５３４は、デコーダ５１２
／５１４に現在ディスパッチされている命令のプログラ
ム・メモリのアドレスを指し示す。

【００２１】この実施の形態では、命令は、４８ビット
語で形成され、マルチプレクサ５２０，５２１を介して
４８ビットのバス５１６により命令デコーダ５１２，５
１４にロードされる。当業者には明らかなように、命令
は４８ビット以外で構成された語に形成されてもよく、
本発明は上述した特定の実施の形態に限定されるもので
はない。

【００２２】現在好ましいとされる４８ビット語サイズ
に対して、バス５１６は、並列に実行される任意の１命
令サイクル中に最大２命令（デコーダ当たり１命令）を
ロードすることができる。命令の組合せは、４８ビット
のバスに適合する任意の書式（８，１６，２４，３２，
４０および４８ビット）の組合せでよい。１サイクル中
に１命令だけをロードする場合は、デコーダ２ ５１４
よりデコーダ１ ５１２の方を優先してロードする。次
に、各命令が、それらを実行するとともに、命令または
操作が実行されるべきデータをアクセスするために、各
機能ユニットに送られる。命令デコーダに渡される前
に、命令はバイト境界上で整列される。整列は、その復
号中に前の命令に対して得られた書式に基づいて行われ
る。バイト境界との命令の整列に関連する多重化はマル
チプレクサ５２０，５２１で行われる。

【００２３】２つの命令の一方が並列イネーブル・ビッ
トを持つ場合は、２つの命令を並列に入れることができ
る。かかる種類の並列方式を支援するハードウエアを並
列イネーブル機構と呼ぶ。同様に、２つの命令が両方と
も間接モードで単一データ・メモリ・アクセス（Ｓｍｅ
ｍまたはｄｂｌ（ｌｍｅｍ））を行う場合は、２つの命
令を並列に入れることができる。かかる種類の並列方式
を支援するハードウエアをソフト二重機構と呼ぶ。

【００２４】プロセッサ・コア１０２は７段階のパイプ
ラインにより命令を実行する。その各段階について、表
１と図５を参照して以下に説明する。どこ（Ａユニット
かＤユニット）で実行するかに関わらず、７段階のパイ
プラインによりプロセッサ命令を実行する。本発明の一
態様によれば、プログラム・コード・サイズを小さくす
るために、ＣコンパイラはＡユニットでの実行のために
できるだけ多くの命令をディスパッチするので、Ｄユニ
ットは、電力を節約するために電源を切られてもよい。
このため、Ａユニットは、メモリ・オペランドで実行さ
れる基本的動作を支援する必要がある。

【００２５】

【表１】

【００２６】パイプラインの第１段階は、事前取出し
（Ｐ０）段階２０２であり、この段階中では、メモリ・
インターフェース１０４のアドレス・バス（ＰＡＢ）１
１８上にアドレスを表明することによって、次のプログ
ラム・メモリ位置がアドレスされる。次の段階の取出し
（Ｐ１）段階２０４では、プログラム・メモリが読み取
られ、メモリ・インターフェース・ユニット１０４から
ＰＢバス１２２を介してＩユニット１０６が満たされ
る。事前取出しおよび取出し段階は、他のパイプライン
段階から切り離されており、事前取出しおよび取出し段
階中はパイプラインに割り込んで、連続したプログラム
・フローを中断するとともに、プログラム・メモリ内の
別の命令（例えば、分岐命令）を指し示すことができ
る。

【００２７】次に、第３段階の復号（Ｐ２）段階２０６
では、命令バッファ内の次の命令がデコーダ５１２／５
１４にディスパッチされ、命令が復号されるとともにそ
の命令を実行する実行ユニット（例えば、Ｐユニット１
０８，Ａユニット１１０またはＤユニット１１２）にデ
ィスパッチされる。復号段階２０６は、命令の種類を示
す第１の部分と命令の書式を示す第２の部分と命令用の
アドレス指定モードを示す第３の部分とを含む命令の少
なくとも一部を復号することを含む。次の段階はアドレ
ス（Ｐ３）段階２０８であり、そこでは、命令で用いら
れるべきデータのアドレスが計算されるか、命令がプロ
グラムの分岐またはジャンプを必要とする場合は新しい
プログラム・アドレスが計算される。各計算はＡユニッ
ト１１０またはＰユニット１０８でそれぞれ行う。

【００２８】アクセス（Ｐ４）段階２１０では、読取り
オペランドのアドレスが生成され、また、そのアドレス
がＹｍｅｍ間接アドレス指定モードでＤＡＧＥＮ Ｙオ
ペレータで生成されているメモリ・オペランドが、間接
的にアドレスされたＹメモリ（Ｙｍｅｍ）から読み取ら
れる。パイプラインの次の段階は、そのアドレスがＸｍ
ｅｍ間接アドレス指定モードでＤＡＧＥＮ Ｘ内でまた
は係数アドレス・モードでＤＡＧＥＮ Ｃオペレータで
生成されているメモリ・オペランドが読み取られる読取
り（Ｐ５）段階２１２である。命令の結果が書き込まれ
るべきメモリ位置のアドレスが生成される。

【００２９】最後は、Ａユニット１１０またはＤユニッ
ト１１２のいずれかで命令が実行される実行（Ｐ６）段
階２１４である。次に、その結果がデータ・レジスタす
なわち累算器に記憶されるか、読取り／変更／書込み命
令用のメモリに書き込まれる。更に、シフト操作が、実
行段階中に累算器でデータについて行われる。プロセッ
サ１００のパイプラインは保護されている。これによ
り、ＮＯＰ命令が待ち時間の要求を満たすために挿入さ
れる必要がなくなるので、Ｃコンパイラ性能が大幅に向
上する。また、これにより、前の生成プロセッサから後
の生成プロセッサへのコード変換が非常に容易になる。

【００３０】プロセッサ１００で用いられるパイプライ
ン保護の基本的規則は、次の通りである。実行中の読取
りアクセスが終了する前に書込みアクセスが開始され、
かつ、両方のアクセスが同じ資源を共用する場合は、追
加のサイクルが挿入されて、書込みを完了させ、更新さ
れたオペランドで次の命令を実行することができるよう
にするが、エミュレーションについては、単一ステップ
・コード実行がフリーランニング・コード実行と全く同
様に行われなければならない。

【００３１】パイプライン・プロセッサの動作の基本的
原理について、図５を参照して以下に説明する。図５か
ら分かるように、第１の命令３０２では、連続するパイ
プライン段階が時間Ｔ₁〜Ｔ₇の間に実行される。各時間
は、プロセッサ・マシン・クロックの１クロック・サイ
クルである。第２の命令３０４は、時間Ｔ₂にパイプラ
インに入ることができる。なぜなら、前の命令はすでに
次のパイプライン段階に移っているからである。命令３
（３０６）では、事前取出し段階２０２が時間Ｔ₃に起
こる。図５から分かるように、第７段階のパイプライン
では、７命令全部を同時に処理することができる。７つ
の命令３０２〜３１４全部に対して、図５は、時間Ｔ₇
で処理中であるそれらすべてを示す。このような構造
は、命令の処理に並列形式を付加する。

【００３２】図６に示すように、本発明のこの実施の形
態は、２４ビットのアドレス・バス１１８および３２ビ
ットの双方向データ・バス１２０を介して外部プログラ
ム記憶ユニット１５０に結合されているメモリ・インタ
ーフェース・ユニット１０４を含む。また、メモリ・イ
ンターフェース・ユニット１０４は、２４ビットのアド
レス・バス１１４および双方向の１６ビットのデータ・
バス１１６を介してデータ記憶ユニット１５１に結合さ
れている。メモリ・インターフェース・ユニット１０４
は、３２ビットのプログラム読取りバス（ＰＢ）１２２
を介してマシン・プロセッサ・コア１０２のＩユニット
１０６にも結合されている。Ｐユニット１０８，Ａユニ
ット１１０およびＤユニット１１２は、データ読取りお
よびデータ書込みバスとこれに対応するアドレスバスと
を介してメモリ・インターフェース・ユニット１０４に
結合されている。Ｐユニット１０８はプログラム・アド
レス・バス１２８に更に結合されている。

【００３３】より詳しく述べると、Ｐユニット１０８
は、２４ビットのプログラム・アドレス・バス１２８と
２つの１６ビットのデータ書込みバス（ＥＢ，ＦＢ）１
３０，１３２と２つの１６ビットのデータ読取りバス
（ＣＢ，ＤＢ）１３４，１３６とを介してメモリ・イン
ターフェース・ユニット１０４に結合されている。Ａユ
ニット１１０は、２つの２４ビットのデータ書込みアド
レス・バス（ＥＡＢ，ＦＡＢ）１６０，１６２と２つの
１６ビットのデータ書込みバス（ＥＢ，ＦＢ）１３０，
１３２と３つのデータ読取りアドレス・バス（ＢＡＢ，
ＣＡＢ，ＤＡＢ）１６４，１６６，１６８と２つの１６
ビットのデータ読取りバス（ＣＢ，ＤＢ）１３４，１３
６とを介してメモリ・インターフェース・ユニット１０
４に結合されている。Ｄユニット１１２は、２つのデー
タ書込みバス（ＥＢ，ＦＢ）１３０，１３２と３つのデ
ータ読取りバス（ＢＢ，ＣＢ，ＤＢ）１４４，１３４，
１３６とを介してメモリ・インターフェース・ユニット
１０４に結合されている。

【００３４】図６は、１２４でＩユニット１０６からＰ
ユニット１０８への命令の受け渡し、例えば分岐命令を
送ることを表す。また、図６は、１２６および１２８で
Ｉユニット１０６からＡユニット１１０およびＤユニッ
ト１１２へのデータの受け渡しを表す。

【００３５】図７に示すように、プロセッサ１００は統
一プログラム／データ空間の周りに組織化されている。
プログラム・ポインタは、内部では２４ビットであっ
て、バイトアドレス指定機能を持つが、プログラムの取
出しが常に３２ビット境界で行われるので２２ビットの
アドレスだけがメモリに送られる。しかし、例えばソフ
トウエア開発のためのエミュレーション中は、ハードウ
エア区切り点を実現するために全２４ビットのアドレス
が与えられる。データ・ポインタは７ビットの主データ
・ページで拡張された１６ビットであり、語アドレス指
定機能を有する。

【００３６】ソフトウエアは最大３主データ・ページを
次のように定義する。 ・ＭＤＰ 直接アクセス 間接アクセス ＣＤＰ ・ＭＤＰ０５ − 間接アクセス ＡＲ［０〜５］ ・ＭＤＰ６７ − 間接アクセス ＡＲ［６〜７］ スタックは、維持されて、主データ・ページ０に常駐す
る。ＣＰＵメモリ・マップ・レジスタは全てのページか
ら見える。プロセッサ１００の種々の態様を表２に要約
する。

【００３７】

【表２】

【００３８】図８は、本発明の態様による、ＤＳＰ１０
０を備えるディジタル装置の或る他の実施の形態を示す
ブロック図である。ディジタル装置８００は、前に説明
したようなＤＳＰ１００、およびホスト・プロセッサと
称する第２のプロセッサ８１０を含む。ＤＳＰコア１０
２がディジタル信号処理に関係するタスクを遂行するの
に対して、ホスト・プロセッサ８１０は他のアップリケ
ーション・タスクを遂行する。ＤＳＰ１００は、バス８
３０を介して内部プログラム・メモリ回路（以下、内部
メモリ回路）８０１と二重ポート形（ｄｕａｌ ｐｏｒ
ｔｅｄ）通信メモリ回路（以下、通信メモリ回路）８０
２に接続する。ブリッジ８０３は、バス８３０にまた接
続しかつバス８３１を介して周辺８２０と８２１へアク
セスを行う。アクセスはバス８３１を介して専用ハード
ウェア８２２へまた行われ、専用ハードウェア８２２は
タイマ、電力制御、デバッグ、エミュレーション回路な
ど、種々のデバイスと回路を含む。割込みリクエスト信
号８４０がデバイス８２０−８２２からＤＳＰ１００へ
の割込みリクエストを供給する。

【００３９】ホスト・プロセッサ８１０は、バス８３３
を介してホスト・プロセッサ・インターフェース回路
（ＨＰＩ）８１１に接続する。ＨＰＩ８８１はバッファ
リングとタイミングコントロールを提供し、ホストプロ
セッサ８１０がバス８３２を介して通信メモリ回路８０
２へアクセスするのを可能とする。このようにして、ホ
スト・プロセッサ８１０はデータ値を通信メモリ回路８
０２に記憶しかつこれらのデータ値にアクセスすること
ができ、これらの値をＤＳＰ１００が記憶しかつアクセ
スすることがまたできる。バス８３２はバス８３０とは
分離しており、かつ通信メモリ回路８０２は、ホスト・
プロセッサ８１０が内部メモリ回路８０１の動作と衝突
しないようにして通信メモリ回路８０２内のデータ値に
アクセスすることができるというように、配置される。
割込みリクエスト信号８４１は、ホスト・プロセッサ８
１０からＤＳＰ１００へ割込みリクエストを供給する。

【００４０】ＨＰＩ８１１は、２つのレジスタ、すなわ
ち、割込みリクエスト表明用割込みレジスタ８１２とＨ
ＰＩ動作モード用状態レジスタ８１３を有する。両レジ
スタは、バス８３３を介してホスト・プロセッサ８１０
によってアクセス可能である。割込みレジスタ８１２
は、ホスト・プロセッサ８１０からの書込みトランザク
ションに応答してＤＳＰ１００にホスト割込みリクエス
トを表明するように動作する。本実施の形態では、８ビ
ットが８ホスト割込みリクエスト信号を供給するために
選択される。ホスト・プロセッサが「１」を割込みレジ
スタ８１２内の各ホスト割込みリクエストと関連したビ
ット内へ書き込む各度に割込みリクエスト・パルスが８
ホスト・リクエスト信号８４１の中の１つ以上の上に形
成されることになる。別の実施の形態は、ホスト・プロ
セッサと関連したもっと少ない数のまたはもっと多い数
の割込みリクエスト信号を有することがある。

【００４１】ＤＳＰ割込みベクトル・テーブル（ＩＶＴ
Ｄ）８５０が内部メモリ回路８０１内に維持される。Ｉ
ＶＴＤ８５０は、割込みリクエスト信号８４０の各々に
対して一対の項目を含む。項目の各対は、ＤＳＰ１００
によって遂行される割込みサービス・ルーチンの絶対ア
ドレスおよびその割込みサービス・ルーチンの第１の命
令として実行されることになる命令を含む。これは後で
更に詳細に説明する。

【００４２】本発明の或る態様では、ホスト割込みベク
トル・テーブル（ＩＶＴＨ）８５１が通信メモリ回路８
０２内に維持される。ＩＶＴＨ８５１は、割込みリクエ
スト信号８４１の各々に対して一対の項目を含む。項目
の各対は、ＤＳＰ１００によって遂行される割込みサー
ビス・ルーチンの絶対アドレスおよびその割込みサービ
ス・ルーチンの第１の命令として実行されることになる
命令を含む。

【００４３】ＤＳＰ１００は、ＩＶＴＤ８５０の開始に
ついての内部メモリ回路８０１内のアドレスの一部を保
持するメモリ・マップ・レジスタ（ｍｅｍｏｒｙｍａｐ
ｐｅｄ ｒｅｇｉｓｔｅｒ； ＭＭＲ）であるＩＶＰＤ
８６０およびＩＶＴＨ８５１についてのメモリ回路８０
２内のアドレスの一部を保持するメモリ・マップ・レジ
スタＩＶＰＨ８６１を有する。

【００４４】表３は、本発明のこの実施の形態を理解す
るのに適したレジスタであるいくつかのメモリ・マップ
・レジスタをリストしている。これらのレジスタの各々
については、次の節で詳細に説明する。ＤＳＰ１００は
また、種々の制御、状態、操作タスクに用いられる多数
の他のメモリ・マップ・レジスタを有する。

【００４５】

【表３】

【００４６】割込みは、ハードウェア・デバイスまたは
ソフトウェア命令によってリクエストされる。割込みリ
クエストが割込みリクエスト信号８４０または８４１上
に起こると、相当するＩＦＧｘｘフラグが割込みフラグ
・レジスタＩＦＲ０またはＩＦＲ１内で活性化される。
このフラグは、その割込みがＤＳＰによって後に肯定応
答されてもされなくても活性化される。フラグの相当す
る割込みが行われるとき、そのフラグは自動的にクリア
される。

【００４７】ＤＳＰコア１０２の境界上では、デバイス
・ピンから発生したハードウェア・リクエスト、標準周
辺内部リクエスト、ＡＳＩＣドメイン論理リクエスト、
ホスト・プロセッサ・リクエストまたは装置誤りのよう
な内部リクエストの間に差はない。バス誤りまたはエミ
ュレーションのような内部割込みソースは、それら自体
の内部チャンネルを有する。ＤＳＰ境界には、関連リク
エスト・ピンはない。内部割込みの優先順位は固定され
ている。

【００４８】ＤＳＰ１００は、合計２４の割込みリクエ
スト線を支援し、これらの線は、通常、ＤＳＰに専用さ
れる１６線からなる第１の集合８４０と、二重ポート形
プロセッサ装置内のＤＳＰまたはホスト・プロセッサの
どちらかに割り当てることができる８線からなる第２の
集合８４１に分割される。割込みのこれら２つの集合の
ベクトル・リマッピングは、独立である。この方式で
は、ホスト・プロセッサ８１０が通信メモリ回路８０２
内の割込みベクトルを更新することによってそのリクエ
ストに関連したタスク番号を定めることが許される。

【００４９】２つの内部割込みリクエスト（ＤＬＯＧ、
ＲＴＯＳ）がデータ・ロギング用実時間エミュレーショ
ンと実時間動作装置支援に割り当てられる。

【００５０】１完全サイクルが、ソース（ユーザ・ゲー
ト、周辺、同期外部事象、ホスト・プロセッサ・インタ
ーフェース）からの割込みリクエストをＤＰＳ内の割込
みフラグへ伝搬させるために許される。

【００５１】ＤＳＰ１００割込みリクエスト入力の全て
が装置クロックと同期していると仮定する。割込みリク
エスト・ピンがエッジに敏感性である。ＩＦＧｘｘ割込
みフラグが高から低へのピン遷移の際にセットされる。

【００５２】「ｉｎｔｒ（ｋ５）」命令がどの割込みザ
ービス・ルーチンの実行をも起動するようにソフトウェ
ア・トリガを行う。命令オペランドｋ５がどの割込みベ
クトル場所へＤＳＰが分岐するかを表示する。ソフトウ
ェア割込みが肯定応答されるとき、大域割込みマスクＩ
ＮＴＭがセットされてマスク可能割込みを使用禁止（デ
ィスエーブル）にする。

【００５３】「ｔｒａｐ（ｋ５）］命令がｉｎｔｒ（ｋ
５）命令と同じ機能を遂行するが、ただし、ＩＮＴＭビ
ットをセットすることを伴わない。

【００５４】「リセット」命令がＤＳＰを既知状態に置
くためにいつでも用いることができるマスク不能ソフト
ウェア・リセットを遂行する。リセット命令は、ＳＴ
０、ＳＴ１、ＳＴ２、ＩＦＲ０、ＩＦＲ１レジスタに影
響するが、ＳＴ３レジスタまたは割込みベクトル・ポイ
ンタ・レジスタＩＶＰＤ、ＩＶＰＨには影響しない。リ
セット命令が肯定応答されるとき、大域割込みマスクＩ
ＮＴＭが「１」にセットされてマスク可能割込みを使用
禁止する。ＩＦＲ０、ＩＦＲ１レジスタ内の全ての保留
命令がクリアされる。装置制御レジスタ、割込みベクト
ル・ポインタ・レジスタ、周辺レジスタの初期化は、ハ
ードウェア・リセットによって行われる初期化とは異な
る。

【００５５】割込みがハードウェアまたはソフトウェア
によってリクエストされた後、ＤＳＰ１００は、そのリ
クエストに肯定応答するかどうか決定しなければなら
い。ソフトウェア割込みとマスク不能割込みは、直ちに
肯定応答される。マスク可能ハードウェア割込みは、そ
の優先順位が最高でありＳＴ１レジスタ内の大域割込み
マスクＩＮＴＭがクリアされかつＩＭＲ０またはＩＭＲ
１レジスタ内の関連割込みイネーブル・ビットＩＥＮｘ
ｘがセットされる場合に限り、肯定応答される。マスク
可能割込みの各々は、それ自体のイネーブル・ビットを
有する。優先順位裁定回路８７０は、割込みリクエスト
がＩＦＲ０およびＩＦＲ１レジスタに記憶された後、信
号８４０と８４１に応答してそれらの割込みリクエスト
を受けるように接続する。優先順位裁定回路８７０は、
最高順位マスク不能割込みリクエストを表す割込み番号
をマイクロプロセッサへ供給するように動作する。

【００５６】もしＤＳＰがマスク可能ハードウェア割込
みに肯定応答するならば、プログラム・カウンタ（Ｐ
Ｃ）が適当なアドレスをロードされかつソフトウェア・
ベクトルを取り出す。ベクトル取出しサイクル中、ＤＳ
Ｐは肯定応答信号ＩＡＣＫを発生し、この信号が適当な
割込みフラグ・ビットをクリアする。ベクトル取出しサ
イクルは、ＩＡＣＫ信号によって修飾され、かつベクト
ル・テーブルが内部メモリ回路８０１内に在駐するとき
割込みに外部可視性を与えるように用いられることがあ
る。

【００５７】割込み裁定は、最新主プログラム命令デコ
ード・パイプライン・サイクルのトップで行われる。

【００５８】図９は、割込み中のプログラム実行の流れ
を示す流れ図である。例示のプログラムは、第１の部分
９００に命令のシーケンス、遅延スロット９０１に１つ
以上の命令、第２の部分９０２に命令のシーケンスを含
む。命令Ａ、Ｂ、Ｃは、部分９００内のシーケンスを表
す。割込みサービス・ルーチン（ＩＳＲ）９０５が命令
メモリの異なる部分に置かれている。命令９１０の実行
中に起こる割込み９２０が、９０６で示したように、プ
ログラムの流れのＩＳＲ９０５への転送を生じる。命令
ＤとＥが遅延スロット９０１中に実行される。

【００５９】割込みに肯定応答した後、ＤＳＰ１００
は、復帰アドレスである２４ビット・プログラム・カウ
ンタを、命令バッファおよびプログラムの流れを管理す
るために要求された内部変数のバイトと並列にデータ・
メモリ内のスタックのトップに記憶する。次いで、ＤＳ
Ｐは、ＰＣに割込みベクトル９３０のアドレスをロード
する。このアドレスの計算は、後で説明する。潜在ｄｇ
ｏｔｏ／ｄｃａｌｌ命令の２４ビット・ターゲット・ア
ドレスがＳＴ０状態レジスタの７つの最上位ビット（Ａ
ＣＯＶ３、…、ＡＣＯＶ０、Ｃ、ＴＣ２、ＴＣ１）およ
び単一ビット遅延スロット番号と並列に記憶される。エ
ミュレーション・モジュール（図示せず）内に物理的に
実現されるデバッグ状態レジスタＤＢＧＳＴＡＴが状態
レジスタＳＴ１と並列に記憶される。これは、エミュレ
ーション要件に従ってＤＢＧＭ、ＥＡＬＬＯＷ、ＩＮＴ
Ｍビットを含む。

【００６０】次に、ＤＳＰは、ＩＳＲ９０５の開始の２
４ビット絶対アドレスを割込みベクトル９３０から取り
出し、かつ割込みサブルーチンへ分岐する。割込みベク
トルの後に直ちに記憶された命令９３１がＩＳＲ９０５
への分岐の遅延スロット中に実行される。この実施の形
態による命令９３１の最大許容書式は、３２ビットであ
る。もしＩＳＲへの直接分岐が要求されるならば、「Ｎ
ＯＰ」命令が割込みベクトル９３０の後に挿入される。

【００６１】ＤＳＰ１００は、「復帰」命令９４０に出
会うまでＩＳＲ９０５を実行する。ＤＳＰ１００は、ス
タックのトップから復帰アドレスをポップしかつこのア
ドレスをＰＣ取出しレジスタＷＰＣ５３０（図４参照）
内に記憶する。命令バッファ５０２は、取出し進行にか
かわらず復帰アドレスで満たされかつＰＣ実行レジスタ
５３４をＷＰＣ５３０と整列させる。次いで、ＤＳＰ１
００は、主プログラム部分９０２の実行を続ける。

【００６２】割込みベクトルをプログラム・メモリ内の
どの２５６バイト・ページの開始へもリマップすること
ができる。本発明の或る態様では、割込みベクトルを２
つの群に分割して、ホスト・プロセッサへのリクエスト
に関連したタスクを定める能力を備えかつＤＳＰ１００
に割込みベクトルを非共用形の内部メモリ回路８０１に
維持させるようにする。割込みの範囲が選択され、ホス
ト・プロセッサ８１０へ割り当てられ、かつＩＶＰＤ８
６０によって識別される。割込みの第２の範囲が選択さ
れ、ホスト・プロセッサ８１０に割り当てられ、かつＩ
ＶＰＨ８６１によって識別される。本実施の形態では、
第１の範囲が割込み１−１５を含むのに対して、第２の
範囲は割込み１６−２３を含む。しかしながら、範囲の
この選択は、別の実施の形態では変更されることもあ
る。例えば、ビット・セッチングに基づいてこれらの範
囲を定めるのに、レジスタ又はレジスタの集合を用いて
よい。これに代えて、それらの範囲を定めるために、内
部メモリ回路８０１のようなメモリにテーブルを設けて
よい。

【００６３】ベクトルの各群は、ＩＶＰＤ８６０または
ＩＶＰＨ８６１に記憶された値を変化させかつそれらの
ベクトルをそれぞれの割込みベクトル・テーブルに再書
込みすることによって、簡単に独立にリマップされる。
ＤＳＰ１００とホスト８１０の割込み優先順位は、表４
に示した様なデュアルプロセッサシステムにより柔軟性
を与える様に、交互配置される。

【００６４】

【表４】

【００６５】割込みベクトル・アドレスは、表５に説明
されている３つのフィールドを連結することによって形
成される。

【００６６】

【表５】

【００６７】エミュレーション割込みベクトル（ＩＮＴ
２６−ＩＮＴ２４）は、ホスト・プロセッサ・ベクトル
から独立に維持される。これは、ホスト・プロセッサが
エミュレーション・ホストまたはデバッガ・プログラム
用割込みベクトルを変化させる危険がデバッグ中ないこ
とを保証する。というのはこれらのエミュレーション・
ベクトルが通信メモリ回路８０２内へマップされないか
らである。

【００６８】リセットで全てのＩＶＰｘビットが「１」
にセットされる。したがって、ハードウェア・リセット
用リセット・ベクトルは、場所ＦＦＦＦ００ｈに常駐す
る。

【００６９】表６は、ＤＳＰ割込みＩＶＰＤ８６０用割
込みベクトル・ポインタに対するビット割当てを示す。
ＩＶＰＤ［２３−０８］フィールドは、ＤＳＰ割込みＩ
ＶＴＤ８５０が在駐する２５６バイト・プログラム・ペ
ージを指す。

【００７０】

【表６】

【００７１】表７は、ホスト割込みＩＶＰＨ８６１用割
込みベクトル・ポインタに対するビット割当てを示す。
ＩＶＰＨ［２３−０８］フィールドは、ホスト割込みＩ
ＶＴＨ８５１が在駐する２５６バイト・プログラム・ペ
ージを指す。これらのベクトルは、通常、通信メモリ回
路８０２にリマップされる。それで、ホスト・プロセッ
サ８１０は、そのリクエストに関連したタスク番号を定
める能力を有する。ＤＳＰベクトルを分離して維持する
ことが装置の完全性を改善し、かつ通信メモリ回路裁定
に原因する余剰サイクル待ち時間を回避することもでき
る。

【００７２】

【表７】

【００７３】表８は、割込み／トラップ番号、優先順
位、割込みベクトル・テーブル内のベクトルの場所を示
す。この実施の形態では、各割込みベクトルは、それが
どの割込みテーブルに置かれているかにかかわらず表８
に表示された相対アドレスに記憶される。或る別の実施
の形態は、各割込みベクトル・テーブル内にベクトル・
アドレスを配分する異なった方式を用いることもでき
る。

【００７４】

【表８】

【００７５】表９は状態／制御レジスタＳＴ３のビット
割当てをまとめたものであり、他方、表１０は状態／制
御レジスタＳＴ３内の種々のビットを説明している。

【００７６】

【表９】

【００７７】

【表１０】

【表１１】

【表１２】

【００７８】図１０は、本発明の態様による、二重割込
みベクトル・テーブルを設けるステップを示す流れ図で
ある。ステップ１０００で、割込みベクトルが内部メモ
リ回路８０１内の割込みベクトル・テーブルＩＶＴＤ８
５０に記憶される。割込みベクトルにすぐ続くメモリ場
所に、命令がまた記憶される。このベクトルは、上に説
明したように、それが関係する割込みと一致するアドレ
スでＩＶＴＤ８５０に記憶される。このステップは、追
加割込みベクトルに必要なだけ繰り返される。ＩＶＰＤ
レジスタ８６０に記憶された値がＩＶＴＤ８５０の第１
のアドレスを指す。同様に、ステップ１００２で、割込
みベクトルと命令が通信メモリ回路８０２内のＩＶＴＨ
８５１に記憶される。このベクトルは、上に説明したよ
うに、それが関係する割込みと一致するアドレスでＩＶ
ＴＨ８５１に記憶される。このステップは、追加割込み
ベクトルに必要なだけ繰り返される。ＩＶＰＨレジスタ
８６１に記憶された値がＩＶＴＨ８５１の第１のアドレ
スを指す。本発明の或る態様では、ＩＶＴＨ８５１に記
憶された割込みベクトルは、ＤＳＰ１００またはホスト
・プロセッサ８１０のどちらかが記憶することができ
る。ステップ１００４で、種々の割込みリクエストが割
込みリクエスト信号８４０と８４１を介して種々のソー
スから受けられる。

【００７９】ステップ１００６で、前に説明したよう
に、最高優先順位マスク不能割込みの割込み番号が決定
される。ステップ１００７で、最高優先順位割込みの割
込み番号がＤＳＰ割込みまたはホスト割込みのどちらか
として分類される。もし割込みがＤＳＰ１００に割り当
てられた割込み番号の範囲内にあるならば、その割込み
がＤＳＰ割込みとして分類される。これに代わり、もし
割込み番号がホスト・プロセッサ８１０に割り当てられ
た割込みの範囲内にあるならば、その割込みがホスト割
込みとして分類される。ステップ１００８で、先に論じ
たかつステップ１００７で決定されたように、もし最高
順位割込みの割込み番号がＤＳＰ割込みであるならば、
ＤＳＰ１００はＩＶＴＤ８５０から割込みベクトルを検
索する。内部メモリ回路８０１をアクセスするためのア
ドレスがポインタ・レジスタ８６０に記憶された値と割
込み番号との連結によって形成される。ステップ１０１
０で、ＤＳＰ１００は、ステップ１００８で検索された
割込みベクトルによって指された割込みサービス・ルー
チンへ分岐する。ＤＳＰ１００が割込みサービス・ルー
チンへ分岐する間に割込みベクトル直後に置かれた命令
がＤＳＰ１００内で遅延スロット中に実行されることに
なる。割込みサービス・ルーチン（ＩＳＲ）が完了する
と、ステップ１０１６で、ＤＳＰ１００は、割込みがそ
こからされた命令の流れへ復帰する。

【００８０】もしステップ１００７で最高優先順位割込
みがホスト割込みであるならば、ステップ１０２０で、
ＤＳＰ１００はＩＶＴＨ８５１から割込みベクトルを検
索する。そうでなければ、ステップ１０１８でデバッガ
割込みがハンドルされる。通信メモリ回路８０２をアク
セスするためのアドレスがポインタ・レジスタ８６１に
記憶された値と割込み番号との連結によって形成され
る。ステップ１０１４で、ＤＳＰ１００は、ステップ１
０１２で検索された割込みベクトルによって指された割
込みサービス・ルーチンへ分岐する。先に論じたよう
に、ＤＳＰ１００が割込みサービス・ルーチンへ分岐す
る間に割込みベクトル直後に置かれた命令がＤＳＰ１０
０内で遅延スロット中に実行されることになる。割込み
サービス・ルーチンが完了すると、ステップ１０１６
で、ＤＳＰ１００は、割込みがそこからされた命令の流
れへ復帰する。

【００８１】ステップ１００８−１０１０または１０１
２−１０１４が各割込みリクエストに応答して繰り返さ
れる。本発明の態様では、ホスト・プロセッサ８１０
は、ＤＳＰ１００の動作に影響することなく、所与の割
込みリクエストに対して異なった割込みサービス・ルー
チンを選択するために、ＩＶＴＨ８５１内の割込みベク
トルを変化させるまたは更新することができる。という
のは、ホスト・プロセッサ８１０は、内部メモリ回路８
０１の動作と衝突しにないように通信メモリ回路８０２
をアクセスすることができるからである。

【００８２】図１１は、ＤＳＰ１００内のアドレス発生
を示すブロック図である。レジスタ３０は、ＩＶＰＤ８
６０とＩＶＰＨ８６１を含む、ＤＳＰ１００用の種々の
レジスタを保持する。ポインタ事後変更（ｐｏｉｎｔｅ
ｒ ｐｏｓｔ ｍｏｄｉｆｉｃａｔｏｎ）回路１１０２
がバス１１１０を介してレジスタ・ファイルに接続しか
つ選択されたレジスタを選択された量だけ増分または減
分するように動作する。変更されたレジスタ値がバス１
１１１を介してオペランド・アドレス計算回路１１０４
に供給される。オペランド・アドレス計算回路１１０４
は、前に論じたように、実行中の命令のアドレス指定モ
ードに応答して、選択されたレジスタの値を変更するよ
うに動作し、その場合、例えば、スタック・ポインタに
スタック・ポインタ相対アドレスを追加することによっ
て変更する。次いで、適当に変更されたアドレス値がア
ドレス・レジスタ回路１１０６に記憶され、かつメモリ
をアクセスするためにアドレス・バス１１０８に印加さ
れる。アドレス・バス１１０８は、図６のアドレス・バ
ス１６０、１６２、１６４、１６６、１６８のどれかを
表す。Ａユニットが１６ビット動作と８ビット・ロード
／記憶を支援する。ほとんどのアドレス計算は、強力な
変更子のゆえにＤＡＧＥＮによって遂行される。全ての
ポインタ・レジスタと関連オフセット・レジスタが１６
ビット・レジスタとして実現される。次いで、１６ビッ
ト・アドレスが主データ・ページに連結されて、２４ビ
ット・メモリ・アドレスを作り上げる。

【００８３】図１２は、図１１のアドレス回路の部分の
より詳細なブロック図である。アドレス発生は、マスキ
ング、逆桁上げ伝搬（ｒｅｖｅｒｓｅ ｃａｒｒｙ ｐ
ｒｏｐａｇａｔｉｏｎ）を伴うまたは伴わない加算と減
算を用いる論理演算と算術演算を計算することによって
なされる。オペランドの選択は、レジスタ・ファイル内
で行われる。アドレス発生は２段階で遂行される。すな
わち、レジスタ変更が変更回路１１０２で遂行され、お
よびオフセット計算が計算回路１１０４で遂行される。
直接および絶対アドレス指定は、レジスタ変更を用いな
い（これらの場合には、レジスタ変更結果が無視され
る）。ＩＶＴＤ８５０とＩＶＴＨ８５１内の割込みベク
トルのアドレスは、それぞれの割込みベクトル・ポイン
タ・レジスタ（８６０、８６１）に記憶された値と最高
順位割込みの割込み番号との連結によって形成された絶
対アドレスである。

【００８４】レジスタ変更は表１１に説明された信号に
よって制御され、他方、オフセット変更は表１２に説明
された信号によって制御される。

【００８５】

【表１３】

【００８６】

【表１４】

【００８７】Ｘ経路、Ｙ経路、係数経路は、非常に似て
いる。しかしながら、係数経路は遥かに簡単である。と
いうのは、この経路が変更子の制限された集合を用いる
間接アドレス指定を支援するだけ（非事前変更）である
からである。

【００８８】図１２で、なお、オペランド・アドレス計
算回路１１０４はレジスタ値を事前増分／減分する加算
／減算ユニット１２００を含む。マルチプレクサ１２０
２がバス１１１１を介して加算／減算ユニット１２００
の第１の入力に変更レジスタ値を供給することができ
る。マルチプレクサ１２０２は、加算／減算ユニット１
２００の第１の入力へ命令からのオフセット値をまた供
給することができる。マスカ回路１２０４が加算／減算
ユニット１２００の第２の入力に接続し、かつレジスタ
・ファイルからレジスタの１つを選択することができ
る。計算されたアドレスは、それが検出回路１２０６内
のＭＭＲを指すかどうか決定するために検査され、次い
でバス１１１２を介してアドレス・レジスタへ送られ
る。

【００８９】図１２で、なお、変更回路１１０２は、バ
ス１１１０を介してレジスタ・ファイル３０からレジス
タ値を受ける。このレジスタ値を、加算／減算ユニット
１２１０が増分／減分することができ又はマスカ回路１
２１４がマスクすることができ、次いで、加算／減算ユ
ニット１２１４が増分／減分することができる。マルチ
プレクサ１２１６と１２１８が変更値をバス１１１１へ
回送して、レジスタ・ファイル３０を更新しかつこの更
新値をアドレス計算回路１１０４へ送る。

【００９０】図１３は、ＤＳＰ１００を内蔵する集積回
路の概要を示す。図のように、集積回路は表面取付け用
の複数の接点を含む。しかし集積回路は、他の形状でも
よい。例えば、ゼロ・インサーション・フォース・ソケ
ット（ｚｅｒｏ ｉｎｓｅｒｔｉｏｎ ｆｏｒｃｅ ｓ
ｏｋｅｔ）に取り付けるために回路の下面に複数のピン
を備えるものや、任意の他の適当な形状でよい。

【００９１】図１４は、かかる集積回路を統合キーボー
ド１２とディスプレイ１４を備える移動体電話などの移
動通信装置内で実現する例を示す。図１４に示すよう
に、ＤＳＰ１００を備えるディジタル装置１０を、必要
に応じてキーボード・アダプタ（図示せず）を介してキ
ーボード１２や、必要に応じてディスプレイ・アダプタ
（図示せず）を介してディスプレイ１４や、無線周波数
（ＲＦ）回路１６に接続する。ＲＦ回路１６は、アンテ
ナ１８に接続する。

【００９２】データ処理デバイスであるＤＳＰ１００の
製造は多重ステップであって、種々の量の不純物を半導
体基板内へ注入し、不純物を基板内に選択された深さに
拡散させてトランジスタ・デバイスを形成する。不純物
の位置を制御するためにマスクを形成し、導体材料と絶
縁材料の多数の層を堆積され、エッチングして種々のデ
バイスを相互に接続する。これらのステップをクリーン
・ルーム環境で行う。

【００９３】データ処理デバイスの製作コストのかなり
の部分は試験関係である。ウェーハ状態で、個々のデバ
イスを或る動作状態へバイアスしてかつ基本的な動作機
能性を試験する。次に、ウェーハを個々のダイに分割し
て、ダイのままで、又はパッケージ化して販売する。パ
ッケーシ化した後、完成品を動作状態までバイアスし
て、動作性能を試験する。

【００９４】本発明の新規な態様の或る別の実施の形態
はここに開示した回路を組み合わせた別の回路を含み、
機能を組み合わせることによってゲートの総数を削減す
る。ゲートを最小化する技術は当業者に既知であるの
で、かかる実施の形態についてはここに説明しない。

【００９５】このように、コード密度が高く及びプログ
ラミングが容易であるプログラマブル・ディジタル信号
プロセッサ（ＤＳＰ）であるプロセッサが説明された。
構造と命令集合は、電力消費を低くしまた無線電話や専
用の制御タスクのためのＤＳＰアルゴリズムの実行の効
率を高めるように最適化されている。このプロセッサ
は、命令バッファ・ユニット、および命令バッファ・ユ
ニットが復号した命令を実行するデータ実行ユニットを
含む。命令は、絶対並列性に応答してまたはユーザ定義
並列性に応答してのどちらかで、並列に実行することが
できる。割込みベクトルを２つの群（ホストとＤＳＰ）
に分割し、かつＤＳＰ割込みベクトルとホスト割込みベ
クトルを独立にリマップする能力が備わる。ホスト割込
みベクトルは、ホスト・プロセッサからロードされるた
めに二重ポート形通信メモリ回路（ホストＲＡＭ）に記
憶される。ＤＳＰ割込みベクトルは、内部単一アクセス
・メモリ回路（ＤＳＰ ＲＡＭ）内に在駐する。割込み
管理に柔軟性を持たせるために、ホスト割込みチャンネ
ルとＤＳＰ割込みチャンネルがインタリーブされる。こ
うすると、例えば、ＤＳＰ割込みチャンネルより高い優
先順位の特定ホスト割込みチャンネルがある一方、ＤＳ
Ｐ割込みチャンネルより低い優先順位のホスト割込みチ
ャンネルの集合がなおあることが許される。

【００９６】有利なことに、ホストがＤＳＰの動作に影
響することなく割込みベクトルをマニピュレートするこ
とができるから、装置の完全性を改善する。ホスト割込
み動作とＤＳＰ割込み動作とを分離することがソフトウ
ェア・デバッギングを簡単にする。ＤＳＰ割込みベクト
ルを非共用メモリ回路に記憶することが許され、非共用
メモリはホスト・プロセッサと共用のメモリ回路より敏
速にアクセスすることができるから、割込み待ち時間を
短縮する。ホスト割込みベクトル・テーブルを通信メモ
リ回路８０２内に置くことが、このメモリ回路の利用を
高める。

【００９７】本発明の別の実施の形態は、３つ以上の割
込みベクトル・テーブルを有してよい。異なった割込み
ベクトル・テーブルを同一のメモリ回路の異なったまた
は隣接するアドレス空間に、または異なったメモリ回路
に置くことができる。割込み優先順位を異なった順序で
割り当ててよい。

【００９８】ここに用いた「印加する」・「接続する」
・「接続」という用語は電気的に接続することを意味
し、別の要素が電気接続経路内にあってよい。

【００９９】本発明について例示の実施例の形態を参照
して説明したが、この説明を限定的に解釈してはならな
い。この説明を参照すれば、本発明の他の種々の実施の
形態は当業者に明らかである。したがって添付の特許請
求の範囲はここに述べた実施の形態に任意の変更を、本
発明の範囲と精神に含まれるものとしてカバーする。

【０１００】以上の説明に関して更に以下の項を開示す
る。

【０１０１】（１） 複数のソースからの割込みリクエ
ストに応答して動作するマイクロプロセッサを含むディ
ジタル装置であって、前記マイクロプロセッサが前記複
数のソースからの複数の割込みリクエストを受ける手段
と、前記複数のソースの中から選択された第１のソース
からの第１の割込みリクエストに応答して第１のメモリ
回路から第１の割込みベクトルを選択する手段と、前記
複数のソースの中から選択された第２のソースからの第
２の割込みリクエストに応答して第２のメモリ回路から
第２の割込みベクトルを選択する手段であって、前記第
２のメモリ回路が前記第１のメモリ回路とは別個である
前記第２の割込みベクトルを選択する前記手段と、前記
第１の割込みベクトルに応答して複数の割込みルーチン
・サービスの中から第１の割込みサービス・ルーチンを
実行しかつ前記第２の割込みベクトルに応答して前記複
数の割込みルーチン・サービスの中から第２の割込みサ
ービス・ルーチンを実行する手段とを含むディジタル装
置。

【０１０２】（２） 第１項記載のディジタル装置であ
って、前記マイクプロセッサに接続し、前記第１の割込
みベクトルに対する値を記憶するように動作する第１の
メモリ回路と、前記マイクプロセッサに接続し、前記第
２の割込みベクトルに対する値を記憶するように動作す
る第２のメモリ回路と、前記第２のメモリ回路に接続
し、前記第２の割込みリクエストを供給するように動作
するホスト・プロセッサ・インターフェースとを更に含
むディジタル装置。

【０１０３】（３） 第２項記載のディジタル装置であ
って、前記ホスト・プロセッサ・インターフェースに接
続するホスト・プロセッサを更に含み、前記ホスト・プ
ロセッサ・インターフェースが前記ホスト・プロセッサ
からの第１の信号に応答して前記第２のメモリに前記第
２の割込みベクトルに対して異なった値を記憶させるよ
うに動作し、前記ホスト・プロセッサ・インターフェー
スが前記ホスト・プロセッサからの第２の信号に応答し
て前記第２の割込みリクエストを供給するように動作す
るディジタル装置。

【０１０４】（４） 第１項記載のディジタル装置にお
いて、複数の割込みリクエストを受ける前記手段が前記
複数の割込みリクエストを受けるように接続する優先順
位裁定回路を含み、前記優先順位裁定回路が前記マイク
ロプロセッサへ前記複数の割込みリクエストのうちの最
高順位割込みリクエストを表す割込み番号を供給するよ
うに動作し、第１の割込みベクトルを選択する前記手段
が前記マイクロプロセッサに接続する第１のポインタ・
レジスタを含み、前記第１のポインタ・レジスタが前記
第１の割込みベクトルのアドレスの一部を保持するよう
に動作し、第２の割込みベクトルを選択する前記手段が
前記マイクロプロセッサに接続する第２のポインタ・レ
ジスタを含み、前記第２のポインタ・レジスタが前記第
２の割込みベクトルのアドレスの一部を保持するように
動作し、第１の割込みサービス・ルーチンを実行しかつ
第２の割込みサービス・ルーチンを実行する前記手段が
前記第１のポインタ・レジスタと、前記第２のポインタ
・レジスタと、前記優先順位裁定回路とに接続するアド
レス回路を含み、前記アドレス回路がもし前記割込み番
号の値が第１の範囲内にあるならば前記第１のポインタ
・レジスタに記憶された値と前記割込み番号とを組み合
わせることによって前記第１のメモリ回路にアクセスす
るためのアドレスを形成するように動作し、前記アドレ
ス回路がもし前記割込み番号の値が第２の範囲内にある
ならば前記第２のポインタ・レジスタに記憶された値と
前記割込み番号とを組み合わせることによって前記第２
のメモリ回路にアクセスするためのアドレスを形成する
ように動作するディジタル装置。

【０１０５】（５） セルラ電話である第１項記載のデ
ィジタル装置であって、キーボード・アダプタを介して
前記マイクロプロセッサに接続する統合キーボードと、
ディスプレイ・アダプタを介して前記マイクロプロセッ
サに接続するディスプレイと、前記マイクロプロセッサ
に接続する無線周波数（ＲＦ）回路と、前記ＲＦ回路に
接続するアンテナとを含むディジタル装置。

【０１０６】（６） 複数のソースからの割込みリクエ
ストに応答して動作するマイクロプロセッサを含むディ
ジタル装置を操作する方法であって、第１のメモリ回路
に第１の割込みベクトルを記憶するステップと、第２の
メモリ回路に第２の割込みベクトルを記憶するステップ
と、前記複数のソースから複数の割込みリクエストを受
けるステップと、前記複数の割込みリクエストの中の最
高優先順位割込みリクエストの割込み番号を決定するス
テップと、前記第１の割込みリクエストが前記最高優先
順位リクエストであるとき前記複数のソースの中から選
択された第１のソースからの第１の割込みリクエストに
応答して前記第１のメモリ回路から前記第１の割込みベ
クトルを検索するステップと、前記第１の割込みベクト
ルに応答して複数の割込みサービス・ルーチンの中から
第１の割込みサービス・ルーチンを実行するステップ
と、前記第２の割込みリクエストが前記最高優先順位リ
クエストであるとき前記複数のソースの中から選択され
た第２のソースからの第２の割込みリクエストに応答し
て前記第２のメモリ回路から前記第２の割込みベクトル
を検索するステップであって、前記第２のメモリ回路が
前記第１のメモリ回路とは別個である前記第２の割込み
ベクトルを前記検索するステップと、前記第２の割込み
ベクトルに応答して前記複数の割込みサービス・ルーチ
ンの中から第２の割込みサービス・ルーチンを実行する
ステップとを含む方法。

【０１０７】（７） 第６項記載の方法において、前記
第１の割込みベクトルを検索する前記ステップがもし前
記割込み番号の値が第１の範囲内にあるならば第１のポ
インタ・レジスタ内に記憶された値と前記割込み番号と
を組み合わせることによって前記第１のメモリ回路にア
クセスするためのアドレスを形成するステップを含み、
前記第２の割込みベクトルを検索する前記ステップがも
し前記割込み番号の値が第２の範囲内にあるならば第２
のポインタ・レジスタ内に記憶された値と前記割込み番
号とを組み合わせることによって前記第２のメモリ回路
にアクセスするためのアドレスを形成するステップを含
む方法。

【０１０８】（８） 第６項記載の方法において、前記
第１の範囲と前記第２の範囲とが第３のメモリ回路に記
憶された範囲テーブルをアクセスすることによって決定
される方法。

【０１０９】（９） 第６項記載の方法において、前記
第２のソースがホスト・プロセッサであり、前記第２の
割込みベクトルを検索する前記ステップが前記ホスト・
プロセッサによって起動されたメモリ・トランザクショ
ンに応答して前記第２のメモリ回路に前記第２の割込み
ベクトルを記憶するステップを含む方法。

【０１１０】（１０） 第９項記載の方法において、前
記第２の割込みベクトルを記憶する前記ステップが前記
第１のメモリ回路の動作と衝突しないように前記第２の
メモリ回路に前記第２の割込みベクトルを記憶するステ
ップを更に含む方法。

【０１１１】（１１） 第７項記載の方法において、前
記第１の範囲と前記第２の範囲とが前記第３のメモリ回
路に記憶された範囲テーブルをアクセスすることによっ
て決定され、前記第２のソースがホスト・プロセッサで
あり、前記第２の割込みベクトルを記憶する前記ステッ
プが前記ホスト・プロセッサによって起動されたメモリ
・トランザクションに応答して前記第２のメモリ回路に
前記第２の割込みベクトルを記憶するステップを含む方
法。

【０１１２】（１２） 第１１項記載の方法において、
前記第２の割込みベクトルを記憶する前記ステップが前
記第１のメモリ回路の動作と衝突しないように前記第２
のメモリ回路に前記第２の割込みベクトルを記憶するス
テップを更に含む方法。

【０１１３】（１３） 可変長命令を用い、コード密度
が高く、かつプログラミングが容易なプログラマブル・
ディジタル信号プロセッサ（ＤＳＰ）１００を提供す
る。構造と命令集合は、無線電話や制御専用のＤＳＰア
ルゴリズムを低い電力消費と高い効率で実行するように
最適化される。割込みベクトルの２つの集合を維持し、
割込みソースの１つの集合８２０、８２１、８２２が発
した割込みに係わる割込みベクトルをＤＳＰに専用であ
るメモリ回路８０１内に置いたＤＳＰ割込みベクトル・
テーブル８５０に記憶する。ホスト・プロセッサ８１０
が発した割込みに係わる割込みベクトルを二重ポート形
通信メモリ回路８０２内に置いたホスト割込みベクトル
・テーブル８５１に記憶する。ＤＳＰは、割込みの全て
にサービスする割込みサービス・ルーチンを実行する
が、ホスト・プロセッサはホスト起動割込み用割込みベ
クトルを変化させることができる。

【０１１４】本願は、１９９９年３月８日欧州で出願し
たＳ．Ｎ．９９４００５５０．２（ＴＩ−２７７６４Ｅ
Ｕ）および１９９８年１０月６日欧州で出願したＳ．
Ｎ．９８４０２４５５．４（ＴＩ−２８４３３ＥＵ）に
基づいて優先権を主張する。

【図面の簡単な説明】

【図１】本発明の或る実施の形態による、マイクロプロ
セッサを含むディジタル装置の略ブロック図。

【図２】図１のプロセッサ・コアの略図。

【図３】プロセッサ・コアの種々の実行ユニットの詳細
な略ブロック図。

【図４】プロセッサの命令バッファ待ち行列および命令
デコーダの略図。

【図５】プロセッサのパイプラインの動作を説明するた
めのプロセッサ・コアの表現。

【図６】メモリ管理ユニットを相互接続したメモリを示
すプロセッサのブロック図。

【図７】プロセッサのプログラム・メモリ空間とデータ
・メモリ空間の統一構造。

【図８】本発明の種々の態様による、図１のプロセッサ
を備えたディジタル装置の或る別の実施の形態を示すブ
ロック図。

【図９】図８のディジタル装置内でのサーブルーチン呼
出し中のプログラム実行を示す流れ図。

【図１０】本発明の種々の態様による、二重割込みベク
トル・０ーブルを設けるステップを示す流れ図。

【図１１】図８のディジタル装置のマイクロプロセッサ
内のアドレス発生回路を示すブロック図。

【図１２】図１１にアドレス発生回路の部分のより詳細
なブロック図。

【図１３】プロセッサを組み込んだ集積回路の略図。

【図１４】図１のプロセッサを組み込んだ電気通信装置
の略図。

【符号の説明】

１００ ディジタル信号プロセッサ（ＤＳＰ） １０２ ＤＳＰコア ８００ ディジタル装置 ８０１ 内部プログラム・メモリ回路 ８０２ 二重ポート形通信メモリ回路 ８０３ ブリッジ ８１０ ホスト・プロセッサ ８１１ ホスト・プロセッサ・インターフェース回路
（ＨＰＩ） ８２０ 周辺 ８２１ 周辺 ８２２ 専用ハードウェア ８５０ ＤＳＰ割込みベクトル・テーブル（ＩＶＴＤ） ８５１ ホスト割込みベクトル・テーブル（ＩＶＴＨ） ８６０ （メモリ回路８０１用）メモリ・マップ・レジ
スタ（ＩＶＴＤ） ８６１ （メモリ回路８０２用）メモリ・マップ・レジ
スタ（ＩＶＴＤ） ８７０ 優先順位裁定回路

Claims (2)

【特許請求の範囲】
1. 【請求項１】 複数のソースからの割込みリクエストに
   応答して動作するマイクロプロセッサを含むディジタル
   装置であって、前記マイクロプロセッサが前記複数のソ
   ースからの複数の割込みリクエストを受ける手段と、 前記複数のソースの中から選択された第１のソースから
   の第１の割込みリクエストに応答して第１のメモリ回路
   から第１の割込みベクトルを選択する手段と、 前記複数のソースの中から選択された第２のソースから
   の第２の割込みリクエストに応答して第２のメモリ回路
   から第２の割込みベクトルを選択する手段であって、前
   記第２のメモリ回路が前記第１のメモリ回路とは別個で
   ある前記第２の割込みベクトルを選択する前記手段と、 前記第１の割込みベクトルに応答して複数の割込みルー
   チン・サービスの中から第１の割込みサービス・ルーチ
   ンを実行しかつ前記第２の割込みベクトルに応答して前
   記複数の割込みルーチン・サービスの中から第２の割込
   みサービス・ルーチンを実行する手段とを含むディジタ
   ル装置。
2. 【請求項２】 複数のソースからの割込みリクエストに
   応答して動作するマイクロプロセッサを含むディジタル
   装置を操作する方法であって、 第１のメモリ回路に第１の割込みベクトルを記憶するス
   テップと、 第２のメモリ回路に第２の割込みベクトルを記憶するス
   テップと、 前記複数のソースから複数の割込みリクエストを受ける
   ステップと、 前記複数の割込みリクエストの中の最高優先順位割込み
   リクエストの割込み番号を決定するステップと、 前記第１の割込みリクエストが前記最高優先順位リクエ
   ストであるとき前記複数のソースの中から選択された第
   １のソースからの第１の割込みリクエストに応答して前
   記第１のメモリ回路から前記第１の割込みベクトルを検
   索するステップと、 前記第１の割込みベクトルに応答して複数の割込みサー
   ビス・ルーチンの中から第１の割込みサービス・ルーチ
   ンを実行するステップと、 前記第２の割込みリクエストが前記最高優先順位リクエ
   ストであるとき前記複数のソースの中から選択された第
   ２のソースからの第２の割込みリクエストに応答して前
   記第２のメモリ回路から前記第２の割込みベクトルを検
   索するステップであって、前記第２のメモリ回路が前記
   第１のメモリ回路とは別個である前記第２の割込みベク
   トルを前記検索するステップと、 前記第２の割込みベクトルに応答して前記複数の割込み
   サービス・ルーチンの中から第２の割込みサービス・ル
   ーチンを実行するステップとを含む方法。