JP2000200212A

JP2000200212A - 巡回バッファ管理

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Publication number: JP2000200212A
Application number: JP11321528A
Authority: JP
Inventors: Gilbert Laurenti; ラウレンティジルベルト; Karim Djafarian; ドジャファリアンカリム; Herve Catan; カタンヘルベ
Original assignee: Texas Instruments Inc
Current assignee: Texas Instruments Inc
Priority date: 1998-10-06
Filing date: 1999-10-06
Publication date: 2000-07-18
Also published as: EP0992880A1

Abstract

(57)【要約】【課題】巡回バッファの効率的な制御が可能な巡回バ
ッファ管理を提供する。【解決手段】巡回バッファをサポートするデータ管理
装置は、仮想バッファインデックスを保持するアドレス
記憶装置ＡＲｘとオフセットアドレスを保持するオフセ
ット記憶装置ＢＯＦｘｘとを含む。巡回バッファ管理論
理８０２は、アドレス記憶装置内に保持された仮想バッ
ファインデックスに変更子を適用して、変更された仮想
バッファインデックスを引き出し、オフセット記憶装置
内に保持されたバッフオフセットを変更された仮想バッ
ファインデックスに適用して、巡回バッファをアドレス
指定するための物理アドレスを引き出すように作動す
る。仮想アドレス指定は巡回バッファ管理用のバッファ
インデックスに利用される。１つ以上の巡回バッファは
互いにおよび／またはメモリ内の他のデータに隣接配置
される。バッファインデックスは巡回バッファ用ポイン
タを形成する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、巡回バッファと巡
回バッファの管理と巡回バッファ管理を行う処理エンジ
ンとに関する。

【０００２】

【従来の技術】メモリの巡回アドレス指定は、たとえば
ビタビ,バックトラッキング,デインターリービングおよ
びボコーダ計算を含むプロセスのような多くの異なるタ
イプのプロセスを実現するためのプロセッサ設計に有用
である。

【０００３】ランダムアクセスメモリ内に巡回バッファ
を実現することが提案されており、巡回バッファは所定
のメモリ境界に揃えられた規定バッファサイズ（ＢＫ）
で定義される。たとえば、０であるアドレスの最下位Ｎ
ビットで表されるメモリ境界においてサイズＲの巡回バ
ッファを揃えることが提案されている。次に、境界に対
して０のインデックスで巡回バッファが開始される。こ
こで、Ｎは、２^N＞Ｒとなるような最小値である。たと
えば、巡回バッファは６４ワード境界上で揃えることが
できる。巡回バッファマネジャーは、物理メモリスペー
スへのポインタを使用して巡回バッファへのアクセスを
制御する。巡回バッファをメモリ境界上で揃える必要条
件は、スペースの非効率的使用を意味することがある。
たとえば、３８ワードバッファを６４ワード境界上で揃
えなければならなず、かつ、複数の巡回バッファがメモ
リ内に保持される場合には、メモリは急速にフラグメン
ト化され、２６ワードが隣接巡回バッファ間で使用され
ない。また、あるプログラミング言語の下で巡回バッフ
ァの効率的な制御を行うためには、いかなるアライメン
ト制約も好ましくない。

【０００４】

【発明が解決しようとする課題】したがって、本発明の
目的は、従来技術の欠点のない巡回バッファ管理を提供
することにある。

【０００５】

【課題を解決するための手段】本発明の第１の態様によ
れば、巡回バッファをサポートするデータ処理装置が提
供される。この装置は、仮想バッファインデックスを保
持するアドレス記憶装置と、オフセットアドレスを保持
するオフセット記憶装置と、バッファサイズを保持する
バッファサイズ記憶装置とを含んでいる。巡回バッファ
管理論理は、アドレス記憶装置内に保持された仮想バッ
ファインデックスに変更子を適用して、変更された仮想
バッファインデックスを引き出すとともに、オフセット
記憶装置内に保持されたバッファオフセットを変更され
た仮想バッファインデックスに適用して、巡回バッファ
をアドレス指定する物理アドレスを引き出すように作動
するよう構成されている。

【０００６】バッファインデックスへの仮想アドレス指
定を巡回バッファ管理に利用することにより、より多く
の巡回バッファの１つを互いにまたはメモリ内の他のデ
ータに隣接配置できるようにし、メモリのフラグメンテ
ーションを回避することによって、メモリ資源を効率的
に使用することができる。バッファインデックスは巡回
バッファ用のポインタを形成する。変更子は、ユーザが
定義したり、バッファサイズのようなパラメータに応答
して自動的に発生することができる。

【０００７】また、仮想アドレス指定を使用することに
より、巡回バッファをメモリ境界に揃える装置に対して
設計された既存のソフトウェアとのコンパチビリティも
与えられる。仮想アドレス変更は、予め存在するソフト
ウェアに対してトランスペアレントである。

【０００８】また、仮想アドレス指定を使用することに
より、メモリアライメント制約をサポートしないたとえ
ば「Ｃ」プログラミング言語のようなプログラミング言
語を使用する巡回バッファの実現が容易になる。

【０００９】バッファオフセットは、オフセットレジス
タ内に保持することができるバッファ開始アドレスを定
義することができる。次に、変更された仮想バッファイ
ンデックスにこれを加算して物理巡回バッファアドレス
を引き出すことができる。オリジナルおよび変更された
仮想バッファアドレスは、アドレスレジスタ内に保持す
ることができる。

【００１０】アドレス記憶装置は、アドレスレジスタの
所定数の下位ビットによって形成することができる。変
更された仮想バッファインデックスは、アドレスレジス
タの所定数の下位ビット内に保持することもできる。ア
ドレスレジスタ内の高位ビット（典型的には、アドレス
レジスタの残り）はバッファ開始アドレスを定義するこ
とができ、したがって、アドレスレジスタ内の高位およ
び下位ビットの組合せが物理アドレスを定義する。

【００１１】オフセットレジスタ内に保持することがで
きるバッファオフセットをアドレスレジスタ内の物理ア
ドレスに加算して巡回バッファをアドレス指定する物理
アドレスを定義することができる。この装置は、巡回バ
ッファを保持するランダムアクセスメモリを含むことが
できる。

【００１２】メモリ内に巡回バッファを実現する代わり
に、本発明の一実施例は、ビットアレイの操作を提供す
ることができ、それはメモリまたは１つ以上のプロセッ
サレジスタ内に保持することができる。

【００１３】アドレスレジスタに対して巡回バッファモ
ードを選択的に設定するために、ポインタ構成レジスタ
を設けることができる。巡回バッファモードの設定を動
的にオーバライトするために、例外モード限定記号を設
けることができる。限定記号は、動的に使用されて、ア
ドレス記憶装置が巡回または線形アドレス指定モードで
作動できるかどうかを定義することができる。

【００１４】巡回バッファアドレス計算機構では、第１
および第２の加算／減算計算からの桁上げ信号が、巡回
バッファアドレスの計算用の加算／減算演算の一方の結
果の選択を決定する符号値の計算に使用される。桁上げ
信号をこのように使用することにより、初期マスキング
ステップの必要性が回避され、その結果、装置の速度パ
スが改善される。

【００１５】この装置は、デジタル信号プロセッサ（Ｄ
ＳＰ）を提供するデジタル信号処理装置の形とすること
ができ、１つ以上の集積回路内に実現することができ
る。ランダムアクセスメモリは、集積回路の内部または
外部とすることができる。

【００１６】本発明の一実施例は電気通信装置に応用さ
れ、ここでは、巡回バッファ機能はたとえばビタビ，バ
ックトラッキング，デインターリービングおよびボコー
ダ計算を含むプロセスに特に利用される。

【００１７】本発明の他の態様によれば、データ処理装
置内で巡回バッファアドレス指定を管理する方法が提供
される。この方法は、仮想バッファインデックスを引き
出すステップと、仮想バッファインデックスを変更して
変更された仮想バッファインデックスを引き出すステッ
プと、バッファオフセットを変更された仮想バッファイ
ンデックスに加算して巡回バッファアドレスを引き出す
ステップと、を含んでいる。

【００１８】

【発明の実施の形態】本発明は、たとえば特定用途集積
回路（ＡＳＩＣ）で実現されるデジタル信号プロセッサ
（ＤＳＰ）に特に応用されるが、他の形式の処理エンジ
ンにも応用される。

【００１９】図１は、本発明の一実施例を有するマイク
ロプロセッサ１０のブロック図である。マイクロプロセ
ッサ１０は、デジタル信号プロセッサ（ＤＳＰ）であ
る。分かり易くするために、図１は、マイクロプロセッ
サ１０の本発明の一実施例を理解するのに関係のある部
分のみを示す。ＤＳＰの一般的構造の詳細は、よく知ら
れており、他で容易に確かめることができる。たとえ
ば、フレデリック・ブートウドらの米国特許第５，０７
２，４１８号には、ＤＳＰが詳細に記載されており、本
開示の一部としてここに援用する。ギャリー・スオボダ
らの米国特許第５，３２９，４７１号には、ＤＳＰのテ
ストおよびエミュレート方法が詳細に記載されており、
本開示の一部としてここに援用する。マイクロプロセッ
サの分野の当業者であれば本発明を製造し使用できるよ
うに、マイクロプロセッサ１０の本発明の一実施例に関
連する部分の詳細が、以下に十分詳しく説明される。

【００２０】本発明の態様から利益を得ることができる
いくつかのシステムの例が、本開示の一部としてここに
援用される米国特許第５，０７２，４１８号に、特に米
国特許第５，０７２，４１８号の図２〜図１８に記載さ
れている。性能を改善するかコストを低減する本発明の
一態様を組み入れたマイクロプロセッサを使用して、米
国特許第５，０７２，４１８号に記載されたシステムを
さらに改善することができる。そのようなシステムは、
限定はしないが、産業プロセスコントロール，自動車シ
ステム，モータコントロール，ロボットコントロールシ
ステム，衛星電気通信システム，エコーキャンセリング
システム，モデム，ビデオイメージングシステム，音声
認識システムおよび暗号付ボコーダ−モデムシステムな
どを含む。

【００２１】図１のマイクロプロセッサのさまざまなア
ーキテクチュア上の特徴および完全な命令セットの説明
が、同じ譲受人による特許出願第９８４０２４５５．４
号（ＴＩ−２８４３３）に記載されており、本開示の一
部としてここに援用する。

【００２２】次に、本発明によるプロセッサの一例の基
本的アーキテクチュアについて説明する。図１は、本発
明の一つの典型的な実施例を形成するプロセッサ１０の
全体略図である。プロセッサ１０は、処理エンジン１０
０とプロセッサバックプレーン２０とを含んでいる。本
実施例では、プロセッサは、特定用途集積回路（ＡＳＩ
Ｃ）に実現されたデジタル信号プロセッサ１０である。

【００２３】図１に示すように、処理エンジン１００
は、処理コア１０２と処理コア１０２を処理コア１０２
の外部のメモリユニットとインターフェイスさせるメモ
リインターフェイスすなわち管理ユニット１０４とを有
する中央処理装置（ＣＰＵ）を形成する。

【００２４】プロセッサバックプレーン２０は、バック
プレーンバス２２を含み、それには処理エンジンのメモ
リ管理ユニット１０４が接続されている。バックプレー
ンバス２２には、命令キャッシュメモリ２４，周辺装置
２６および外部インターフェイス２８も接続されてい
る。

【００２５】他の実施例では、異なる構成および／また
は異なる技術を使用して本発明を実現できることが分か
るであろう。たとえば、処理エンジン１００はプロセッ
サ１０を形成することができ、プロセッサバックプレー
ン２０はそこから分離されている。処理エンジン１００
は、たとえば、バックプレーンバス２２，周辺装置およ
び外部インターフェイスを支持するバックプレーン２０
から独立してその上に搭載されたＤＳＰであり得る。処
理エンジン１００は、たとえば、ＤＳＰではなくマイク
ロプロセッサとすることができ、ＡＳＩＣ技術以外の技
術で実現することができる。処理エンジンまたは処理エ
ンジンを含むプロセッサは１つ以上の集積回路に実現す
ることができる。

【００２６】図２は、処理コア１０２の一実施例の基本
構造を示す。図から分かるように、処理コア１０２は、
４つの要素、すなわち、命令バッファユニット（Ｉユニ
ット）１０６と３つの実行ユニットとを含んでいる。実
行ユニットは、プログラムフローユニット（Ｐユニッ
ト）１０８と、アドレスデータフローユニット（Ａユニ
ット）１１０と、命令バッファユニット（Ｉユニット）
１０６から復号された命令を実行しプログラムフローを
制御かつ監視するデータ計算ユニット（Ｄユニット）１
１２とである。

【００２７】図３は、処理コア１０２のＰユニット１０
８，Ａユニット１１０およびＤユニット１１２を詳細に
示すとともに、処理コア１０２のさまざまな要素を接続
するバス構造を示す。Ｐユニット１０８は、たとえば、
ループ制御回路と、ＧｏＴｏ／分岐制御回路と、リピー
トカウンタレジスタおよび割込みマスク，フラグまたは
ベクトルレジスタのようなプログラムフローを制御し監
視するさまざまなレジスタとを含んでいる。Ｐユニット
１０８は、汎用データライトバス（ＥＢ，ＦＢ）１３
０，１３２とデータリードバス（ＣＢ，ＤＢ）１３４，
１３６とアドレス定数バス（ＫＡＢ）１４２とに結合さ
れている。さらに、Ｐユニット１０８は、ＣＳＲ，ＡＣ
ＢおよびＲＧＤとラベルされたさまざまなバスを介して
Ａユニット１１０およびＤユニット１１２内のサブユニ
ットに結合されている。

【００２８】図３に示すように、本実施例では、Ａユニ
ット１１０はレジスタファイル３０とデータアドレス発
生サブユニット（ＤＡＧＥＮ）３２と算術および論理演
算装置（ＡＬＵ）３４とを含んでいる。Ａユニットレジ
スタファイル３０はさまざまなレジスタを含み、それら
中には、アドレス発生だけでなくデータフローにも使用
できる１６ビットポインタレジスタ（ＡＲ０，．．．，
ＡＲ７）およびデータレジスタ（ＤＲ０，．．．，ＤＲ
３）がある。さらに、レジスタファイルは、１６ビット
巡回バッファレジスタと７ビットデータページレジスタ
とを含んでいる。汎用バス（ＥＢ，ＦＢ，ＣＢ，ＤＢ）
１３０，１３２，１３４，１３６だけでなく、データ定
数バス１４０およびアドレス定数バス１４２がＡユニッ
トレジスタファイル３０に結合されている。Ａユニット
レジスタファイル３０は、それぞれ反対方向に作動する
１方向性バス１４４，１４６によってＡユニットＤＡＧ
ＥＮユニット３２に結合されている。ＤＡＧＥＮユニッ
ト３２は、１６ビットＸ／Ｙレジスタと、たとえば処理
エンジン１００内のアドレス発生を制御し監視する係数
およびスタックポインタレジスタとを含んでいる。

【００２９】Ａユニット１１０は、加算，減算およびＡ
ＮＤ，ＯＲおよびＸＯＲ論理演算子などのＡＬＵに典型
的に関連する機能だけでなくシフタ機能も含むＡＬＵ３
４も含んでいる。ＡＬＵ３４は、汎用バス（ＥＢ，Ｄ
Ｂ）１３０，１３６および命令定数データバス（ＫＤ
Ｂ）１４０にも結合されている。ＡユニットＡＬＵは、
Ｐユニット１０８レジスタファイルからレジスタ内容を
受信するＰＤＡバスによってＰユニット１０８に結合さ
れている。ＡＬＵ３４は、アドレスおよびデータレジス
タ内容を受信するバスＲＧＡ，ＲＧＢとレジスタファイ
ル３０のアドレスおよびデータレジスタに転送するバス
ＲＧＤとによってＡユニットレジスタファイル３０にも
結合されている。

【００３０】図から分かるように、Ｄユニット１１２
は、Ｄユニットレジスタファイル３６と、ＤユニットＡ
ＬＵ３８と、Ｄユニットシフタ４０と、２つの乗算およ
び累算ユニット（ＭＡＣ１，ＭＡＣ２）４２，４４とを
含んでいる。Ｄユニットレジスタファイル３６とＤユニ
ットＡＬＵ３８とＤユニットシフタ４０とは、バス（Ｅ
Ｂ，ＦＢ，ＣＢ，ＤＢ，ＫＤＢ）１３０，１３２，１３
４，１３６，１４０に結合され、また、ＭＡＣユニット
４２，４４は、バス（ＣＢ，ＤＢ，ＫＤＢ）１３４，１
３６，１４０とデータリードバス（ＢＢ）１４４とに結
合されている。Ｄユニットレジスタファイル３６は、４
０ビット累算器（ＡＣ０，．．．，ＡＣ３）と１６ビッ
ト遷移レジスタとを含んでいる。また、Ｄユニット１１
２は、Ａユニット１１０の１６ビットポインタおよびデ
ータレジスタをソースとして利用したり、４０ビット累
算器の他にデスティネーションレジスタを利用すること
ができる。Ｄユニットレジスタファイル３６は、累算器
ライトバス（ＡＣＷ０，ＡＣＷ１）１４６，１４８を介
してＤユニットＡＬＵ３８およびＭＡＣ１＆２４２，
４４から、また、累算器ライトバス（ＡＣＷ１）１４８
を介してＤユニットシフタ４０から、データを受信す
る。データは、累算器リードバス（ＡＣＲ０，ＡＣＲ
１）１５０，１５２を介してＤユニットレジスタファイ
ル累算器からＤユニットＡＬＵ３８，Ｄユニットシフタ
４０およびＭＡＣ１＆２４２，４４に読み出される。
ＤユニットＡＬＵ３８とＤユニットシフタ４０とは、Ｅ
ＦＣ，ＤＲＢ，ＤＲ２およびＡＣＢとラベルされたさま
ざまなバスを介してＡユニット１０８のサブユニットに
も結合されている。

【００３１】図４を参照すると、３２ワード命令バッフ
ァキュー（ＩＢＱ）５０２を含む命令バッファユニット
１０６が示されている。ＩＢＱ５０２は、８ビットバイ
ト５０６に論理的に分割された３２×１６ビットレジス
タ５０４を含んでいる。命令は、３２ビットプログラム
バス（ＰＢ）１２２を介してＩＢＱ５０２に到来する。
命令は、ローカルライトプログラムカウンタ（ＬＷＰ
Ｃ）５３２によって指示される位置に３２ビットサイク
ルでフェッチされる。ＬＷＰＣ５３２は、Ｐユニット１
０８に位置されたレジスタに含まれている。Ｐユニット
１０８は、ローカルリードプログラムカウンタ（ＬＲＰ
Ｃ）５３６レジスタとライトプログラムカウンタ（ＷＰ
Ｃ）５３０レジスタおよびリードプログラムカウンタ
（ＲＰＣ）５３４レジスタとをも含んでいる。ＬＲＰＣ
５３６は、命令デコーダ５１２，５１４にロードされる
次の一つまたは複数の命令のＩＢＱ５０２内の位置を指
示する。すなわち、ＬＲＰＣ５３４は、デコーダ５１
２，５１４に現在ディスパッチされている命令のＩＢＱ
５０２内の位置を指示する。ＷＰＣは、パイプラインに
対する命令コードの次の４バイトの始まりのプログラム
メモリ内のアドレスを指示する。ＩＢＱ内への各フェッ
チに対して、プログラムメモリからの次の４バイトが命
令境界とは無関係にフェッチされる。ＲＰＣ５３４は、
デコーダ５１２，５１４に現在ディスパッチされている
命令のプログラムメモリ内のアドレスを指示する。

【００３２】命令は、４８ビットワードに形成され、マ
ルチプレクサ５２０，５２１を介して４８ビットバス５
１６によって命令デコーダ５１２，５１４にロードされ
る。当業者ならば、命令は４８ビット以外のワードに形
成することができること、また、本発明は前記した特定
の実施例に限定されるものではないことが、分かるであ
ろう。

【００３３】バス５１６は、任意の１命令サイクル中
に、デコーダ当たり１つずつ、最大２つの命令をロード
することができる。命令の組合せは、４８ビットバスの
両端間にわたって適合する８，１６，２４，３２，４０
および４８ビットのフォーマットの任意の組合せとする
ことができる。１サイクル中に１命令しかロードできな
い場合には、デコーダ１，５１２がデコーダ２，５１４
に優先してロードされる。次に、各命令は、それらを実
行するために、また、命令または演算が実行されるべき
データにアクセスするために、各機能ユニットに転送さ
れる。命令デコーダに通される前に、命令はバイト境界
上でアラインされる。アライメントは、その復号中に前
の命令に対して引き出されたフォーマットに基づいて行
われる。バイト境界を有する命令のアライメントに関連
する多重化は、マルチプレクサ５２０，５２１で実行さ
れる。

【００３４】プロセッサコア１０２は７ステージパイプ
ラインを介して命令を実行し、その各ステージは図５を
参照して説明される。

【００３５】パイプラインの第１ステージは、ＰＲＥ−
ＦＥＴＣＨ（Ｐ０）ステージ２０２であり、このステー
ジ中に、メモリインターフェイスまたはメモリ管理ユニ
ット１０４のアドレスバス（ＰＡＢ）１１８上にアドレ
スを表明することによって次のプログラムメモリ位置が
アドレス指定される。

【００３６】次のステージ、ＦＥＴＣＨ（Ｐ１）ステー
ジ２０４では、プログラムメモリが読み出され、Ｉユニ
ット１０６がメモリ管理ユニット１０４からＰＢバス１
２２を介して充填される。

【００３７】パイプラインはＰＲＥ−ＦＥＴＣＨおよび
ＦＥＴＣＨステージ中に割り込まれて逐次プログラムフ
ローを中断してプログラムメモリ内の他の命令、たとえ
ば分岐命令を指示することができる点で、ＰＲＥ−ＦＥ
ＴＣＨおよびＦＥＴＣＨステージは残りのパイプライン
ステージから独立している。

【００３８】次に、命令バッファ内の次の命令が、第３
ステージＤＥＣＯＤＥ（Ｐ２）２０６でデコーダ５１２
または複数のデコーダ５１４にディスパッチされ、そこ
で、命令は、復号されて、その命令を実行する実行ユニ
ット、たとえばＰユニット１０８，Ａユニット１１０ま
たはＤユニット１１２にディスパッチされる。復号ステ
ージ２０６は、命令のクラスを示す第１の部分と命令の
フォーマットを示す第２の部分と命令に対するアドレス
指定モードを示す第３の部分とを含む命令の少なくとも
一部を復号することを含んでいる。

【００３９】次のステージはＡＤＤＲＥＳＳ（Ｐ３）ス
テージ２０８であり、そこでは、命令内で使用されるデ
ータのアドレスが計算されるか、命令がプログラム分岐
すなわちジャンプを必要とする場合には新しいプログラ
ムアドレスが計算される。各計算は、Ａユニット１１０
またはＰユニット１０８でそれぞれ行われる。

【００４０】ＡＣＣＥＳＳ（Ｐ４）ステージ２１０で
は、リードオペランドのアドレスが出力されたのち、Ｘ
ｍｅｍ間接アドレス指定モードを有するＤＡＧＥＮＸ
演算子でアドレスが発生されているメモリオペランド
が、間接アドレス指定されたＸメモリ（Ｘｍｅｍ）から
読み出される。

【００４１】パイプラインの次のステージはＲＥＡＤ
（Ｐ５）ステージ２１２であり、そこでは、Ｙｍｅｍ間
接アドレス指定モードを有するＤＡＧＥＮＹ演算子内
または係数アドレスモードを有するＤＡＧＥＮＣ演算
子内でアドレスが発生されているメモリオペランドが、
読み出される。命令の結果が書き込まれるメモリ位置の
アドレスが出力される。

【００４２】デュアルアクセスの場合には、リードオペ
ランドをＹパスで発生し、ライトオペランドをＸパスで
発生することもできる。

【００４３】最後に、命令がＡユニット１１０内または
Ｄユニット１１２内で実行される実行ＥＸＥＣ（Ｐ６）
ステージ２１４がある。次に、結果がデータレジスタま
たは累算器に格納されるか、リード／モディファイ／ラ
イト用またはストア命令用のメモリに書き込まれる。さ
らに、シフト演算がＥＸＥＣステージ中に累算器内のデ
ータになされる。

【００４４】次に、パイプラインプロセッサの動作の基
本的原理について図６を参照して説明する。図６から分
かるように、第１の命令３０２に対して、連続パイプラ
インステージが期間Ｔ₁〜Ｔ₇にわたって行われる。各期
間はプロセッサマシンクロックに対するクロックサイク
ルである。前の命令が次のパイプラインステージに移行
しているため、第２の命令３０４が期間Ｔ₂でパイプラ
インに入ることができる。第３の命令３０６に対して、
ＰＲＥ−ＦＥＴＣＨステージ２０２が期間Ｔ₃で行われ
る。図６から分かるように、７ステージパイプラインに
対して、合計７つの命令を同時に処理することができ
る。７つの命令３０２〜３１４の全てに対して、図６は
期間Ｔ₇でそれら全てが処理中であることを示してい
る。このような構造は命令の処理に一形式の並列性を付
加する。

【００４５】図７に示すように、本発明のこの実施例
は、２４ビットアドレスバス１１４および双方向１６ビ
ットデータバス１１６を介して外部メモリユニット（不
図示）に結合されるメモリ管理ユニット１０４を含んで
いる。さらに、メモリ管理ユニット１０４は２４ビット
アドレスバス１１８および３２ビット双方向データバス
１２０を介してプログラム格納メモリ（不図示）に結合
されている。メモリ管理ユニット１０４は３２ビットプ
ログラムリードバス（ＰＢ）１２２を介してマシンプロ
セッサコア１０２のＩユニット１０６にも結合されてい
る。Ｐユニット１０８，Ａユニット１１０およびＤユニ
ット１１２はデータリードおよびデータライトバスおよ
び対応するアドレスバスを介してメモリ管理ユニット１
０４に結合されている。Ｐユニット１０８はさらにプロ
グラムアドレスバス１２８に結合されている。

【００４６】より詳細には、Ｐユニット１０８は２４ビ
ットプログラムアドレスバス１２８と２つの１６ビット
データライトバス（ＥＢ，ＦＢ）１３０，１３２と２つ
の１６ビットデータリードバス（ＣＢ，ＤＢ）１３４，
１３６とによってメモリ管理ユニット１０４に結合され
ている。Ａユニット１１０は、２つの２４ビットデータ
ライトアドレスバス（ＥＡＢ，ＦＡＢ）１６０，１６２
と２つの１６ビットデータライトバス（ＥＢ，ＦＢ）１
３０，１３２と３つのデータリードアドレスバス（ＢＡ
Ｂ，ＣＡＢ，ＤＡＢ）１６４，１６６，１６８と２つの
１６ビットデータリードバス（ＣＢ，ＤＢ）１３４，１
３６とを介してメモリ管理ユニット１０４に結合されて
いる。Ｄユニット１１２は、２つのデータライトバス
（ＥＢ，ＦＢ）１３０，１３２と３つのデータリードバ
ス（ＢＢ，ＣＢ，ＤＢ）１４４，１３４，１３６とを介
してメモリ管理ユニット１０４に結合されている。

【００４７】図７は、たとえば分岐命令を転送する、Ｉ
ユニット１０６からＰユニット１０８への命令の通過を
参照符号１２４で表示している。さらに、図７は、Ｉユ
ニット１０６からＡユニット１１０およびＤユニット１
１２へのデータの通過を参照符号１２６，１２８でそれ
ぞれ表示している。

【００４８】本発明のこの実施例では、処理エンジン１
００はいくつかのフォーマットでマシン命令に応答す
る。さまざまなフォーマットのこのような命令の例を以
下に示す。

【００４９】８ビット命令：○○○○ ○○○○ これは、８ビット命令、たとえばメモリマップ修飾子
（ＭＭＡＰ()）またはリードポート修飾子（readpor
t()）を表す。このような修飾子は単に８ビット操作符
号（○○○○ ○○○○）を含むのみである。このよう
な場合、並列性はインプリシットである。

【００５０】１６ビット命令：○○○○ ○○○ＥＦＳ
ＳＳＦＤＤＤこれは、１６ビット命令、たとえばデスティネーション
レジスタの内容（たとえば、ｄｓｔ）がそのレジスタの
前の内容（ｄｓｔ）とソースレジスタの内容（ｓｒｃ）
との和となる命令、すなわち、

【数１】の一例を表わす。

【００５１】このような命令は、１ビットパラレルイネ
ーブルフィールド（Ｅ）と４ビットソースレジスタ識別
子（ＦＳＳＳ）と４ビットデスティネーションレジスタ
識別子（ＦＤＤＤ）とを有する７ビット操作符号（○○
○○ ○○○）である。

【００５２】１６ビット命令：○○○○ ＦＤＤＤＰＰ
ＰＭＭＭＭＩこれは、たとえばデスティネーションレジスタの内容
（たとえば、ｄｓｔ）がメモリ位置の内容（Ｓｍｅｍ）
となる、すなわち、

【数２】１６ビット命令のもう１つの例である。

【００５３】このような命令は、４ビット操作符号（○
○○○）と４ビットデスティネーションレジスタ識別子
（ＦＤＤＤ）と３ビットポインタアドレス（ＰＰＰ）と
４ビットアドレス変更子（ＭＭＭＭ）と直接／間接ア
ドレスインジケータ（Ｉ）とを含んでいる。

【００５４】２４ビット命令：○○○○ ○○○ＥＬＬ
ＬＬＬＬＬＬｏＣＣＣＣＣＣＣこれは、２４ビット命令、たとえば条件分岐命令および
条件が満たされる場合のオフセット（Ｌ８）を表す、す
なわち、

【数３】の一例を表わす。

【００５５】このような命令は、１ビットパラレルイネ
ーブルフィールド（Ｅ）と８ビット分岐オフセット（Ｌ
ＬＬＬＬＬＬＬ）と１ビット操作符号拡張（ｏ）と７
ビット条件フィールド（ＣＣＣＣＣＣＣ）とを有する
７ビット操作符号（○○○○○○○）を含んでいる。

【００５６】２４ビット命令：○○○○ ○○○○ ＰＰ
ＰＭＭＭＭＩＳＳＤＤｏｏＵ％これは、２４ビット命令のもう１つの例、たとえば累算
器の内容（ＡＣ_y）がもう１つの累算器の内容（ＡＣ_x）
およびメモリ位置の内容（随意丸めがある）の二乗の和
を丸めた結果となり、データレジスタの内容（ＤＲ３）
が随意メモリ位置の内容となる単一メモリオペランド命
令、すなわち、

【数４】のもう１つの例である。

【００５７】このような命令は、８ビット操作符号（○
○○○ ○○○○）と３ビットポインタアドレス（ＰＰ
Ｐ）と４ビットアドレス変更子（ＭＭＭＭ）と１ビッ
ト直接／間接アドレスインジケータフィールド（Ｉ）と
２ビットソース累算器識別子（ＳＳ）と２ビットデステ
ィネーション累算器識別子（ＤＤ）と２ビット操作符号
拡張（ｏｏ）と更新条件フィールド（ｕ）と１ビット丸
めオプションフィールド（％）とを含んでいる。

【００５８】３２ビット命令：○○○○ ○○○○ ＰＰ
ＰＭＭＭＭＩＫＫＫＫＫＫＫＫＫＫＫＫＫＫＫＫこれは、３２ビット命令、たとえばメモリ位置（Ｓｍｅ
ｍ）の一定値（Ｋ１６）との符号比較に応じてテストレ
ジスタの内容（ＴＣ１）が１または０に設定される命
令、すなわち、

【数５】の一例である。

【００５９】このような命令は、８ビット操作符号（○
○○○ ○○○○）と３ビットポインタアドレス（ＰＰ
Ｐ）と４ビットアドレス変更子（ＭＭＭＭ）と１ビッ
ト直接／間接アドレスインジケータフィールド（Ｉ）と
１６ビット定数フィールド（ＫＫＫＫＫＫＫＫＫＫＫ
ＫＫＫＫＫ）とを含んでいる。

【００６０】以下の説明では、巡回バッファ管理につい
て特に説明する。巡回バッファは、たとえば、ビタビ，
バックトラッキング，デインターリービングおよびボコ
ーダ計算に応用される。このような計算は、たとえば電
気通信システムで必要とされる。

【００６１】巡回バッファは、従来システムでは、バッ
ファが固定メモリ境界上で揃えられて実現されている。
たとえば、サイズＲの巡回バッファを０であるアドレス
の最下位Ｎビットで表されるメモリ境界で揃えることが
提案されている。巡回バッファは、次に、境界に対して
０のインデックスで開始される。ここで、Ｎは２^N＞Ｒ
である最小値である。たとえば、巡回バッファは６４ワ
ード境界上で揃えることができる。その結果、巡回バッ
ファはメモリスペースを完全には占有しないため、シス
テムメモリは急速にフラグメント化されおよび／または
非効率的に使用される。これを図８に示し、各々がＮワ
ードを含む第１，第２および第３の巡回バッファＣＢ
１，ＣＢ２，ＣＢ３がＫワードメモリ境界上に配列され
ている。ここで、Ｋ＞Ｎである。非使用メモリＵＭは巡
回バッファ間に残されることが容易に分かるであろう。
本発明は、メモリのこの非効率的使用を解決しようとす
るものである。

【００６２】図９は、本発明を理解するのに適切な図１
のプロセッサの態様の略ブロック図である。本発明を理
解するのに適切でない図１のプロセッサの態様は、当業
者ならば従来の方法で実現することができ、分かりやす
くするために図９には図示されていない。

【００６３】本発明の一実施例では、巡回バッファは、
任意の特定の固定メモリ境界に揃える必要がなく、メモ
リ境界からオフセットして配置することができる。本発
明の一実施例では、これは、巡回バッファを固定メモリ
境界に配置させる必要がある従来の装置とのコンパチビ
リティを維持しながら達成することができる。このこと
は、巡回バッファ管理が従来のソフトウェアアプリケー
ションに対してトランスペアレントでなければならない
ことを意味する。したがって、巡回バッファリアライメ
ント用のハードウェアサポートが提供される。

【００６４】図９は巡回バッファ管理ユニット８０２を
示し、それは前記したＤＡＧＥＮユニットの一部を形成
することができる。巡回バッファ管理に使用されるさま
ざまなレジスタも図示されている。これらには、ポイン
タ構成レジスタ（ＳＴ２）と、アドレスレジスタＡＲｘ
（ＡＲ０〜ＡＲ７）と、係数データポインタ（ＣＤＰ）
と、インデックス／オフセットレジスタＤＲ０，ＤＲ１
と、バッファオフセットレジスタＢＯＦｘｘと、バッフ
ァサイズレジスタＢＫｘｘとが含まれる。巡回バッファ
管理ユニット８０２は、さまざまなレジスタ内に格納さ
れた値に応答して巡回バッファのアドレス指定を管理す
る。巡回バッファ管理ユニットによって利用されるさま
ざまなデータアイテムは本例ではレジスタ内に格納され
るが、これらのデータアイテムの少なくともいくつか恐
らくは全てをランダムアクセスメモリ内に構成されたレ
ジスタ内に保持できることが分かるであろう。

【００６５】ポインタ構成レジスタＳＴ２は、関連する
アドレスレジスタが巡回アドレス指定モードまたは線形
アドレス指定モードで作動できるかどうかを表す限定記
号を含んでいる。レジスタを設けることにより、巡回バ
ッファまたは線形操作が現在利用されているかどうかを
各命令に対して指定する必要が回避される。ポインタ構
成レジスタＳＴ２内の適当なビットは、巡回アドレス指
定モードに入るときにセットすることができ、巡回アド
レス指定モードが終止するときにリセットすることがで
きる。しかしながら、巡回バッファに対してこれが既に
セットされている線形バッファに対するポインタ構成レ
ジスタＳＴ２用の限定記号を再定義する必要を回避する
ために、ポインタ構成レジスタの状態を無視する例外を
設けることができる。したがって、巡回バッファモード
の設定を動的にオーバライドするための例外モード限定
記号を設けることができる。限定記号は、アドレス記憶
装置が巡回または線形アドレス指定モードで作動できる
かどうかを定義するのに動的に使用することもできる。

【００６６】インデックス／オフセットレジスタＤＲ
０，ＤＲ１は、８つのアドレスレジスタＡＲｘにインデ
ックスを与える。これは、１つのアドレスレジスタ（Ａ
Ｒ０）しか与えられていない従来の処理エンジンにたと
えられる。インデックスは、ユーザ定義定数の形または
１ワードアクセスに対する±１もしくは２ワードアクセ
スに対する±２の形で与えることもできる。

【００６７】バッファオフセットレジスタはアドレスレ
ジスタ用の限定記号として作用し、その結果、本発明の
一実施例において提供されるオフセットの知識がなくて
も従来のソフトウェアによってアドレスレジスタにアク
セスできる。下記の表１から分かるように、バッファオ
フセットレジスタＢＯＦｘｘおよびバッファサイズレジ
スタＢＫｘはアドレスレジスタ間で共有される。たとえ
ば、表１に示すように、バッファオフセットレジスタＢ
ＯＦ０はアドレスレジスタＡＲ０，ＡＲ１間で共有さ
れ、ＢＯＦ２３はアドレスレジスタＡＲ２，ＡＲ３間で
共有され、以下同様である。バッファサイズレジスタは
巡回バッファのサイズを定義する。やはり表１から分か
るように、バッファサイズレジスタが共有される。たと
えば、バッファサイズレジスタＢＫ０３はアドレスレジ
スタＡＲ０，ＡＲ１，ＡＲ２，ＡＲ３間で共有される。

【００６８】

【表１】

【００６９】巡回バッファサイズは、アドレスレジスタ
ポインタに関連するバッファサイズレジスタによって定
義される。前記した例では、３つのバッファサイズがサ
ポートされる（別の例では、別のバッファサイズをサポ
ートできる）。したがって、バッファサイズレジスタ
は、アドレスレジスタの第１のグループ，アドレスレジ
スタの第２のグループおよび係数データポインタレジス
タの巡回アドレス指定パラメータをそれぞれ提供するこ
とができる。２つの連続するアドレスレジスタが同じバ
ッファオフセットレジスタを共有することができる。し
かしながら、各ポインタがポインタ構成レジスタ（ＳＴ
２）内にそれ自体の巡回／線形構成ビットを有してい
る。巡回アドレス指定は、関連するＳＴ２構成ビットが
セットされるか巡回バイト限定記号と並列にメモリ命令
が実行される場合しか行われない。２つの操作基本モー
ドが考えられる。

【００７０】第１のモードでは、アドレスレジスタは、
Ｋビット境界に一致する開始アドレスを有する仮想バッ
ファを指示する。仮想バッファ開始アドレスは、ＡＲｘ
ハイフィールド（フィールド幅はバッファサイズによっ
て定義される）およびＡＲｘローフィールドクリアによ
って定義される。アドレス計算が変更子に従って仮想ア
ドレスに行われる。関連するバッファオフセットレジス
タＢＯＦｘｘ内に格納されたバッファアドレスオフセッ
トを仮想アドレスに加算することによって、仮想から物
理へのアドレス変換が行われる。オフセットは、巡回変
更が選択されている場合にしか加算されない。

【００７１】第２のモードでは、バッファ開始アドレス
がＢＯＦｘｘレジスタ内に格納される。インデックス
が、ＡＲｘレジスタ内に格納され変更子に従って計算さ
れる。関連するＢＯＦｘｘレジスタ内に格納されている
バッファ開始アドレスへインデックスを加算することに
よって、仮想から物理へのアドレス変換が行われる。バ
ッファ開始アドレスは、巡回変更が選択されている場合
にしか加算されない。

【００７２】図１０は巡回バッファアドレス発生の略図
である。これはＡユニットＤＡＧＥＮ３２内で行われ
る。ここで、ＢＫｘｘレジスタからのバッファサイズお
よびたとえばＤＲ０／ＤＲ１レジスタからのインデック
ス値に基づいて、符号付計算７０２が行われる。第１お
よび第２の加算／減算演算７０４，７０６からの全ての
桁上げ出力が符号計算７０２に供給される。これによ
り、後述するように第１または第２の加算／減算演算７
０４，７０６からの出力を取り込むかどうかを符号計算
が決定することができる。桁上げ出力を使用することに
より、（本来なら図１０に示すステージの前に必要であ
る）初期マスキングステップを省くことができる。

【００７３】ＡＲｘレジスタからのポインタおよびたと
えばＤＲ０／ＤＲ１レジスタからのインデックス値に基
づいて、第１の加算／減算演算７０４が行われる。第１
のインクリメント／デクリメント操作７０４の出力およ
びＢＫｘｘレジスタからのバッファサイズに基づいて、
第２の加算／減算演算７０６が行われる。符号計算７０
２の出力は、第１および第２の加算／減算演算７０４，
７０６の出力のモジュロ選択を制御するのに使用され
る。したがって、第１および第２の加算／減算計算から
の桁上げ信号は、符号値を計算して巡回バッファアドレ
ス計算用の加算／減算演算の一方の結果の選択を決定す
るのに使用される。

【００７４】次に、符号付き計算７０２の制御の下でモ
ジュロ選択７０８からの出力およびＡＲｘレジスタから
のポインタに基づいて、マスキング操作７１０が行われ
る。マスク操作からの前後変更がレジスタファイルに戻
される。マスク操作の出力は選択操作７１２によっても
使用される。そこでは、選択は、直接メモリアクセスオ
フセット（ｄｍａ）値からなされる。選択は、スタック
ポインタ／データページポインタ（ＳＰ／ＤＰ）値とＢ
ＯＦｘｘレジスタからのバッファオフセットとの間でも
行われる７１４。選択操作７１２，７１４の出力は、７
１６において論理積がとられて信号をメモリアドレスバ
スインターフェイスに供給する。

【００７５】巡回アドレス指定は、間接シングルデータ
メモリアクセス（Ｓｍｅｍ，ｄｂｌ（Ｌｍｅｍ））、間
接レジスタビットアクセス（Ｂａｄｄｒ）、または、ソ
フトウェア間接デュアルデータメモリアクセスおよび係
数データメモリアドレス指定（ｃｏｅｆｆ）を含む間接
デュアルデータメモリアクセス（Ｘｍｅｍ，Ｙｍｅｍ）
に使用することができる。

【００７６】ＡＲｘアドレスレジスタおよびＣＤＰアド
レスレジスタは、巡回バッファ内でポインタとして使用
される。巡回メモリバッファ開始アドレスは、いかなる
アライメント制約にも束縛されない。図１１を参照して
説明するように、アライメント制約のある従来の巡回バ
ッファ管理機構とのコンパチビリティが保証される。

【００７７】図１１の例では、アドレスレジスタＡＲ０
およびオフセットレジスタＢＯＦ０１は巡回バッファを
アドレス指定するために使用される。もう１つのレジス
タＢＫ０３はバッファサイズを保持するために使用され
る。アドレスレジスタＡＲ０に対して巡回アドレス指定
変更モードをセットするために、ポインタ構成レジスタ
ＳＴ２内の１ビットが１にセットされる。

【００７８】ＤＡＧＥＮユニットは、データメモリアド
レス指定用の２３ビットワードアドレスポインタを組み
立てるのにメインデータページポインタレジスタを使用
する。レジスタビットアドレス指定の場合には、メイン
データページポインタとの連接は生じない。

【００７９】８つのアドレスレジスタＡＲｘおよび係数
データポインタＣＤＰの各々は、これらのポインタレジ
スタで行われる間接アドレス指定を介して線形または巡
回変更されるように、独立に構成することができる。こ
の構成は、ＳＴ２状態ビットレジスタをセットすること
によって達成される。表１は、ＡＲｘおよびＣＤＰレジ
スタの巡回変更を構成するＳＴ２，ＢＯＦｘｘおよびＢ
Ｋｘｘレジスタのさまざまな状態を示している。

【００８０】上述したように、巡回バッファサイズはバ
ッファサイズレジスタによって定義される。表１に示す
例では、１６ビットバッファサイズレジスタ（ＢＫ０，
ＢＫ７およびＢＫＣ）がサポートされる。巡回バッファ
開始アドレスは、対応するＡＲｘアドレスレジスタまた
はＣＤＰ係数データポインタレジスタと組み合わされた
バッファオフセットレジスタによって定義される。表１
に示す例では、５つの１６ビットバッファオフセットレ
ジスタ（ＢＯＦ０１，ＢＯＦ２３，ＢＯＦ４５，ＢＯＦ
６７およびＢＯＦＣ）がサポートされる。表１には、巡
回アドレス指定が行われるときにどのバッファオフセッ
トレジスタが使用されるかも示されている。

【００８１】表１に示す３つのバッファサイズレジスタ
ＢＫｘおよび３つのアドレス発生器を設けることによっ
て、３つのオペランド命令をサポートすることができ
る。

【００８２】次に、図１１を参照して、巡回バッファア
ドレス指定ユニットの論理によって適用されるアドレス
指定について説明する。

【００８３】仮想バッファのアドレス境界がバッファサ
イズレジスタＢＫｘｘ８１０（図１１では、レジスタＢ
Ｋ０３）内のバッファサイズ値によって定義される。巡
回バッファ管理ユニットが、バッファサイズ値８１２に
よって表される仮想バッファアドレス境界内にバッファ
インデックスを維持する。

【００８４】仮想バッファアドレスの頂部はアドレス０
Ｈであり、仮想バッファアドレスの底部はバッファサイ
ズレジスタＢＫｘｘ８１０の内容によって定義される。
ＢＫｘｘレジスタ内の最初の“１”（たとえば、ビット
Ｎ）の位置により、ＡＲｘレジスタ（図１１では、レジ
スタＡＲ０）からの仮想バッファ内に仮想バッファイン
デックスを組み立てることができる。次に、仮想バッフ
ァインデックスがビットＮまでのＡＲｘレジスタの最下
位ビットによって定義され、図１１の８１６に示すよう
に、残りの高位ビットはゼロとして取り出される（すな
わち、ビットＮ＋１〜１５がゼロとして取り出され
る）。

【００８５】巡回バッファ管理ユニット８００はこのイ
ンデックスに算術演算８１８を行い、それのより、仮想
バッファインデックス対この仮想バッファの頂部および
底部の値に従ってＢＫｘｘレジスタ内容の加算または減
算が行われて、変更された（すなわち、新しい）仮想バ
ッファインデックス８２０が形成される。

【００８６】次に、変更された仮想バッファインデック
ス８２０およびＡＲｘレジスタ８１４の古い内容のハイ
（１５−Ｎ）ビットから、変更された（すなわち、新し
い）ＡＲｘ８２０レジスタ値が組み立てられる。

【００８７】選択された間接アドレス指定モードに従っ
て、ＤＡＧＥＮによって出力されるアドレス８３０は、
下記のいずれかから生じる２３ビットワードアドレスと
なる。ＢＯＦｘｘレジスタ８２４の１６ビット加算８２
６およびポインタレジスタの前変更を必要とするアドレ
ス指定モードに対するＡＲｘレジスタ８２２の新しい内
容、または、ＢＯＦｘｘレジスタ８２４の１６ビット加
算およびポインタレジスタの後変更を必要とするアドレ
ス指定モードに対するＡＲｘレジスタ８１４の古い内
容、いずれの場合も、その後に対応する７ビットメイン
データページポインタレジスタＭＤＰｘｘ８２８（図１
１では、ＭＤＰ０５）の連接が続く。この連接はレジス
タビットアドレス指定が行われるときには生じないこと
を留意願いたい。

【００８８】巡回バッファ管理ユニットによって行われ
る巡回アドレス指定は、ポインタレジスタの前変更によ
りＡＲｘレジスタがステップ値だけ変更されることがあ
る（たとえば、^*＋ＡＲｘ（＃Ｋ１６）アドレス指定モ
ード）ことを考慮して、表２で説明するアルゴリズムで
さらに表される。

【００８９】

【表２】

【００９０】巡回バッファ管理の実現を図１２にフロー
図でさらに示す。

【００９１】ステップＳ１では、ＳＴ２ポインタ構成レ
ジスタの適当なビットが初期化されて、選択されたポイ
ンタに対する巡回アクティビティがセットされる。

【００９２】ステップＳ２では、適当なＭＤＰｘｘメイ
ンデータページポインタが初期化されて、巡回バッファ
が実現される６４Ｋページを選択する。

【００９３】ステップＳ３では、適当なＢＯＦｘｘバッ
ファオフセットレジスタが巡回バッファの開始アドレス
に初期化される。

【００９４】ステップＳ４では、適当なＡＲｘレジスタ
が巡回バッファ内のインデックスとして初期化される。

【００９５】ＭＤＰｘｘ，ＢＯＦｘｘおよびＡＲｘレジ
スタの初期化は、選択されたポインタレジスタ上でいか
なるポインタ変更も生じないうちに２３ビットアドレス
ＭＤＰｘｘ＆（ＢＯＦｘ＋ＡＲｘ）が巡回バッファ内を
指示するように行われる。

【００９６】ステップＳ５では、ＤＲ０およびＤＲ１ス
テップレジスタはバッファサイズＢＫｘｘ以下となるよ
うに初期化される。これを達成するための符号列を表３
に示す。

【００９７】

【表３】

【００９８】状態ビットが１にセットされたメモリ境界
に基づいてアドレス指定とのコンパチビリティを提供す
る別のモードでは、巡回バッファサイズレジスタＢＫ０
３がビットＡＲ［０〜７］と関連づけられ、ＢＫ４７レ
ジスタアクセスがディスエーブルされる。この場合に
は、ステップは図１３に示すものとなる。

【００９９】ステップＳ１１では、ＳＴ２ポインタ構成
レジスタの適当なビットが初期化されて、選択されたポ
インタに対する巡回アクティビティがセットされる。

【０１００】ステップＳ１２では、適当なＭＤＰｘｘメ
インデータページポインタが初期化されて、巡回バッフ
ァが実現される６４Ｋページを選択する。アドレストラ
ンスレータ出力符号は、メインデータページが０である
と推定する。

【０１０１】ステップＳ１３では、適当なＢＯＦｘｘバ
ッファオフセットレジスタがある値（たとえば、０また
はユーザが与える値）に初期化される。アドレストラン
スレータ出力符号は、全てのＢＯＦｘｘレジスタが０に
セットされているものと推定する。

【０１０２】ステップＳ１４では、適当なＡＲｘレジス
タが任意の巡回アドレス指定を使用する前に初期化され
る。選択されたレジスタは巡回バッファ内を指示しなけ
ればならない。

【０１０３】ステップＳ１５では、アドレスレジスタお
よびＤＲ１ステップレジスタはバッファサイズＢＫｘｘ
以下となるように初期化される。これを達成するための
符号列の例を表４に示す。

【０１０４】

【表４】

【０１０５】ＢＯＦ０１レジスタはユーザによって供給
されるオフセットで初期化されることが分かるであろ
う。これにより、巡回バッファとメモリ境界との間のア
ライメントが解消される。したがって、巡回バッファの
柔軟性のある位置決めが可能となる。

【０１０６】上記説明では、特に特定のメモリ境界に巡
回バッファを配置する必要性を回避する状況において、
メモリ内のワードをアドレス指定して巡回バッファを提
供することについて説明してきた。しかしながら、本発
明は、メモリ内の巡回バッファのアドレス指定に限定さ
れるものではない。本発明の一実施例は、メモリ内であ
れ１つ以上のプロセッサレジスタ内であれ、ビットアレ
イのアドレス指定を行うのに利用することもできる。こ
の場合、ビットアレイは巡回バッファとして有効に管理
される。たとえば、ビット操作命令は、レジスタ内のビ
ットを指示するアドレスレジスタＡＲｘをアクセスする
ことができ、指示されたアドレスはＸビット毎にレジス
タ周りをステップするように変更することができる。

【０１０７】図１４は、図１のプロセッサ１０を内蔵す
る集積回路４０の略図である。集積回路は特定用途集積
回路（ＡＳＩＣ）技術を使用して実現することができ
る。図から分かるように、集積回路は複数の表面実装用
のコンタクト４２を含んでいる。しかしながら、集積回
路は、他の構成、たとえばゼロ挿入力ソケット内に搭載
するための回路下面上の複数のピンまたは他の任意適切
な構成を含むことができる。

【０１０８】たとえば図１５の集積回路に内蔵されるプ
ロセッサ１０のような処理エンジンの１つの応用は、電
気通信装置、たとえば移動体ワイヤレス電気通信装置で
ある。図１６はこのような電気通信装置の一例を示す。
図１６に示す特定の例では、電気通信装置は、キーパッ
ドまたはキーボード１２とディスプレイ１４のような一
体型ユーザ入力装置を有する移動体電話機１１である。
ディスプレイは、たとえば液晶ディスプレイやＴＦＴデ
ィスプレイのような適切な技術を使用して実現すること
ができる。プロセッサ１０はキーパッド１２に接続され
ており、そこで、適切なキーボードアダプタ（不図示）
を介してディスプレイ１４に接続され、そこで、適切な
ディスプレイアダプタ（不図示）を介して電気通信装置
インターフェイスすなわちトランシーバ１６、たとえば
無線周波数（ＲＦ）回路を含むワイヤレス電気通信装置
インターフェイスに接続されている。無線周波数回路
は、プロセッサ１０を含む集積回路４０に内蔵してもそ
こから離してもよい。ＲＦ回路１６はアンテナ１８に接
続されている。

【０１０９】仮想バッファインデックスを保持するアド
レス記憶装置およびオフセットアドレスを保持するオフ
セット記憶装置を含む巡回バッファをサポートするデー
タ処理装置について説明してきた。巡回バッファ管理論
理は、アドレス記憶装置内に保持された仮想バッファイ
ンデックスに変更子を適用して、変更された仮想バッフ
ァインデックスを引き出し、オフセット記憶装置内に保
持されたバッフオフセットを変更された仮想バッファイ
ンデックスに適用して、巡回バッファをアドレス指定す
るための物理アドレスを引き出すように作動するよう構
成され、メモリ内または１つ以上のプロセッサレジスタ
内に設けることができ、かつ、ワードアドレス，バイト
アドレスまたはビットアドレスに関連することができ
る。

【０１１０】ここで使用した「印加される」、「接続さ
れる」および「接続」という用語は、電気接続経路内に
付加要素がある場合も含めて電気的に接続されることを
意味する。

【０１１１】実施例について本発明を説明してきたが、
本明細書に制約的な意味合いはない。当業者には、本明
細書を読めば本発明の他のさまざまな実施例が自明であ
ろう。したがって、発明の真の精神および範囲内に入る
実施例のこのような修正は全て添付した特許請求の範囲
に入るものとする。

【０１１２】本出願は１９９８年１０月６日に欧州で出
願されたＳ．Ｎ．９８４０２４６４．６（ＴＩ−２７６
９１ＥＵ）および１９９８年１０月６日に欧州で出願さ
れたＳ．Ｎ．９８４０２４５５．４（ＴＩ−２８４３３
ＥＵ）に優先権を請求するものである。

【図面の簡単な説明】

【図１】本発明の実施例に従ったプロセッサの略ブロッ
ク図である。

【図２】図１のプロセッサのコアの略図である。

【図３】図１のプロセッサのコアのさまざまな実行ユニ
ットのより詳細な略ブロック図である。

【図４】図１のプロセッサの命令バッファキューおよび
命令デコーダコントローラの略図である。

【図５】図１のプロセッサのパイプラインフェーズの表
現である。

【図６】図１のプロセッサにおけるパイプラインの動作
例の線図である。

【図７】図１のプロセッサのパイプラインの動作を説明
するためのプロセッサのコアの略表現である。

【図８】従来技術による巡回バッファメモリアライメン
トを示す図である。

【図９】本発明の実施例による巡回バッファ管理に関連
するプロセッサの態様を示す図である。

【図１０】本発明の実施例による巡回バッファアドレス
指定を示す図である。

【図１１】本発明の実施例による巡回バッファアメモリ
アライメントを示す図である。

【図１２】本発明の実施例による巡回バッファ管理のス
テップを示すフロー図である。

【図１３】本発明の実施例による巡回バッファ管理のス
テップを示す他のフロー図である。

【図１４】図１のプロセッサを内蔵する集積回路の略図
である。

【図１５】図１のプロセッサを内蔵する電気通信装置の
略図である。

【符号の説明】

１０マイクロプロセッサ２０プロセッサバックプレーン２２バックプレーンバス２４命令キャッシュメモリ２６周辺装置２８外部インターフェイス３０レジスタファイル３２データアドレス発生サブユニット３４，９７０ＡＬＵ３６Ｄユニットレジスタファイル３８ＤユニットＡＬＵ４０Ｄユニットシフタ４２，４４累算ユニット１００処理エンジン１０２処理コア１０４インターフェイスユニット１０６命令バッファユニット１０８プログラムフローユニット１１０アドレスデータフローユニット１１２データ通信ユニット１１８アドレスバス１２０データバス１２２プログラムリードバス１２８プログラムアドレスバス１３０，１３２データライトバス１３４，１３６，１４４データリードバス１４０命令定数データバス１４２アドレス定数バス１４６，１４８累算器ライトバス１５０，１５２累算器リードバス１６０，１６２データライトアドレスバス５０２命令バッファキュー５０４レジスタ５１２，５１４命令デコーダ５２０，５２１マルチプレクサ５３０ライトプログラムカウンタ５３２ローカルライトプログラムカウンタ５３４リードプログラムカウンタ５３６ローカルリードプログラムカウンタ８００，８０２巡回バッファ管理ユニット８１０バッファサイズレジスタ８１４，８２２アドレスレジスタ８２０変更したアドレスレジスタ８２４バッファオフセットレジスタ８２８メインデータページレジスタ

───────────────────────────────────────────────────── フロントページの続き (72)発明者カリムドジャファリアンフランス国，ベンセ，バティメントビー１，レストスカネス，ボウレバルドドゥラレイネジーン 453 (72)発明者ヘルベカタンフランス国，セントロウレントデュバル，コルニシェファホネストク，1050

Claims

【特許請求の範囲】

【請求項１】巡回バッファをサポートするデータ処理
装置を有するデジタルシステムであって、前記装置が、仮想バッファインデックスを保持するアドレス記憶装置
と、オフセットアドレスを保持するオフセット記憶装置と、前記アドレス記憶装置内に保持された仮想バッファイン
デックスに変更子を適用して、変更された仮想バッファ
インデックスを引き出し、かつ、前記オフセット記憶装
置内に保持されたバッファオフセットを前記変更された
仮想バッファインデックスに適用して、巡回バッファを
アドレス指定するための物理アドレスを引き出すように
作動するよう構成された巡回バッファ管理論理と、を含
む、デジタルシステム。
【請求項２】前記アドレス記憶装置が、アドレスレジ
スタの所定数の下位ビットを含む、請求項１記載の装
置。
【請求項３】前記変更された仮想バッファインデック
スが、前記アドレスレジスタの前記所定数の下位ビット
内に保持される、請求項２記載の装置。
【請求項４】前記アドレスレジスタ内の高位ビットが
バッファ開始アドレスを定義し、それにより、前記アド
レスレジスタ内の高位および下位ビットの組合せが物理
アドレスを定義する、請求項３記載の装置。
【請求項５】前記バッファオフセットがオフセットレ
ジスタ内に保持され、前記アドレスレジスタ内の前記物
理アドレスに加算されて前記巡回バッファをアドレス指
定するための物理アドレスを定義する、請求項４記載の
装置。
【請求項６】バッファサイズ値を保持するバッファサ
イズレジスタをさらに含む、請求項５記載の装置。
【請求項７】前記巡回バッファを保持する前記装置に
接続されたランダムアクセスメモリをさらに含む、請求
項６記載のデジタルシステム。
【請求項８】前記巡回バッファがビットアレイであ
る、請求項７記載のデジタルシステム。
【請求項９】前記アドレス記憶装置が巡回または線形
アドレス指定モードで作動できるかどうかを選択的に定
義するポインタ構成レジスタをさらに含む、請求項１記
載の装置。
【請求項１０】前記アドレス記憶装置が巡回または線
形アドレス指定モードで作動できるかどうかを動的に定
義するために、前記装置がメモリ基準命令とともに例外
モード限定記号を実行するように作動することができ
る、請求項９記載の装置。
【請求項１１】巡回バッファアドレス計算機構をさら
に含み、第１および第２の加算／減算計算からの桁上げ信号が巡
回バッファアドレスを計算する前記加算／減算演算の一
方の結果の選択を決定する符号値の計算に使用される、
請求項１記載の装置。
【請求項１２】キーボードアダプタを介して前記プロ
セッサに接続された一体型キーボードと、ディスプレイアダプタを介して前記プロセッサに接続さ
れたディスプレイと、前記プロセッサに接続された無線周波（ＲＦ）回路と、該ＲＦ回路に接続されたアンテナと、をさらに含む、請求項１記載のデジタルシステム。
【請求項１３】データ処理装置内で巡回バッファアド
レス指定を管理する方法であって、仮想バッファインデックスを引き出すステップと、前記仮想バッファインデックスを変更して、変更された
仮想バッファインデックスを引き出すステップと、バッファオフセットを前記変更された仮想バッファイン
デックスに加算して、巡回バッファアドレスを引き出す
ステップと、を含む、方法。
【請求項１４】巡回バッファがビットアレイである、
請求項１３記載の方法。
【請求項１５】ポインタ構成レジスタ内のアドレスレ
ジスタ用の限定記号を設定することによって巡回バッフ
ァモードを設定するステップをさらに含む、請求項１３
記載の方法。
【請求項１６】前記アドレスレジスタに対する前記巡
回バッファモードを選択的にオーバライドするステップ
をさらに含む、請求項１５記載の方法。
【請求項１７】前記アドレス記憶装置が巡回または線
形アドレス指定モードで作動できるかどうかを動的に定
義するステップを含む、請求項１３記載の方法。
【請求項１８】第１および第２の加算／減算計算から
の桁上げ信号が巡回バッファアドレスを計算する前記加
算／減算演算の一方の結果を選択する信号値の計算に使
用される、請求項１３記載の方法。