JP2000276351A - ローカル命令ルーピングを有するプロセッサ - Google Patents
ローカル命令ルーピングを有するプロセッサInfo
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Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
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-
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-
- G—PHYSICS
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- G06F9/32—Address formation of the next instruction, e.g. by incrementing the instruction counter
- G06F9/322—Address formation of the next instruction, e.g. by incrementing the instruction counter for non-sequential address
- G06F9/325—Address formation of the next instruction, e.g. by incrementing the instruction counter for non-sequential address for loops, e.g. loop detection or loop counter
Abstract
(57)【要約】
【課題】 デジタル信号プロセッサ等の処理エンジンの
性能を改善する。 【解決手段】 処理エンジンは、ディスパッチされるマ
シン読出し可能命令を実行する実行ユニットと、実行ユ
ニットにディスパッチする前に、転送された複数のマシ
ン読出し可能命令を一時的に格納する命令バッファ５０
２とを含む。実行ユニットは、第１のマシン読出し可能
命令に応答して、最初および最終命令を含むマシン読出
し可能命令ブロックの反復実行を開始する。
性能を改善する。 【解決手段】 処理エンジンは、ディスパッチされるマ
シン読出し可能命令を実行する実行ユニットと、実行ユ
ニットにディスパッチする前に、転送された複数のマシ
ン読出し可能命令を一時的に格納する命令バッファ５０
２とを含む。実行ユニットは、第１のマシン読出し可能
命令に応答して、最初および最終命令を含むマシン読出
し可能命令ブロックの反復実行を開始する。
Description
【０００１】
【発明の属する技術分野】本発明は、処理エンジンに関
し、特に、限定はしないが、プログラムフローを繰り返
すように構成可能な処理エンジンに関する。
し、特に、限定はしないが、プログラムフローを繰り返
すように構成可能な処理エンジンに関する。
【０００２】
【従来の技術】多数の命令実行ユニットを使用してマイ
クロプロセッサ内で命令の並列処理を行うことが知られ
ている。このような並列処理を行うための多くの異なる
アーキテクチュアが知られている。並列処理により全体
処理速度が高められる。典型的には、多数の命令は、並
列に実行バッファに与えられたのち、並列に復号されて
実行ユニットにディスパッチされる。マイクロプロセッ
サは、ソフトウェアを実行するために高い命令スループ
ットを必要とする汎用処理エンジンであり、それは、含
まれる特定のソフトウェアアプリケーションに応じて広
範な処理必要条件を有することがある。さらに、並列性
をサポートするために、並列処理の命令のスケジュール
を制御するための複雑なオペレーティングシステムが必
要とされている。
クロプロセッサ内で命令の並列処理を行うことが知られ
ている。このような並列処理を行うための多くの異なる
アーキテクチュアが知られている。並列処理により全体
処理速度が高められる。典型的には、多数の命令は、並
列に実行バッファに与えられたのち、並列に復号されて
実行ユニットにディスパッチされる。マイクロプロセッ
サは、ソフトウェアを実行するために高い命令スループ
ットを必要とする汎用処理エンジンであり、それは、含
まれる特定のソフトウェアアプリケーションに応じて広
範な処理必要条件を有することがある。さらに、並列性
をサポートするために、並列処理の命令のスケジュール
を制御するための複雑なオペレーティングシステムが必
要とされている。
【０００３】多くの異なるタイプの処理エンジンが知ら
れており、マイクロプロセッサはその一例にすぎない。
たとえば、デジタル信号プロセッサ（ＤＳＰ）が、特に
特定用途に対して広く使用されている。ＤＳＰは、典型
的には、関連するアプリケーションの性能を最適化する
ように構成されており、それを達成するためにより特殊
化された実行ユニットおよび命令セットを利用してい
る。
れており、マイクロプロセッサはその一例にすぎない。
たとえば、デジタル信号プロセッサ（ＤＳＰ）が、特に
特定用途に対して広く使用されている。ＤＳＰは、典型
的には、関連するアプリケーションの性能を最適化する
ように構成されており、それを達成するためにより特殊
化された実行ユニットおよび命令セットを利用してい
る。
【０００４】ＤＳＰやマイクロプロセッサでは、プログ
ラムメモリに格納されたマシン読出し可能命令が、演算
や関数を実施するためにプロセッサによって逐次実行さ
れる。マシン読出し可能命令のシーケンスは「プログラ
ム」と呼ばれる。プログラム命令は典型的には逐次実行
されるが、ある命令はプログラムシーケンスを中断さ
せ、プログラムフローに対して１命令ブロックを繰り返
すことができる。このような命令のブロックの繰返しは
「ルーピング」として知られており、命令のブロックは
「ループ」として知られている。
ラムメモリに格納されたマシン読出し可能命令が、演算
や関数を実施するためにプロセッサによって逐次実行さ
れる。マシン読出し可能命令のシーケンスは「プログラ
ム」と呼ばれる。プログラム命令は典型的には逐次実行
されるが、ある命令はプログラムシーケンスを中断さ
せ、プログラムフローに対して１命令ブロックを繰り返
すことができる。このような命令のブロックの繰返しは
「ルーピング」として知られており、命令のブロックは
「ループ」として知られている。
【０００５】ループを実行するときは、繰り返される命
令をフェッチするために、たとえばプログラムメモリへ
のメモリアクセスを実行しなければならない。典型的に
は、プログラムメモリのようなメモリはオフチップとさ
れ、メモリアクセスは著しいプロセッササイクルオーバ
ヘッドを表す。そのため、特にプログラムループが頻繁
に利用されるアプリケーションでは、節電および低消費
電力高速処理に反するものとなる。
令をフェッチするために、たとえばプログラムメモリへ
のメモリアクセスを実行しなければならない。典型的に
は、プログラムメモリのようなメモリはオフチップとさ
れ、メモリアクセスは著しいプロセッササイクルオーバ
ヘッドを表す。そのため、特にプログラムループが頻繁
に利用されるアプリケーションでは、節電および低消費
電力高速処理に反するものとなる。
【０００６】
【発明が解決しようとする課題】本発明は、限定はしな
いがたとえばデジタル信号プロセッサのような処理エン
ジンの性能の改善に向けられている。
いがたとえばデジタル信号プロセッサのような処理エン
ジンの性能の改善に向けられている。
【０００７】
【課題を解決するための手段】本発明の第１の態様によ
れば、実行ユニットにディスパッチされるマシン読出し
可能命令を実行する実行ユニットを含む処理エンジンが
提供される。処理エンジンは、実行ユニットへディスパ
ッチされる前に命令バッファに転送されている複数のマ
シン読出し可能命令を一時的に格納する命令バッファも
含んでいる。実行ユニットは、第１のマシン読出し可能
命令に応答して、命令バッファ内に配置することができ
る１ブロックのマシン読出し可能命令の反復実行を開始
する。そのブロックのマシン読出し可能命令は、最初お
よび最終命令の両方を含んでいる。
れば、実行ユニットにディスパッチされるマシン読出し
可能命令を実行する実行ユニットを含む処理エンジンが
提供される。処理エンジンは、実行ユニットへディスパ
ッチされる前に命令バッファに転送されている複数のマ
シン読出し可能命令を一時的に格納する命令バッファも
含んでいる。実行ユニットは、第１のマシン読出し可能
命令に応答して、命令バッファ内に配置することができ
る１ブロックのマシン読出し可能命令の反復実行を開始
する。そのブロックのマシン読出し可能命令は、最初お
よび最終命令の両方を含んでいる。
【０００８】本発明の第２の態様によれば、命令バッフ
ァ内に複数の命令を一時的に格納するステップを含む処
理エンジンの動作方法が提供される。この方法は、前記
複数の命令のうちの１ブロックの命令を繰り返し実行す
るステップをさらに含んでいる。
ァ内に複数の命令を一時的に格納するステップを含む処
理エンジンの動作方法が提供される。この方法は、前記
複数の命令のうちの１ブロックの命令を繰り返し実行す
るステップをさらに含んでいる。
【０００９】本発明の第１および第２の態様による好ま
しい実施例の利点は、全ての命令が既に命令バッファ内
にロードされているため、プログラムメモリやキャッシ
ュメモリにアクセスする必要なく１ブロックの命令を繰
り返し実行できることである。したがって、繰返しブロ
ックを含む命令が実行されるたびにプログラムメモリか
らフェッチされる従来のシステムに比べて、命令ブロッ
クの実行に必要なプロセッササイクル数が減少され、し
たがって、消費電力が低減される。
しい実施例の利点は、全ての命令が既に命令バッファ内
にロードされているため、プログラムメモリやキャッシ
ュメモリにアクセスする必要なく１ブロックの命令を繰
り返し実行できることである。したがって、繰返しブロ
ックを含む命令が実行されるたびにプログラムメモリか
らフェッチされる従来のシステムに比べて、命令ブロッ
クの実行に必要なプロセッササイクル数が減少され、し
たがって、消費電力が低減される。
【００１０】好ましくは、第１の命令は、命令ブロック
の最終命令と最初の命令との相対位置を示すオフセット
を含んでいる。このことは、繰り返される命令ブロック
の境界が処理エンジンに示されるという利点をもたら
す。さらに、オフセットをチェックして、最終命令が命
令バッファ内に配置されることを保証することができ
る。ふさわしくは、このチェックは、処理エンジンに対
する命令コードのコンパイル又はアセンブリ中に実施す
ることができる。有利なことに、絶対アドレッシングよ
りも少ないコードを使用する相対アドレッシングをオフ
セットに対して使用することができる。
の最終命令と最初の命令との相対位置を示すオフセット
を含んでいる。このことは、繰り返される命令ブロック
の境界が処理エンジンに示されるという利点をもたら
す。さらに、オフセットをチェックして、最終命令が命
令バッファ内に配置されることを保証することができ
る。ふさわしくは、このチェックは、処理エンジンに対
する命令コードのコンパイル又はアセンブリ中に実施す
ることができる。有利なことに、絶対アドレッシングよ
りも少ないコードを使用する相対アドレッシングをオフ
セットに対して使用することができる。
【００１１】好ましい実施例では、処理エンジンは、複
数のパイプラインステージを有する命令パイプラインを
含んでいる。これらの命令パイプラインステージの少な
くとも１つは命令フェッチステージであり、その間に、
命令コードは、命令境界に無関係に４バイトでプログラ
ムメモリからフェッチされて、命令バッファに転送され
る。有利なことに、フェッチステージは、命令で満杯の
命令バッファに対しては禁止することができる。随意
に、命令ブロックに対する最終命令をプログラムメモリ
から命令バッファにフェッチングしたのちのフェッチス
テージを禁止することができる。したがって、一度命令
バッファが満杯になったらまたは命令ブロックに対する
最終命令が命令バッファに取り出されたら、プログラム
メモリから命令をフェッチするのにそれ以上のプロセッ
ササイクルは使用されず、これらのサイクルを実行する
電力も使用されない。
数のパイプラインステージを有する命令パイプラインを
含んでいる。これらの命令パイプラインステージの少な
くとも１つは命令フェッチステージであり、その間に、
命令コードは、命令境界に無関係に４バイトでプログラ
ムメモリからフェッチされて、命令バッファに転送され
る。有利なことに、フェッチステージは、命令で満杯の
命令バッファに対しては禁止することができる。随意
に、命令ブロックに対する最終命令をプログラムメモリ
から命令バッファにフェッチングしたのちのフェッチス
テージを禁止することができる。したがって、一度命令
バッファが満杯になったらまたは命令ブロックに対する
最終命令が命令バッファに取り出されたら、プログラム
メモリから命令をフェッチするのにそれ以上のプロセッ
ササイクルは使用されず、これらのサイクルを実行する
電力も使用されない。
【００１２】典型的には、処理エンジンは、現在ディス
パッチされている命令の命令バッファ内の位置およびプ
ログラムメモリから転送される次の命令を書き込む位置
をそれぞれ指示するローカルリードプログラムカウンタ
およびローカルライトプログラムカウンタの両方を含ん
でいる。ローカルリードプログラムカウンタとローカル
ライトプログラムカウンタとの間の差を監視することが
でき、その差が所定値たとえば命令バッファのサイズに
等しくなったら、前記命令バッファへの命令の転送すな
わちフェッチステージを禁止することができる。随意
に、命令バッファサイズよりも小さいローカルリードプ
ログラムカウンタとローカルライトプログラムカウンタ
との間の差に対して、プログラムメモリからの命令の転
送の禁止を開始することができる。このような構成によ
り、マージンが命令バッファの境界に提供され、命令の
フェッチパケットまたはディスパッチパケットの境界を
越えることがある任意の命令を考慮する。
パッチされている命令の命令バッファ内の位置およびプ
ログラムメモリから転送される次の命令を書き込む位置
をそれぞれ指示するローカルリードプログラムカウンタ
およびローカルライトプログラムカウンタの両方を含ん
でいる。ローカルリードプログラムカウンタとローカル
ライトプログラムカウンタとの間の差を監視することが
でき、その差が所定値たとえば命令バッファのサイズに
等しくなったら、前記命令バッファへの命令の転送すな
わちフェッチステージを禁止することができる。随意
に、命令バッファサイズよりも小さいローカルリードプ
ログラムカウンタとローカルライトプログラムカウンタ
との間の差に対して、プログラムメモリからの命令の転
送の禁止を開始することができる。このような構成によ
り、マージンが命令バッファの境界に提供され、命令の
フェッチパケットまたはディスパッチパケットの境界を
越えることがある任意の命令を考慮する。
【００１３】処理エンジンは、第２の命令に応答して、
第１の命令によって開始された繰返し実行の反復カウン
トを格納する。このようにして、バッファ命令の反復数
を設定することができる。一般的に、反復カウントは、
命令ブロックの各パスについてデクリメントされる。し
かしながら、カウントステップは必ずしも１に等しくは
なく、状況に応じて適切な整数値とすることができる。
第１の命令によって開始された繰返し実行の反復カウン
トを格納する。このようにして、バッファ命令の反復数
を設定することができる。一般的に、反復カウントは、
命令ブロックの各パスについてデクリメントされる。し
かしながら、カウントステップは必ずしも１に等しくは
なく、状況に応じて適切な整数値とすることができる。
【００１４】処理エンジンは、一般的に、命令の本体の
最終反復に応答して命令フェッチステージを再開するよ
うに作動することができる。典型的には、フェッチステ
ージの再開は、前記最終反復に対する最初の命令のディ
スパッチに応答する。
最終反復に応答して命令フェッチステージを再開するよ
うに作動することができる。典型的には、フェッチステ
ージの再開は、前記最終反復に対する最初の命令のディ
スパッチに応答する。
【００１５】本発明の好ましい態様では、上述した処理
エンジンを含むデータ処理システムおよびオペレータ命
令に従って最初の命令および／または最終命令を命令バ
ッファの各境界に揃えるように作動するアセンブラまた
はコンパイラを含むコンピュータが提供される。このよ
うなアライメントにより命令バッファの頂部および底部
境界と正確に揃えられて、全ての命令バッファがブロッ
クによって使用されることができるため、ブロックサイ
ズが最適化される。アセンブラやコンパイラは、プログ
ラムコード内へ操作符号をなんら挿入せずに前記アライ
メントを行う。
エンジンを含むデータ処理システムおよびオペレータ命
令に従って最初の命令および／または最終命令を命令バ
ッファの各境界に揃えるように作動するアセンブラまた
はコンパイラを含むコンピュータが提供される。このよ
うなアライメントにより命令バッファの頂部および底部
境界と正確に揃えられて、全ての命令バッファがブロッ
クによって使用されることができるため、ブロックサイ
ズが最適化される。アセンブラやコンパイラは、プログ
ラムコード内へ操作符号をなんら挿入せずに前記アライ
メントを行う。
【００１６】本発明の好ましい実施例によれば、ループ
中にメモリアクセスが必要ではないため、繰返しループ
を実行するのに少ない処理サイクルですむ。ローカルル
ープ中にキャッシュメモリにアクセスする必要がないた
め、命令バッファの前に命令キャッシュを有する処理エ
ンジンの場合でもそうである。処理エンジン外部のメモ
リにアクセスする必要がないため、大型メモリ（典型的
には、２Ｋ）内のコードをアクセスするための大型バス
（アドレス／データバス）の対応する切り替えがなく、
そのようなアクセスは典型的には処理エンジン内のロー
カルフェッチよりも余計に電力を消費する。したがっ
て、処理エンジンによる消費電力の対応する低減が達成
される。したがって、本発明の実施例は、ワイヤレス通
信装置のようなポータブル装置に使用するのに特に適し
ている。典型的には、このようなワイヤレス通信装置
は、液晶ディスプレイやＴＦＴディスプレイのようなデ
ィスプレイと通信装置にデータを入力するキーパッドや
キーボードとを含むユーザインターフェイスを含んでい
る。さらに、ワイヤレス通信装置は、無線電話網などと
のワイヤレス通信用のアンテナも含んでいる。
中にメモリアクセスが必要ではないため、繰返しループ
を実行するのに少ない処理サイクルですむ。ローカルル
ープ中にキャッシュメモリにアクセスする必要がないた
め、命令バッファの前に命令キャッシュを有する処理エ
ンジンの場合でもそうである。処理エンジン外部のメモ
リにアクセスする必要がないため、大型メモリ（典型的
には、２Ｋ）内のコードをアクセスするための大型バス
（アドレス／データバス）の対応する切り替えがなく、
そのようなアクセスは典型的には処理エンジン内のロー
カルフェッチよりも余計に電力を消費する。したがっ
て、処理エンジンによる消費電力の対応する低減が達成
される。したがって、本発明の実施例は、ワイヤレス通
信装置のようなポータブル装置に使用するのに特に適し
ている。典型的には、このようなワイヤレス通信装置
は、液晶ディスプレイやＴＦＴディスプレイのようなデ
ィスプレイと通信装置にデータを入力するキーパッドや
キーボードとを含むユーザインターフェイスを含んでい
る。さらに、ワイヤレス通信装置は、無線電話網などと
のワイヤレス通信用のアンテナも含んでいる。
【００１７】
【発明の実施の形態】本発明は、たとえば特定用途集積
回路（ＡＳＩＣ）で実現されるデジタル信号プロセッサ
（ＤＳＰ）に特に応用されるが、他の形式の処理エンジ
ンにも応用される。
回路（ＡＳＩＣ）で実現されるデジタル信号プロセッサ
（ＤＳＰ）に特に応用されるが、他の形式の処理エンジ
ンにも応用される。
【００１８】図１は、本発明の一実施例を有するマイク
ロプロセッサ１０のブロック図である。マイクロプロセ
ッサ１０は、デジタル信号プロセッサ（ＤＳＰ）であ
る。分かり易くするために、図１は、マイクロプロセッ
サ１０の本発明の一実施例を理解するのに関係のある部
分のみを示す。ＤＳＰの一般的構造の詳細は、よく知ら
れており、他で容易に確かめることができる。たとえ
ば、フレデリック・ブートウドらの米国特許第５，０７
２，４１８号には、ＤＳＰが詳細に記載されており、本
開示の一部としてここに援用する。ギャリー・スオボダ
らの米国特許第５，３２９，４７１号には、ＤＳＰのテ
ストおよびエミュレート方法が詳細に記載されており、
本開示の一部としてここに援用する。マイクロプロセッ
サの分野の当業者であれば本発明を製造し使用できるよ
うに、マイクロプロセッサ１０の本発明の一実施例に関
連する部分の詳細が、以下に十分詳しく説明される。
ロプロセッサ１０のブロック図である。マイクロプロセ
ッサ１０は、デジタル信号プロセッサ（ＤＳＰ）であ
る。分かり易くするために、図１は、マイクロプロセッ
サ１０の本発明の一実施例を理解するのに関係のある部
分のみを示す。ＤＳＰの一般的構造の詳細は、よく知ら
れており、他で容易に確かめることができる。たとえ
ば、フレデリック・ブートウドらの米国特許第５，０７
２，４１８号には、ＤＳＰが詳細に記載されており、本
開示の一部としてここに援用する。ギャリー・スオボダ
らの米国特許第５，３２９，４７１号には、ＤＳＰのテ
ストおよびエミュレート方法が詳細に記載されており、
本開示の一部としてここに援用する。マイクロプロセッ
サの分野の当業者であれば本発明を製造し使用できるよ
うに、マイクロプロセッサ１０の本発明の一実施例に関
連する部分の詳細が、以下に十分詳しく説明される。
【００１９】本発明の態様から利益を得ることができる
いくつかのシステムの例が、本開示の一部としてここに
援用される米国特許第５，０７２，４１８号に、特に米
国特許第５，０７２，４１８号の図２〜図１８に記載さ
れている。性能を改善するかコストを低減する本発明の
一態様を組み入れたマイクロプロセッサを使用して、米
国特許第５，０７２，４１８号に記載されたシステムを
さらに改善することができる。そのようなシステムは、
限定はしないが、産業プロセスコントロール，自動車シ
ステム，モータコントロール，ロボットコントロールシ
ステム，衛星電気通信システム，エコーキャンセリング
システム，モデム，ビデオイメージングシステム，音声
認識システムおよび暗号付ボコーダ−モデムシステムな
どを含む。
いくつかのシステムの例が、本開示の一部としてここに
援用される米国特許第５，０７２，４１８号に、特に米
国特許第５，０７２，４１８号の図２〜図１８に記載さ
れている。性能を改善するかコストを低減する本発明の
一態様を組み入れたマイクロプロセッサを使用して、米
国特許第５，０７２，４１８号に記載されたシステムを
さらに改善することができる。そのようなシステムは、
限定はしないが、産業プロセスコントロール，自動車シ
ステム，モータコントロール，ロボットコントロールシ
ステム，衛星電気通信システム，エコーキャンセリング
システム，モデム，ビデオイメージングシステム，音声
認識システムおよび暗号付ボコーダ−モデムシステムな
どを含む。
【００２０】図１のマイクロプロセッサのさまざまなア
ーキテクチュア上の特徴および完全な命令セットの説明
が、同じ譲受人による特許出願第９８４０２４５５．４
号（ＴＩ−２８４３３）に記載されており、本開示の一
部としてここに援用する。
ーキテクチュア上の特徴および完全な命令セットの説明
が、同じ譲受人による特許出願第９８４０２４５５．４
号（ＴＩ−２８４３３）に記載されており、本開示の一
部としてここに援用する。
【００２１】次に、本発明によるプロセッサの一例の基
本的アーキテクチュアについて説明する。図１は、本発
明の一つの典型的な実施例を形成するプロセッサ１０の
全体略図である。プロセッサ１０は、処理エンジン１０
０とプロセッサバックプレーン２０とを含んでいる。本
実施例では、プロセッサは、特定用途集積回路（ＡＳＩ
Ｃ）に実現されたデジタル信号プロセッサ１０である。
本的アーキテクチュアについて説明する。図１は、本発
明の一つの典型的な実施例を形成するプロセッサ１０の
全体略図である。プロセッサ１０は、処理エンジン１０
０とプロセッサバックプレーン２０とを含んでいる。本
実施例では、プロセッサは、特定用途集積回路（ＡＳＩ
Ｃ）に実現されたデジタル信号プロセッサ１０である。
【００２２】図１に示すように、処理エンジン１００
は、処理コア１０２と処理コア１０２を処理コア１０２
の外部のメモリユニットとインターフェイスさせるメモ
リインターフェイスすなわち管理ユニット１０４とを有
する中央処理装置（ＣＰＵ）を形成する。
は、処理コア１０２と処理コア１０２を処理コア１０２
の外部のメモリユニットとインターフェイスさせるメモ
リインターフェイスすなわち管理ユニット１０４とを有
する中央処理装置（ＣＰＵ）を形成する。
【００２３】プロセッサバックプレーン２０は、バック
プレーンバス２２を含み、それには処理エンジンのメモ
リ管理ユニット１０４が接続されている。バックプレー
ンバス２２には、命令キャッシュメモリ２４，周辺装置
２６および外部インターフェイス２８も接続されてい
る。
プレーンバス２２を含み、それには処理エンジンのメモ
リ管理ユニット１０４が接続されている。バックプレー
ンバス２２には、命令キャッシュメモリ２４，周辺装置
２６および外部インターフェイス２８も接続されてい
る。
【００２４】他の実施例では、異なる構成および／また
は異なる技術を使用して本発明を実現できることが分か
るであろう。たとえば、処理エンジン１００はプロセッ
サ１０を形成することができ、プロセッサバックプレー
ン２０はそこから分離されている。処理エンジン１００
は、たとえば、バックプレーンバス２２，周辺装置およ
び外部インターフェイスを支持するバックプレーン２０
から独立してその上に搭載されたＤＳＰであり得る。処
理エンジン１００は、たとえば、ＤＳＰではなくマイク
ロプロセッサとすることができ、ＡＳＩＣ技術以外の技
術で実現することができる。処理エンジンまたは処理エ
ンジンを含むプロセッサは１つ以上の集積回路に実現す
ることができる。
は異なる技術を使用して本発明を実現できることが分か
るであろう。たとえば、処理エンジン１００はプロセッ
サ１０を形成することができ、プロセッサバックプレー
ン２０はそこから分離されている。処理エンジン１００
は、たとえば、バックプレーンバス２２，周辺装置およ
び外部インターフェイスを支持するバックプレーン２０
から独立してその上に搭載されたＤＳＰであり得る。処
理エンジン１００は、たとえば、ＤＳＰではなくマイク
ロプロセッサとすることができ、ＡＳＩＣ技術以外の技
術で実現することができる。処理エンジンまたは処理エ
ンジンを含むプロセッサは１つ以上の集積回路に実現す
ることができる。
【００２５】図２は、処理コア１０２の一実施例の基本
構造を示す。図から分かるように、処理コア１０２は、
４つの要素、すなわち、命令バッファユニット（Ｉユニ
ット）１０６と３つの実行ユニットとを含んでいる。実
行ユニットは、プログラムフローユニット（Ｐユニッ
ト）１０８と、アドレスデータフローユニット（Ａユニ
ット）１１０と、命令バッファユニット（Ｉユニット）
１０６から復号された命令を実行しプログラムフローを
制御かつ監視するデータ計算ユニット（Ｄユニット）１
１２とである。
構造を示す。図から分かるように、処理コア１０２は、
４つの要素、すなわち、命令バッファユニット（Ｉユニ
ット）１０６と３つの実行ユニットとを含んでいる。実
行ユニットは、プログラムフローユニット（Ｐユニッ
ト）１０８と、アドレスデータフローユニット（Ａユニ
ット）１１０と、命令バッファユニット（Ｉユニット）
１０６から復号された命令を実行しプログラムフローを
制御かつ監視するデータ計算ユニット（Ｄユニット）１
１２とである。
【００２６】図３は、処理コア１０２のＰユニット１０
８，Ａユニット１１０およびＤユニット１１２を詳細に
示すとともに、処理コア１０２のさまざまな要素を接続
するバス構造を示す。Ｐユニット１０８は、たとえば、
ループ制御回路と、ＧｏＴｏ／分岐制御回路と、リピー
トカウンタレジスタおよび割込みマスク，フラグまたは
ベクトルレジスタのようなプログラムフローを制御し監
視するさまざまなレジスタとを含んでいる。Ｐユニット
１０８は、汎用データライトバス（ＥＢ，ＦＢ）１３
０，１３２とデータリードバス（ＣＢ，ＤＢ）１３４，
１３６とアドレス定数バス（ＫＡＢ）１４２とに結合さ
れている。さらに、Ｐユニット１０８は、ＣＳＲ，ＡＣ
ＢおよびＲＧＤとラベルされたさまざまなバスを介して
Ａユニット１１０およびＤユニット１１２内のサブユニ
ットに結合されている。
８，Ａユニット１１０およびＤユニット１１２を詳細に
示すとともに、処理コア１０２のさまざまな要素を接続
するバス構造を示す。Ｐユニット１０８は、たとえば、
ループ制御回路と、ＧｏＴｏ／分岐制御回路と、リピー
トカウンタレジスタおよび割込みマスク，フラグまたは
ベクトルレジスタのようなプログラムフローを制御し監
視するさまざまなレジスタとを含んでいる。Ｐユニット
１０８は、汎用データライトバス（ＥＢ，ＦＢ）１３
０，１３２とデータリードバス（ＣＢ，ＤＢ）１３４，
１３６とアドレス定数バス（ＫＡＢ）１４２とに結合さ
れている。さらに、Ｐユニット１０８は、ＣＳＲ，ＡＣ
ＢおよびＲＧＤとラベルされたさまざまなバスを介して
Ａユニット１１０およびＤユニット１１２内のサブユニ
ットに結合されている。
【００２７】図３に示すように、本実施例では、Ａユニ
ット１１０はレジスタファイル３０とデータアドレス発
生サブユニット（ＤＡＧＥＮ）３２と算術および論理演
算装置（ＡＬＵ）３４とを含んでいる。Ａユニットレジ
スタファイル３０はさまざまなレジスタを含み、それら
中には、アドレス発生だけでなくデータフローにも使用
できる１６ビットポインタレジスタ（ＡＲ０，．．．，
ＡＲ７）およびデータレジスタ（ＤＲ０，．．．，ＤＲ
３）がある。さらに、レジスタファイルは、１６ビット
巡回バッファレジスタと７ビットデータページレジスタ
とを含んでいる。汎用バス（ＥＢ，ＦＢ，ＣＢ，ＤＢ）
１３０，１３２，１３４，１３６だけでなく、データ定
数バス１４０およびアドレス定数バス１４２がＡユニッ
トレジスタファイル３０に結合されている。Ａユニット
レジスタファイル３０は、それぞれ反対方向に作動する
１方向性バス１４４，１４６によってＡユニットＤＡＧ
ＥＮユニット３２に結合されている。ＤＡＧＥＮユニッ
ト３２は、１６ビットＸ／Ｙレジスタと、たとえば処理
エンジン１００内のアドレス発生を制御し監視する係数
およびスタックポインタレジスタとを含んでいる。
ット１１０はレジスタファイル３０とデータアドレス発
生サブユニット（ＤＡＧＥＮ）３２と算術および論理演
算装置（ＡＬＵ）３４とを含んでいる。Ａユニットレジ
スタファイル３０はさまざまなレジスタを含み、それら
中には、アドレス発生だけでなくデータフローにも使用
できる１６ビットポインタレジスタ（ＡＲ０，．．．，
ＡＲ７）およびデータレジスタ（ＤＲ０，．．．，ＤＲ
３）がある。さらに、レジスタファイルは、１６ビット
巡回バッファレジスタと７ビットデータページレジスタ
とを含んでいる。汎用バス（ＥＢ，ＦＢ，ＣＢ，ＤＢ）
１３０，１３２，１３４，１３６だけでなく、データ定
数バス１４０およびアドレス定数バス１４２がＡユニッ
トレジスタファイル３０に結合されている。Ａユニット
レジスタファイル３０は、それぞれ反対方向に作動する
１方向性バス１４４，１４６によってＡユニットＤＡＧ
ＥＮユニット３２に結合されている。ＤＡＧＥＮユニッ
ト３２は、１６ビットＸ／Ｙレジスタと、たとえば処理
エンジン１００内のアドレス発生を制御し監視する係数
およびスタックポインタレジスタとを含んでいる。
【００２８】Ａユニット１１０は、加算，減算およびＡ
ＮＤ，ＯＲおよびＸＯＲ論理演算子などのＡＬＵに典型
的に関連する機能だけでなくシフタ機能も含むＡＬＵ３
４も含んでいる。ＡＬＵ３４は、汎用バス（ＥＢ，Ｄ
Ｂ）１３０，１３６および命令定数データバス（ＫＤ
Ｂ）１４０にも結合されている。ＡユニットＡＬＵは、
Ｐユニット１０８レジスタファイルからレジスタ内容を
受信するＰＤＡバスによってＰユニット１０８に結合さ
れている。ＡＬＵ３４は、アドレスおよびデータレジス
タ内容を受信するバスＲＧＡ，ＲＧＢとレジスタファイ
ル３０のアドレスおよびデータレジスタに転送するバス
ＲＧＤとによってＡユニットレジスタファイル３０にも
結合されている。
ＮＤ，ＯＲおよびＸＯＲ論理演算子などのＡＬＵに典型
的に関連する機能だけでなくシフタ機能も含むＡＬＵ３
４も含んでいる。ＡＬＵ３４は、汎用バス（ＥＢ，Ｄ
Ｂ）１３０，１３６および命令定数データバス（ＫＤ
Ｂ）１４０にも結合されている。ＡユニットＡＬＵは、
Ｐユニット１０８レジスタファイルからレジスタ内容を
受信するＰＤＡバスによってＰユニット１０８に結合さ
れている。ＡＬＵ３４は、アドレスおよびデータレジス
タ内容を受信するバスＲＧＡ，ＲＧＢとレジスタファイ
ル３０のアドレスおよびデータレジスタに転送するバス
ＲＧＤとによってＡユニットレジスタファイル３０にも
結合されている。
【００２９】図から分かるように、Ｄユニット１１２
は、Ｄユニットレジスタファイル３６と、ＤユニットＡ
ＬＵ３８と、Ｄユニットシフタ４０と、２つの乗算およ
び累算ユニット（ＭＡＣ１，ＭＡＣ２）４２，４４とを
含んでいる。Ｄユニットレジスタファイル３６とＤユニ
ットＡＬＵ３８とＤユニットシフタ４０とは、バス（Ｅ
Ｂ，ＦＢ，ＣＢ，ＤＢ，ＫＤＢ）１３０，１３２，１３
４，１３６，１４０に結合され、また、ＭＡＣユニット
４２，４４は、バス（ＣＢ，ＤＢ，ＫＤＢ）１３４，１
３６，１４０とデータリードバス（ＢＢ）１４４とに結
合されている。Ｄユニットレジスタファイル３６は、４
０ビット累算器（ＡＣ０，．．．，ＡＣ３）と１６ビッ
ト遷移レジスタとを含んでいる。また、Ｄユニット１１
２は、Ａユニット１１０の１６ビットポインタおよびデ
ータレジスタをソースとして利用したり、４０ビット累
算器の他にデスティネーションレジスタを利用すること
ができる。Ｄユニットレジスタファイル３６は、累算器
ライトバス（ＡＣＷ０，ＡＣＷ１）１４６，１４８を介
してＤユニットＡＬＵ３８およびＭＡＣ１＆２ ４２，
４４から、また、累算器ライトバス（ＡＣＷ１）１４８
を介してＤユニットシフタ４０から、データを受信す
る。データは、累算器リードバス（ＡＣＲ０，ＡＣＲ
１）１５０，１５２を介してＤユニットレジスタファイ
ル累算器からＤユニットＡＬＵ３８，Ｄユニットシフタ
４０およびＭＡＣ１＆２ ４２，４４に読み出される。
ＤユニットＡＬＵ３８とＤユニットシフタ４０とは、Ｅ
ＦＣ，ＤＲＢ，ＤＲ２およびＡＣＢとラベルされたさま
ざまなバスを介してＡユニット１０８のサブユニットに
も結合されている。
は、Ｄユニットレジスタファイル３６と、ＤユニットＡ
ＬＵ３８と、Ｄユニットシフタ４０と、２つの乗算およ
び累算ユニット（ＭＡＣ１，ＭＡＣ２）４２，４４とを
含んでいる。Ｄユニットレジスタファイル３６とＤユニ
ットＡＬＵ３８とＤユニットシフタ４０とは、バス（Ｅ
Ｂ，ＦＢ，ＣＢ，ＤＢ，ＫＤＢ）１３０，１３２，１３
４，１３６，１４０に結合され、また、ＭＡＣユニット
４２，４４は、バス（ＣＢ，ＤＢ，ＫＤＢ）１３４，１
３６，１４０とデータリードバス（ＢＢ）１４４とに結
合されている。Ｄユニットレジスタファイル３６は、４
０ビット累算器（ＡＣ０，．．．，ＡＣ３）と１６ビッ
ト遷移レジスタとを含んでいる。また、Ｄユニット１１
２は、Ａユニット１１０の１６ビットポインタおよびデ
ータレジスタをソースとして利用したり、４０ビット累
算器の他にデスティネーションレジスタを利用すること
ができる。Ｄユニットレジスタファイル３６は、累算器
ライトバス（ＡＣＷ０，ＡＣＷ１）１４６，１４８を介
してＤユニットＡＬＵ３８およびＭＡＣ１＆２ ４２，
４４から、また、累算器ライトバス（ＡＣＷ１）１４８
を介してＤユニットシフタ４０から、データを受信す
る。データは、累算器リードバス（ＡＣＲ０，ＡＣＲ
１）１５０，１５２を介してＤユニットレジスタファイ
ル累算器からＤユニットＡＬＵ３８，Ｄユニットシフタ
４０およびＭＡＣ１＆２ ４２，４４に読み出される。
ＤユニットＡＬＵ３８とＤユニットシフタ４０とは、Ｅ
ＦＣ，ＤＲＢ，ＤＲ２およびＡＣＢとラベルされたさま
ざまなバスを介してＡユニット１０８のサブユニットに
も結合されている。
【００３０】図４を参照すると、３２ワード命令バッフ
ァキュー（ＩＢＱ）５０２を含む命令バッファユニット
１０６が示されている。ＩＢＱ５０２は、８ビットバイ
ト５０６に論理的に分割された３２×１６ビットレジス
タ５０４を含んでいる。命令は、３２ビットプログラム
バス（ＰＢ）１２２を介してＩＢＱ５０２に到来する。
命令は、ローカルライトプログラムカウンタ（ＬＷＰ
Ｃ）５３２によって指示される位置に３２ビットサイク
ルでフェッチされる。ＬＷＰＣ５３２は、Ｐユニット１
０８に位置されたレジスタに含まれている。Ｐユニット
１０８は、ローカルリードプログラムカウンタ（ＬＲＰ
Ｃ）５３６レジスタとライトプログラムカウンタ（ＷＰ
Ｃ）５３０レジスタおよびリードプログラムカウンタ
（ＲＰＣ）５３４レジスタとをも含んでいる。ＬＲＰＣ
５３６は、命令デコーダ５１２，５１４にロードされる
次の一つまたは複数の命令のＩＢＱ５０２内の位置を指
示する。すなわち、ＬＲＰＣ５３４は、デコーダ５１
２，５１４に現在ディスパッチされている命令のＩＢＱ
５０２内の位置を指示する。ＷＰＣは、パイプラインに
対する命令コードの次の４バイトの始まりのプログラム
メモリ内のアドレスを指示する。ＩＢＱ内への各フェッ
チに対して、プログラムメモリからの次の４バイトが命
令境界とは無関係にフェッチされる。ＲＰＣ５３４は、
デコーダ５１２，５１４に現在ディスパッチされている
命令のプログラムメモリ内のアドレスを指示する。
ァキュー（ＩＢＱ）５０２を含む命令バッファユニット
１０６が示されている。ＩＢＱ５０２は、８ビットバイ
ト５０６に論理的に分割された３２×１６ビットレジス
タ５０４を含んでいる。命令は、３２ビットプログラム
バス（ＰＢ）１２２を介してＩＢＱ５０２に到来する。
命令は、ローカルライトプログラムカウンタ（ＬＷＰ
Ｃ）５３２によって指示される位置に３２ビットサイク
ルでフェッチされる。ＬＷＰＣ５３２は、Ｐユニット１
０８に位置されたレジスタに含まれている。Ｐユニット
１０８は、ローカルリードプログラムカウンタ（ＬＲＰ
Ｃ）５３６レジスタとライトプログラムカウンタ（ＷＰ
Ｃ）５３０レジスタおよびリードプログラムカウンタ
（ＲＰＣ）５３４レジスタとをも含んでいる。ＬＲＰＣ
５３６は、命令デコーダ５１２，５１４にロードされる
次の一つまたは複数の命令のＩＢＱ５０２内の位置を指
示する。すなわち、ＬＲＰＣ５３４は、デコーダ５１
２，５１４に現在ディスパッチされている命令のＩＢＱ
５０２内の位置を指示する。ＷＰＣは、パイプラインに
対する命令コードの次の４バイトの始まりのプログラム
メモリ内のアドレスを指示する。ＩＢＱ内への各フェッ
チに対して、プログラムメモリからの次の４バイトが命
令境界とは無関係にフェッチされる。ＲＰＣ５３４は、
デコーダ５１２，５１４に現在ディスパッチされている
命令のプログラムメモリ内のアドレスを指示する。
【００３１】命令は、４８ビットワードに形成され、マ
ルチプレクサ５２０，５２１を介して４８ビットバス５
１６によって命令デコーダ５１２，５１４にロードされ
る。当業者ならば、命令は４８ビット以外のワードに形
成することができること、また、本発明は前記した特定
の実施例に限定されるものではないことが、分かるであ
ろう。
ルチプレクサ５２０，５２１を介して４８ビットバス５
１６によって命令デコーダ５１２，５１４にロードされ
る。当業者ならば、命令は４８ビット以外のワードに形
成することができること、また、本発明は前記した特定
の実施例に限定されるものではないことが、分かるであ
ろう。
【００３２】バス５１６は、任意の１命令サイクル中
に、デコーダ当たり１つずつ、最大２つの命令をロード
することができる。命令の組合せは、４８ビットバスの
両端間にわたって適合する８，１６，２４，３２，４０
および４８ビットのフォーマットの任意の組合せとする
ことができる。１サイクル中に１命令しかロードできな
い場合には、デコーダ１，５１２がデコーダ２，５１４
に優先してロードされる。次に、各命令は、それらを実
行するために、また、命令または演算が実行されるべき
データにアクセスするために、各機能ユニットに転送さ
れる。命令デコーダに通される前に、命令はバイト境界
上でアラインされる。アライメントは、その復号中に前
の命令に対して引き出されたフォーマットに基づいて行
われる。バイト境界を有する命令のアライメントに関連
する多重化は、マルチプレクサ５２０，５２１で実行さ
れる。
に、デコーダ当たり１つずつ、最大２つの命令をロード
することができる。命令の組合せは、４８ビットバスの
両端間にわたって適合する８，１６，２４，３２，４０
および４８ビットのフォーマットの任意の組合せとする
ことができる。１サイクル中に１命令しかロードできな
い場合には、デコーダ１，５１２がデコーダ２，５１４
に優先してロードされる。次に、各命令は、それらを実
行するために、また、命令または演算が実行されるべき
データにアクセスするために、各機能ユニットに転送さ
れる。命令デコーダに通される前に、命令はバイト境界
上でアラインされる。アライメントは、その復号中に前
の命令に対して引き出されたフォーマットに基づいて行
われる。バイト境界を有する命令のアライメントに関連
する多重化は、マルチプレクサ５２０，５２１で実行さ
れる。
【００３３】プロセッサコア１０２は７ステージパイプ
ラインを介して命令を実行し、その各ステージは図５を
参照して説明される。
ラインを介して命令を実行し、その各ステージは図５を
参照して説明される。
【００３４】パイプラインの第１ステージは、ＰＲＥ−
ＦＥＴＣＨ（Ｐ０）ステージ２０２であり、このステー
ジ中に、メモリインターフェイスまたはメモリ管理ユニ
ット１０４のアドレスバス（ＰＡＢ）１１８上にアドレ
スを表明することによって次のプログラムメモリ位置が
アドレス指定される。
ＦＥＴＣＨ（Ｐ０）ステージ２０２であり、このステー
ジ中に、メモリインターフェイスまたはメモリ管理ユニ
ット１０４のアドレスバス（ＰＡＢ）１１８上にアドレ
スを表明することによって次のプログラムメモリ位置が
アドレス指定される。
【００３５】次のステージ、ＦＥＴＣＨ（Ｐ１）ステー
ジ２０４では、プログラムメモリが読み出され、Ｉユニ
ット１０６がメモリ管理ユニット１０４からＰＢバス１
２２を介して充填される。
ジ２０４では、プログラムメモリが読み出され、Ｉユニ
ット１０６がメモリ管理ユニット１０４からＰＢバス１
２２を介して充填される。
【００３６】パイプラインはＰＲＥ−ＦＥＴＣＨおよび
ＦＥＴＣＨステージ中に割り込まれて逐次プログラムフ
ローを中断してプログラムメモリ内の他の命令、たとえ
ば分岐命令を指示することができる点で、ＰＲＥ−ＦＥ
ＴＣＨおよびＦＥＴＣＨステージは残りのパイプライン
ステージから独立している。
ＦＥＴＣＨステージ中に割り込まれて逐次プログラムフ
ローを中断してプログラムメモリ内の他の命令、たとえ
ば分岐命令を指示することができる点で、ＰＲＥ−ＦＥ
ＴＣＨおよびＦＥＴＣＨステージは残りのパイプライン
ステージから独立している。
【００３７】次に、命令バッファ内の次の命令が、第３
ステージＤＥＣＯＤＥ（Ｐ２）２０６でデコーダ５１２
または複数のデコーダ５１４にディスパッチされ、そこ
で、命令は、復号されて、その命令を実行する実行ユニ
ット、たとえばＰユニット１０８，Ａユニット１１０ま
たはＤユニット１１２にディスパッチされる。復号ステ
ージ２０６は、命令のクラスを示す第１の部分と命令の
フォーマットを示す第２の部分と命令に対するアドレス
指定モードを示す第３の部分とを含む命令の少なくとも
一部を復号することを含んでいる。
ステージＤＥＣＯＤＥ（Ｐ２）２０６でデコーダ５１２
または複数のデコーダ５１４にディスパッチされ、そこ
で、命令は、復号されて、その命令を実行する実行ユニ
ット、たとえばＰユニット１０８，Ａユニット１１０ま
たはＤユニット１１２にディスパッチされる。復号ステ
ージ２０６は、命令のクラスを示す第１の部分と命令の
フォーマットを示す第２の部分と命令に対するアドレス
指定モードを示す第３の部分とを含む命令の少なくとも
一部を復号することを含んでいる。
【００３８】次のステージはＡＤＤＲＥＳＳ（Ｐ３）ス
テージ２０８であり、そこでは、命令内で使用されるデ
ータのアドレスが計算されるか、命令がプログラム分岐
すなわちジャンプを必要とする場合には新しいプログラ
ムアドレスが計算される。各計算は、Ａユニット１１０
またはＰユニット１０８でそれぞれ行われる。
テージ２０８であり、そこでは、命令内で使用されるデ
ータのアドレスが計算されるか、命令がプログラム分岐
すなわちジャンプを必要とする場合には新しいプログラ
ムアドレスが計算される。各計算は、Ａユニット１１０
またはＰユニット１０８でそれぞれ行われる。
【００３９】ＡＣＣＥＳＳ（Ｐ４）ステージ２１０で
は、リードオペランドのアドレスが出力されたのち、Ｘ
ｍｅｍ間接アドレス指定モードを有するＤＡＧＥＮ Ｘ
演算子でアドレスが発生されているメモリオペランド
が、間接アドレス指定されたＸメモリ（Ｘｍｅｍ）から
読み出される。
は、リードオペランドのアドレスが出力されたのち、Ｘ
ｍｅｍ間接アドレス指定モードを有するＤＡＧＥＮ Ｘ
演算子でアドレスが発生されているメモリオペランド
が、間接アドレス指定されたＸメモリ（Ｘｍｅｍ）から
読み出される。
【００４０】パイプラインの次のステージはＲＥＡＤ
（Ｐ５）ステージ２１２であり、そこでは、Ｙｍｅｍ間
接アドレス指定モードを有するＤＡＧＥＮ Ｙ演算子内
または係数アドレスモードを有するＤＡＧＥＮ Ｃ演算
子内でアドレスが発生されているメモリオペランドが、
読み出される。命令の結果が書き込まれるメモリ位置の
アドレスが出力される。
（Ｐ５）ステージ２１２であり、そこでは、Ｙｍｅｍ間
接アドレス指定モードを有するＤＡＧＥＮ Ｙ演算子内
または係数アドレスモードを有するＤＡＧＥＮ Ｃ演算
子内でアドレスが発生されているメモリオペランドが、
読み出される。命令の結果が書き込まれるメモリ位置の
アドレスが出力される。
【００４１】デュアルアクセスの場合には、リードオペ
ランドをＹパスで発生し、ライトオペランドをＸパスで
発生することもできる。
ランドをＹパスで発生し、ライトオペランドをＸパスで
発生することもできる。
【００４２】最後に、命令がＡユニット１１０内または
Ｄユニット１１２内で実行される実行ＥＸＥＣ（Ｐ６）
ステージ２１４がある。次に、結果がデータレジスタま
たは累算器に格納されるか、リード／モディファイ／ラ
イト用またはストア命令用のメモリに書き込まれる。さ
らに、シフト演算がＥＸＥＣステージ中に累算器内のデ
ータになされる。
Ｄユニット１１２内で実行される実行ＥＸＥＣ（Ｐ６）
ステージ２１４がある。次に、結果がデータレジスタま
たは累算器に格納されるか、リード／モディファイ／ラ
イト用またはストア命令用のメモリに書き込まれる。さ
らに、シフト演算がＥＸＥＣステージ中に累算器内のデ
ータになされる。
【００４３】次に、パイプラインプロセッサの動作の基
本的原理について図６を参照して説明する。図６から分
かるように、第１の命令３０２に対して、連続パイプラ
インステージが期間Ｔ1〜Ｔ7にわたって行われる。各期
間はプロセッサマシンクロックに対するクロックサイク
ルである。前の命令が次のパイプラインステージに移行
しているため、第２の命令３０４が期間Ｔ2でパイプラ
インに入ることができる。第３の命令３０６に対して、
ＰＲＥ−ＦＥＴＣＨステージ２０２が期間Ｔ3で行われ
る。図６から分かるように、７ステージパイプラインに
対して、合計７つの命令を同時に処理することができ
る。７つの命令３０２〜３１４の全てに対して、図６は
期間Ｔ7でそれら全てが処理中であることを示してい
る。このような構造は命令の処理に一形式の並列性を付
加する。
本的原理について図６を参照して説明する。図６から分
かるように、第１の命令３０２に対して、連続パイプラ
インステージが期間Ｔ1〜Ｔ7にわたって行われる。各期
間はプロセッサマシンクロックに対するクロックサイク
ルである。前の命令が次のパイプラインステージに移行
しているため、第２の命令３０４が期間Ｔ2でパイプラ
インに入ることができる。第３の命令３０６に対して、
ＰＲＥ−ＦＥＴＣＨステージ２０２が期間Ｔ3で行われ
る。図６から分かるように、７ステージパイプラインに
対して、合計７つの命令を同時に処理することができ
る。７つの命令３０２〜３１４の全てに対して、図６は
期間Ｔ7でそれら全てが処理中であることを示してい
る。このような構造は命令の処理に一形式の並列性を付
加する。
【００４４】図７に示すように、本発明のこの実施例
は、２４ビットアドレスバス１１４および双方向１６ビ
ットデータバス１１６を介して外部メモリユニット（不
図示）に結合されるメモリ管理ユニット１０４を含んで
いる。さらに、メモリ管理ユニット１０４は２４ビット
アドレスバス１１８および３２ビット双方向データバス
１２０を介してプログラム格納メモリ（不図示）に結合
されている。メモリ管理ユニット１０４は３２ビットプ
ログラムリードバス（ＰＢ）１２２を介してマシンプロ
セッサコア１０２のＩユニット１０６にも結合されてい
る。Ｐユニット１０８，Ａユニット１１０およびＤユニ
ット１１２はデータリードおよびデータライトバスおよ
び対応するアドレスバスを介してメモリ管理ユニット１
０４に結合されている。Ｐユニット１０８はさらにプロ
グラムアドレスバス１２８に結合されている。
は、２４ビットアドレスバス１１４および双方向１６ビ
ットデータバス１１６を介して外部メモリユニット（不
図示）に結合されるメモリ管理ユニット１０４を含んで
いる。さらに、メモリ管理ユニット１０４は２４ビット
アドレスバス１１８および３２ビット双方向データバス
１２０を介してプログラム格納メモリ（不図示）に結合
されている。メモリ管理ユニット１０４は３２ビットプ
ログラムリードバス（ＰＢ）１２２を介してマシンプロ
セッサコア１０２のＩユニット１０６にも結合されてい
る。Ｐユニット１０８，Ａユニット１１０およびＤユニ
ット１１２はデータリードおよびデータライトバスおよ
び対応するアドレスバスを介してメモリ管理ユニット１
０４に結合されている。Ｐユニット１０８はさらにプロ
グラムアドレスバス１２８に結合されている。
【００４５】より詳細には、Ｐユニット１０８は２４ビ
ットプログラムアドレスバス１２８と２つの１６ビット
データライトバス（ＥＢ，ＦＢ）１３０，１３２と２つ
の１６ビットデータリードバス（ＣＢ，ＤＢ）１３４，
１３６とによってメモリ管理ユニット１０４に結合され
ている。Ａユニット１１０は、２つの２４ビットデータ
ライトアドレスバス（ＥＡＢ，ＦＡＢ）１６０，１６２
と２つの１６ビットデータライトバス（ＥＢ，ＦＢ）１
３０，１３２と３つのデータリードアドレスバス（ＢＡ
Ｂ，ＣＡＢ，ＤＡＢ）１６４，１６６，１６８と２つの
１６ビットデータリードバス（ＣＢ，ＤＢ）１３４，１
３６とを介してメモリ管理ユニット１０４に結合されて
いる。Ｄユニット１１２は、２つのデータライトバス
（ＥＢ，ＦＢ）１３０，１３２と３つのデータリードバ
ス（ＢＢ，ＣＢ，ＤＢ）１４４，１３４，１３６とを介
してメモリ管理ユニット１０４に結合されている。
ットプログラムアドレスバス１２８と２つの１６ビット
データライトバス（ＥＢ，ＦＢ）１３０，１３２と２つ
の１６ビットデータリードバス（ＣＢ，ＤＢ）１３４，
１３６とによってメモリ管理ユニット１０４に結合され
ている。Ａユニット１１０は、２つの２４ビットデータ
ライトアドレスバス（ＥＡＢ，ＦＡＢ）１６０，１６２
と２つの１６ビットデータライトバス（ＥＢ，ＦＢ）１
３０，１３２と３つのデータリードアドレスバス（ＢＡ
Ｂ，ＣＡＢ，ＤＡＢ）１６４，１６６，１６８と２つの
１６ビットデータリードバス（ＣＢ，ＤＢ）１３４，１
３６とを介してメモリ管理ユニット１０４に結合されて
いる。Ｄユニット１１２は、２つのデータライトバス
（ＥＢ，ＦＢ）１３０，１３２と３つのデータリードバ
ス（ＢＢ，ＣＢ，ＤＢ）１４４，１３４，１３６とを介
してメモリ管理ユニット１０４に結合されている。
【００４６】図７は、たとえば分岐命令を転送する、Ｉ
ユニット１０６からＰユニット１０８への命令の通過を
参照符号１２４で表示している。さらに、図７は、Ｉユ
ニット１０６からＡユニット１１０およびＤユニット１
１２へのデータの通過を参照符号１２６，１２８でそれ
ぞれ表示している。
ユニット１０６からＰユニット１０８への命令の通過を
参照符号１２４で表示している。さらに、図７は、Ｉユ
ニット１０６からＡユニット１１０およびＤユニット１
１２へのデータの通過を参照符号１２６，１２８でそれ
ぞれ表示している。
【００４７】本発明の好ましい実施例によれば、処理エ
ンジンは、全てが命令バッファキュー５０２内に含まれ
る命令セットの反復ルーピングを提供するローカル繰返
し命令に応答するように構成されている。ローカル繰返
し命令は、１６ビット命令であり、ｏｐ−ｃｏｄｅと並
列イネーブルビットとオフセット（６ビット）とを含ん
でいる。
ンジンは、全てが命令バッファキュー５０２内に含まれ
る命令セットの反復ルーピングを提供するローカル繰返
し命令に応答するように構成されている。ローカル繰返
し命令は、１６ビット命令であり、ｏｐ−ｃｏｄｅと並
列イネーブルビットとオフセット（６ビット）とを含ん
でいる。
【００４８】ｏｐ−ｃｏｄｅは、命令をローカル命令と
して定義し、処理エンジンにオフセットおよびｏｐ−ｃ
ｏｄｅ拡張を予期するよう促す。上述した実施例では、
オフセットは５５の最大値を有する。しかしながら、そ
れは、ループサイズが５５バイトに限定されることを意
味するものではない。事実、このオフセットはブロック
繰返し終りアドレスと開始アドレスとの間の差を示し、
開始アドレスは第１の命令または命令対のアドレスであ
り、終りアドレスは最終命令または一対の命令の最終命
令のアドレスである。したがって、最大ループサイズ
は、（５５＋「最終命令のサイズ」）とすることがで
き、それは６１バイト以下である。別の実施例では、オ
フセットおよびループサイズは、たとえば、異なるサイ
ズの命令バッファキューに従って大きくまたは小さくす
ることができる。
して定義し、処理エンジンにオフセットおよびｏｐ−ｃ
ｏｄｅ拡張を予期するよう促す。上述した実施例では、
オフセットは５５の最大値を有する。しかしながら、そ
れは、ループサイズが５５バイトに限定されることを意
味するものではない。事実、このオフセットはブロック
繰返し終りアドレスと開始アドレスとの間の差を示し、
開始アドレスは第１の命令または命令対のアドレスであ
り、終りアドレスは最終命令または一対の命令の最終命
令のアドレスである。したがって、最大ループサイズ
は、（５５＋「最終命令のサイズ」）とすることがで
き、それは６１バイト以下である。別の実施例では、オ
フセットおよびループサイズは、たとえば、異なるサイ
ズの命令バッファキューに従って大きくまたは小さくす
ることができる。
【００４９】図４を参照すると、ＩＢＱ５０２は、６４
バイト長であり、３２×１６ビットワードに構成され
る。命令は、一度に２ワード、ＩＢＱ５０２にフェッチ
される。さらに、命令デコーダコントローラは、パイプ
ラインの各デコードステージに対して６プログラムコー
ドバイトまでのパケットを命令デコーダ５１２，５１４
に読み込む。ループの開始および終りすなわち最初およ
び最終命令は、ＩＢＱ５０２にフェッチされるプログラ
ムコードの４バイトパケット内の任意のバイト境界に来
ることができる。したがって、開始（最初）および終り
（最終）命令は、ＩＢＱ５０２の頂部および底部と必ず
しも終端が同じではない。たとえば、ローカルループ命
令が４プログラムコードのパケットの境界にわたって２
バイトに跨がる場合には、４プログラムコードのパケッ
トは共に、ローカルループ繰返しの実行のためにＩＢＱ
５０２内に保持されていなければならない。それを配慮
するために、ローカルループ命令オフセットは最大５５
バイトとされる。
バイト長であり、３２×１６ビットワードに構成され
る。命令は、一度に２ワード、ＩＢＱ５０２にフェッチ
される。さらに、命令デコーダコントローラは、パイプ
ラインの各デコードステージに対して６プログラムコー
ドバイトまでのパケットを命令デコーダ５１２，５１４
に読み込む。ループの開始および終りすなわち最初およ
び最終命令は、ＩＢＱ５０２にフェッチされるプログラ
ムコードの４バイトパケット内の任意のバイト境界に来
ることができる。したがって、開始（最初）および終り
（最終）命令は、ＩＢＱ５０２の頂部および底部と必ず
しも終端が同じではない。たとえば、ローカルループ命
令が４プログラムコードのパケットの境界にわたって２
バイトに跨がる場合には、４プログラムコードのパケッ
トは共に、ローカルループ繰返しの実行のためにＩＢＱ
５０２内に保持されていなければならない。それを配慮
するために、ローカルループ命令オフセットは最大５５
バイトとされる。
【００５０】ローカルループ命令がデコードされると
き、ローカルループの開始アドレスすなわちローカルル
ープ命令アドレス後のアドレスは、たとえばＰユニット
１０８に配置されるブロック繰返し開始アドレス0（Ｒ
ＳＡ0）レジスタに格納される。ループの最初のパスの
後で、リードプログラムカウンタ（ＲＰＣ）は、そのル
ープに再入するためのＲＳＡ0の内容でロードされる。
ローカルループの最終命令の位置がオフセットを使用し
て計算され、たとえば、やはりＰユニット１０８に配置
することができるブロック繰返し終りアドレス0（ＲＥ
Ａ0）レジスタに格納される。２つの繰返し開始アドレ
スレジスタおよび２つの繰返し終りアドレスレジスタ
（ＲＳＡ0５５０，ＲＳＡ1５５１，ＲＥＡ0，ＲＥＡ1）
が入れ子型ループに提供される。２よりも大きい入れ子
レベルについては、先行する開始／終りアドレスがスタ
ックレジスタにプッシュされる。
き、ローカルループの開始アドレスすなわちローカルル
ープ命令アドレス後のアドレスは、たとえばＰユニット
１０８に配置されるブロック繰返し開始アドレス0（Ｒ
ＳＡ0）レジスタに格納される。ループの最初のパスの
後で、リードプログラムカウンタ（ＲＰＣ）は、そのル
ープに再入するためのＲＳＡ0の内容でロードされる。
ローカルループの最終命令の位置がオフセットを使用し
て計算され、たとえば、やはりＰユニット１０８に配置
することができるブロック繰返し終りアドレス0（ＲＥ
Ａ0）レジスタに格納される。２つの繰返し開始アドレ
スレジスタおよび２つの繰返し終りアドレスレジスタ
（ＲＳＡ0５５０，ＲＳＡ1５５１，ＲＥＡ0，ＲＥＡ1）
が入れ子型ループに提供される。２よりも大きい入れ子
レベルについては、先行する開始／終りアドレスがスタ
ックレジスタにプッシュされる。
【００５１】ローカルループの最初の反復中に、ループ
の本体に対するプログラムコードは、ＩＢＱ５０２にロ
ードされ、通常どおり実行される。しかしながら、後続
反復については最後の反復までフェッチは生ぜず、最後
の反復中にフェッチが再開される。
の本体に対するプログラムコードは、ＩＢＱ５０２にロ
ードされ、通常どおり実行される。しかしながら、後続
反復については最後の反復までフェッチは生ぜず、最後
の反復中にフェッチが再開される。
【００５２】図８を参照すると、好ましい実施例に対す
るローカルループ命令フローが説明されている。最初の
パイプラインスロット６０２のＤＥＣＯＤＥステージに
示すブロックリピートカウント（ＢＲＣ０／ＢＲＣ１）
をローカルループの反復数で初期化することによってロ
ーカルループ繰返しが設定され、その後、次のスロット
６０４においてローカルループ命令（ＲＰＴＬ）自体が
デコードされる。ＢＲＣ０（またはＢＲＣ１）がゼロで
なければ、ループの最終命令の各繰返しについてＢＲＣ
０／ＢＲＣ１がデクリメントされる。当業者ならば、最
大反復値を定義しカウンタをゼロに初期化することによ
ってローカルループ繰返しを随意に設定できることが分
かるであろう。次に、ループの最終命令の各繰返しに対
してカウンタがインクリメントされ得る。デクリメント
またはインクリメントは１以外のステップとすることが
できる。スロット６０２，６０４中に、プログラムカウ
ンタは４バイトだけ増加して値「ＰＣ」となり、２つの
さらなる命令ワードがＩＢＱ５０２にフェッチされて、
スロット６０２，６０４当たり２つの命令ワードがＩＢ
Ｑ５０２にフェッチされる。スロット６０２では、ＩＢ
Ｑ５０２で利用できるワード５０４の数は２であり、図
８にラベル“Ｃｏｕｎｔ”として示す。ＬＲＰＣ５３６
およびＬＷＰＣ５３２は現在ディスパッチされている命
令およびＩＢＱ５０２に次の命令を書き込む位置をそれ
ぞれ指示するため、ＩＢＱ５０２で利用できるワードの
数はＬＲＰＣ５３６とＬＷＰＣ５３２との間の差で与え
られる。本実施例の目的のために、ＢＲＣ０／ＢＲＣ１
を初期化する命令はたとえば１ワード１６ビット命令で
あり、かつ、ＢＲＣ０／ＢＲＣ１＝ＤＡｘは並列性を含
まないため、スロット６０２の第１および第２の命令デ
コーダ５１２，５１４には１６ビット初期化命令しかデ
ィスパッチされない。
るローカルループ命令フローが説明されている。最初の
パイプラインスロット６０２のＤＥＣＯＤＥステージに
示すブロックリピートカウント（ＢＲＣ０／ＢＲＣ１）
をローカルループの反復数で初期化することによってロ
ーカルループ繰返しが設定され、その後、次のスロット
６０４においてローカルループ命令（ＲＰＴＬ）自体が
デコードされる。ＢＲＣ０（またはＢＲＣ１）がゼロで
なければ、ループの最終命令の各繰返しについてＢＲＣ
０／ＢＲＣ１がデクリメントされる。当業者ならば、最
大反復値を定義しカウンタをゼロに初期化することによ
ってローカルループ繰返しを随意に設定できることが分
かるであろう。次に、ループの最終命令の各繰返しに対
してカウンタがインクリメントされ得る。デクリメント
またはインクリメントは１以外のステップとすることが
できる。スロット６０２，６０４中に、プログラムカウ
ンタは４バイトだけ増加して値「ＰＣ」となり、２つの
さらなる命令ワードがＩＢＱ５０２にフェッチされて、
スロット６０２，６０４当たり２つの命令ワードがＩＢ
Ｑ５０２にフェッチされる。スロット６０２では、ＩＢ
Ｑ５０２で利用できるワード５０４の数は２であり、図
８にラベル“Ｃｏｕｎｔ”として示す。ＬＲＰＣ５３６
およびＬＷＰＣ５３２は現在ディスパッチされている命
令およびＩＢＱ５０２に次の命令を書き込む位置をそれ
ぞれ指示するため、ＩＢＱ５０２で利用できるワードの
数はＬＲＰＣ５３６とＬＷＰＣ５３２との間の差で与え
られる。本実施例の目的のために、ＢＲＣ０／ＢＲＣ１
を初期化する命令はたとえば１ワード１６ビット命令で
あり、かつ、ＢＲＣ０／ＢＲＣ１＝ＤＡｘは並列性を含
まないため、スロット６０２の第１および第２の命令デ
コーダ５１２，５１４には１６ビット初期化命令しかデ
ィスパッチされない。
【００５３】次のスロット６０４に対して、ＷＰＣは４
だけ増加して値「ＰＣ」となり、さらに２×１６ビット
命令ワード５０４がＩＢＱ５０２にフェッチされる。Ｂ
ＲＣ０／ＢＲＣ１を初期化する１ワード命令しか前のス
ロット６０２中にディスパッチされていないため、ＩＢ
Ｑ５０２で利用できる命令ワード５０４の数は３とな
る。
だけ増加して値「ＰＣ」となり、さらに２×１６ビット
命令ワード５０４がＩＢＱ５０２にフェッチされる。Ｂ
ＲＣ０／ＢＲＣ１を初期化する１ワード命令しか前のス
ロット６０２中にディスパッチされていないため、ＩＢ
Ｑ５０２で利用できる命令ワード５０４の数は３とな
る。
【００５４】ローカルループの最初の反復は、スロット
６０６で開始され、そこで命令Ｌ0，Ｌ1の最初の並列対
がデコーダ５１２，５１４にディスパッチされる。ＩＢ
Ｑ５０２で利用できる命令ワード５０４の数は４とな
る。それは、本実施例ではローカルループ命令が１６ビ
ット命令にすぎないので前のスロット６０４中に１つの
ワード５０４しかデコーダ５１２にディスパッチされて
いないためである。
６０６で開始され、そこで命令Ｌ0，Ｌ1の最初の並列対
がデコーダ５１２，５１４にディスパッチされる。ＩＢ
Ｑ５０２で利用できる命令ワード５０４の数は４とな
る。それは、本実施例ではローカルループ命令が１６ビ
ット命令にすぎないので前のスロット６０４中に１つの
ワード５０４しかデコーダ５１２にディスパッチされて
いないためである。
【００５５】ローカルループの実行を最適化するため
に、命令は可能なかぎり並列処理される。本例では、ル
ープの本体を含む全ての命令が並列処理されるものとす
る。その結果、ループ本体の最初のパス中に２つの非使
用スロット６１０，６１２が生じるが、残りの反復に対
して高速が得られる。
に、命令は可能なかぎり並列処理される。本例では、ル
ープの本体を含む全ての命令が並列処理されるものとす
る。その結果、ループ本体の最初のパス中に２つの非使
用スロット６１０，６１２が生じるが、残りの反復に対
して高速が得られる。
【００５６】さらに、本例では、命令Ｌ0，Ｌ1は並列処
理することができかつ合計４８ビットを含むため、各デ
コードステージについて３つの命令ワード５０４がデコ
ーダ５１２，５１４にディスパッチされる。繰返しブロ
ックの開始、サイクル６０６に対して、２つの命令
Ｌ0，Ｌ1がデコーダにディスパッチされ、ＬＲＰＣ５３
６とＬＷＰＣ５３２との間の差は４である。サイクル６
０８では、さらに２つの命令ワードがＩＢＱにフェッチ
されるが、３つのワードがディスパッチされる。
理することができかつ合計４８ビットを含むため、各デ
コードステージについて３つの命令ワード５０４がデコ
ーダ５１２，５１４にディスパッチされる。繰返しブロ
ックの開始、サイクル６０６に対して、２つの命令
Ｌ0，Ｌ1がデコーダにディスパッチされ、ＬＲＰＣ５３
６とＬＷＰＣ５３２との間の差は４である。サイクル６
０８では、さらに２つの命令ワードがＩＢＱにフェッチ
されるが、３つのワードがディスパッチされる。
【００５７】次に、ＬＲＰＣ５３６はＩＢＱ５０２に沿
って３つのワードを次の取出し位置に移し、ＬＷＰＣ５
３２はＩＢＱ５０２に沿って２つのワードを次の取出し
位置に移す。したがって、ＬＷＰＣ５３２とＬＲＰＣ５
３６との間の差は、次のスロット６０８に対して１だけ
減少されて、３となる。ここでも、次の２つの命令
Ｌ 2，Ｌ3は並列処理することができて合計４８ビットを
含み、ＬＷＰＣ５３２はＩＢＱ５０２に沿って３つのワ
ードを移して次のスロット６１０に備えるものとする。
プログラムプリフェッチは、１スロット、ここではスロ
ット６０８だけ停止され、したがって、このスロットに
対してＩＢＱ５０２には命令ワードがロードされない。
したがって、スロット６１０に対して、ＬＲＰＣ５３６
およびＬＷＰＣ５３２は同じＩＢＱ５０２アドレスを指
示し、Ｃｏｕｎｔ＝０である。ＩＢＱ５０２にディスパ
ッチするのに利用できるビットはないため、スロット６
１０はデコーディングに対する非使用スロットである。
しかしながら、スロット６１０中に２つの命令ワードが
ＩＢＱ５０２にフェッチされて、ＬＷＰＣ５３２をＩＢ
Ｑに沿って２ワードだけ移す。そのため、スロット６１
２に対して２つの命令ワードが利用できる。しかしなが
ら、次の２つの命令Ｌ4，Ｌ5が４８ビットを含む並列命
令であれば、スロット６１２のディスパッチはなく、さ
らなる非使用スロットがある。
って３つのワードを次の取出し位置に移し、ＬＷＰＣ５
３２はＩＢＱ５０２に沿って２つのワードを次の取出し
位置に移す。したがって、ＬＷＰＣ５３２とＬＲＰＣ５
３６との間の差は、次のスロット６０８に対して１だけ
減少されて、３となる。ここでも、次の２つの命令
Ｌ 2，Ｌ3は並列処理することができて合計４８ビットを
含み、ＬＷＰＣ５３２はＩＢＱ５０２に沿って３つのワ
ードを移して次のスロット６１０に備えるものとする。
プログラムプリフェッチは、１スロット、ここではスロ
ット６０８だけ停止され、したがって、このスロットに
対してＩＢＱ５０２には命令ワードがロードされない。
したがって、スロット６１０に対して、ＬＲＰＣ５３６
およびＬＷＰＣ５３２は同じＩＢＱ５０２アドレスを指
示し、Ｃｏｕｎｔ＝０である。ＩＢＱ５０２にディスパ
ッチするのに利用できるビットはないため、スロット６
１０はデコーディングに対する非使用スロットである。
しかしながら、スロット６１０中に２つの命令ワードが
ＩＢＱ５０２にフェッチされて、ＬＷＰＣ５３２をＩＢ
Ｑに沿って２ワードだけ移す。そのため、スロット６１
２に対して２つの命令ワードが利用できる。しかしなが
ら、次の２つの命令Ｌ4，Ｌ5が４８ビットを含む並列命
令であれば、スロット６１２のディスパッチはなく、さ
らなる非使用スロットがある。
【００５８】スロット６１４に対しては、ＩＢＱ５０２
で利用できる合計４つの命令ワード５０４があり、４８
ビットを含む命令Ｌ4，Ｌ5がデコーダ５１２，５１４に
ディスパッチされる。スロット６１４中に、さらなる２
つの命令ワード５０４がＩＢＱ５０２にフェッチされ
る。ＷＰＣは２×命令ワード５０４の１６パケットだけ
増加されており、したがって、ＩＢＱ５０２は満杯とな
り、ループ本体全部がフェッチされている。したがっ
て、スロット６１４のプリフェッチから生じるさらなる
２つのワード５０４がＩＢＱ５０２内にフェッチされる
が、スロット６１６に対するＷＰＣカウントはプリフェ
ッチに対してＰＣ＋１に留まることが分かるであろう。
で利用できる合計４つの命令ワード５０４があり、４８
ビットを含む命令Ｌ4，Ｌ5がデコーダ５１２，５１４に
ディスパッチされる。スロット６１４中に、さらなる２
つの命令ワード５０４がＩＢＱ５０２にフェッチされ
る。ＷＰＣは２×命令ワード５０４の１６パケットだけ
増加されており、したがって、ＩＢＱ５０２は満杯とな
り、ループ本体全部がフェッチされている。したがっ
て、スロット６１４のプリフェッチから生じるさらなる
２つのワード５０４がＩＢＱ５０２内にフェッチされる
が、スロット６１６に対するＷＰＣカウントはプリフェ
ッチに対してＰＣ＋１に留まることが分かるであろう。
【００５９】スロット６１６に対して、ループの本体は
ＩＢＱ５０２内にフェッチされており、ＩＢＱには利用
できる３２ワードがある。これはＩＢＱ５０２の最大サ
イズであり、したがって、ループのさらなる繰返しを形
成する先のさらなるスロット６１８，６２０に対して、
フェッチはスイッチオフされる。
ＩＢＱ５０２内にフェッチされており、ＩＢＱには利用
できる３２ワードがある。これはＩＢＱ５０２の最大サ
イズであり、したがって、ループのさらなる繰返しを形
成する先のさらなるスロット６１８，６２０に対して、
フェッチはスイッチオフされる。
【００６０】ループの最後の反復に対して、ＩＢＱ５０
２を満杯にしてキュー内のギャップを回避するために、
スロット６２６でフェッチはスイッチオンし戻される。
２を満杯にしてキュー内のギャップを回避するために、
スロット６２６でフェッチはスイッチオンし戻される。
【００６１】したがって、ループの本体に対して、最初
および最後の反復を除けばパイプラインフェッチフェー
ズはない。したがって、プログラムメモリアクセスはな
い。より少ないプログラムメモリアクセスが実行される
ため、従来のループに比べてループ中の消費電力が低減
される。
および最後の反復を除けばパイプラインフェッチフェー
ズはない。したがって、プログラムメモリアクセスはな
い。より少ないプログラムメモリアクセスが実行される
ため、従来のループに比べてループ中の消費電力が低減
される。
【００６２】もう１つの好ましい実施例では、ローカル
ループに対するブロックサイズを最大とするために、処
理エンジンはＩＢＱ５０２内の命令ワードを揃えるよう
に構成される。命令ワードを揃えることによって、ロー
カルループに対する開始および終り命令をＩＢＱ５０２
の各境界にできるだけ近く配置するように作動すること
ができる。
ループに対するブロックサイズを最大とするために、処
理エンジンはＩＢＱ５０２内の命令ワードを揃えるよう
に構成される。命令ワードを揃えることによって、ロー
カルループに対する開始および終り命令をＩＢＱ５０２
の各境界にできるだけ近く配置するように作動すること
ができる。
【００６３】処理エンジンは、ローカルループに対する
ブロックサイズを最大とするようにＩＢＱ５０２内の命
令のアライメントを構成するアセンブラを含むことがで
きる。
ブロックサイズを最大とするようにＩＢＱ５０２内の命
令のアライメントを構成するアセンブラを含むことがで
きる。
【００６４】図９は、一体型キーボード１２およびディ
スプレイ１４を有する移動体電話のような移動体通信装
置における本発明の態様を具現するデジタルシステムの
一例を示す。集積回路４０にパッケージされた本発明の
態様を具現するデジタル信号プロセッサを有するデジタ
ルシステム１０は、キーボード１２に接続されており、
そこで適切なキーボードアダプタ（不図示）を介してデ
ィスプレイ１４に接続され、そこで適切なディスプレイ
アダプタ（不図示）を介して無線周波数（ＲＦ）回路１
６に接続されている。ＲＦ回路１６は、アンテナ１８に
接続されている。集積回路４０は、複数の表面実装用コ
ンタクトを含んでいる。しかしながら、集積回路は、他
の構成、たとえば回路の下面上の複数のピンがゼロ挿入
力ソケット内に実装される構成やその他任意の適切な構
成とすることができる。
スプレイ１４を有する移動体電話のような移動体通信装
置における本発明の態様を具現するデジタルシステムの
一例を示す。集積回路４０にパッケージされた本発明の
態様を具現するデジタル信号プロセッサを有するデジタ
ルシステム１０は、キーボード１２に接続されており、
そこで適切なキーボードアダプタ（不図示）を介してデ
ィスプレイ１４に接続され、そこで適切なディスプレイ
アダプタ（不図示）を介して無線周波数（ＲＦ）回路１
６に接続されている。ＲＦ回路１６は、アンテナ１８に
接続されている。集積回路４０は、複数の表面実装用コ
ンタクトを含んでいる。しかしながら、集積回路は、他
の構成、たとえば回路の下面上の複数のピンがゼロ挿入
力ソケット内に実装される構成やその他任意の適切な構
成とすることができる。
【００６５】当業者ならば、この明細書を読めば本発明
の範囲内でさまざまな修正が自明であろう。たとえば、
ループの本体を含む命令は、完全な４８ビット並列命令
である必要はなく、並列命令である必要さえ全くない。
さらに、ループは、全てのＩＢＱを取り上げる必要はな
く、上述したものよりも小さくすることができる。さら
に、プログラムメモリはメモリキャッシュを含むことが
できる。
の範囲内でさまざまな修正が自明であろう。たとえば、
ループの本体を含む命令は、完全な４８ビット並列命令
である必要はなく、並列命令である必要さえ全くない。
さらに、ループは、全てのＩＢＱを取り上げる必要はな
く、上述したものよりも小さくすることができる。さら
に、プログラムメモリはメモリキャッシュを含むことが
できる。
【００６６】明白にまたは暗黙的に開示された新しいあ
らゆる特徴もしくは特徴の組合せ、特許請求の範囲に関
連するか否か、または、本発明が取り組む問題のいずれ
かもしくは全てを緩和するか否かにかわらず、そのあら
ゆる一般化した結果が本発明の範囲に含まれるものとす
る。
らゆる特徴もしくは特徴の組合せ、特許請求の範囲に関
連するか否か、または、本発明が取り組む問題のいずれ
かもしくは全てを緩和するか否かにかわらず、そのあら
ゆる一般化した結果が本発明の範囲に含まれるものとす
る。
【００６７】ここで使用した「加えられる」、「接続さ
れる」および「接続」という用語は、電気接続経路内に
付加要素がある場合も含めて、電気的に接続されること
を意味する。
れる」および「接続」という用語は、電気接続経路内に
付加要素がある場合も含めて、電気的に接続されること
を意味する。
【００６８】本発明を実施例について説明してきたが、
本明細書に制約的な意味合いはない。当業者ならば、本
明細書を読めば発明の他のさまざまな実施例が自明であ
ろう。したがって、添付した特許請求の範囲には発明の
真の範囲および精神に入る実施例のこのようなあらゆる
修正が含まれるものとする。
本明細書に制約的な意味合いはない。当業者ならば、本
明細書を読めば発明の他のさまざまな実施例が自明であ
ろう。したがって、添付した特許請求の範囲には発明の
真の範囲および精神に入る実施例のこのようなあらゆる
修正が含まれるものとする。
【００６９】本出願は１９９８年１０月６日に欧州で出
願されたＳ．Ｎ．９８４０２４６２．０（ＴＩ−２７６
８４ＥＵ）および１９９８年１０月６日に欧州で出願さ
れたＳ．Ｎ．９８４０２４５５．４（ＴＩ−２８４３３
ＥＵ）に優先権を請求するものである。
願されたＳ．Ｎ．９８４０２４６２．０（ＴＩ−２７６
８４ＥＵ）および１９９８年１０月６日に欧州で出願さ
れたＳ．Ｎ．９８４０２４５５．４（ＴＩ−２８４３３
ＥＵ）に優先権を請求するものである。
【図１】本発明の実施例に従ったプロセッサの略ブロッ
ク図である。
ク図である。
【図２】図１のプロセッサのコアの略図である。
【図３】図１のプロセッサのコアのさまざまな実行ユニ
ットのより詳細な略ブロック図である。
ットのより詳細な略ブロック図である。
【図４】図１のプロセッサの命令バッファキューおよび
命令デコーダコントローラの略図である。
命令デコーダコントローラの略図である。
【図５】図１のプロセッサのパイプラインフェーズの表
現である。
現である。
【図６】図１のプロセッサにおけるパイプラインの動作
例の線図である。
例の線図である。
【図７】図１のプロセッサのパイプラインの動作を説明
するためのプロセッサのコアの略表現である。
するためのプロセッサのコアの略表現である。
【図８】本発明の実施例に従ってローカルループ中の命
令バッファキューの状態を示すグリッドである。
令バッファキューの状態を示すグリッドである。
【図９】本発明の実施例に組み入れるのに適したワイヤ
レス通信装置の略図である。
レス通信装置の略図である。
１０ マイクロプロセッサ ２０ プロセッサバックプレーン ２２ バックプレーンバス ２４ 命令キャッシュメモリ ２６ 周辺装置 ２８ 外部インターフェイス ３０ レジスタファイル ３２ データアドレス発生サブユニット ３４，９７０ ＡＬＵ ３６ Ｄユニットレジスタファイル ３８ ＤユニットＡＬＵ ４０ Ｄユニットシフタ ４２，４４ 累算ユニット １００ 処理エンジン １０２ 処理コア １０４ インターフェイスユニット １０６ 命令バッファユニット １０８ プログラムフローユニット １１０ アドレスデータフローユニット １１２ データ通信ユニット １１８ アドレスバス １２０ データバス １２２ プログラムリードバス １２８ プログラムアドレスバス １３０，１３２ データライトバス １３４，１３６，１４４ データリードバス １４０ 命令定数データバス １４２ アドレス定数バス １４６，１４８ 累算器ライトバス １５０，１５２ 累算器リードバス １６０，１６２ データライトアドレスバス ５０２ 命令バッファキュー ５０４ レジスタ ５１２，５１４ 命令デコーダ ５２０，５２１，９１８，９２２，９４６，９４７ マ
ルチプレクサ ５３０ ライトプログラムカウンタ ５３２ ローカルライトプログラムカウンタ ５３４ リードプログラムカウンタ ５３６ ローカルリードプログラムカウンタ
ルチプレクサ ５３０ ライトプログラムカウンタ ５３２ ローカルライトプログラムカウンタ ５３４ リードプログラムカウンタ ５３６ ローカルリードプログラムカウンタ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 カリム ドジャファリアン フランス国，バンス，バチマン ビー１, レ トスカヌ，ブールバール ド ラ レ イヌ ジャンヌ 453 (72)発明者 マルク クブラ フランス国，サン ローラン ドュ バー ル，アブニュ デ プラトー フルーリ, 1697
Claims (23)
- 【請求項１】 処理エンジンを含むデジタルシステムで
あって、 処理エンジンが、 ディスパッチされるマシン読出し可能命令を実行する実
行ユニットと、 該実行ユニットにディスパッチする前に、転送される複
数のマシン読出し可能命令を一時的に格納する命令バッ
ファと、を含み、 前記実行ユニットが、第１のマシン読出し可能命令に応
答して、前記命令バッファに常駐するマシン読出し可能
命令の１ブロックの反復実行を開始し、 前記ブロックが、最初の命令および最終命令を含む、 デジタルシステム。 - 【請求項２】 前記第１の命令が、前記最初の命令の前
記バァッファ内の位置に対する前記最終命令の前記バァ
ッファ内の位置を示すオフセットを含む、請求項１記載
の処理エンジン。 - 【請求項３】 複数のパイプラインステージを有する命
令パイプラインをさらに含み、 該命令パイプラインが、プログラムメモリから命令コー
ドをフェッチして前記命令バッファに転送する命令フェ
ッチステージを提供する、 請求項２記載の処理エンジン。 - 【請求項４】 前記プログラムメモリから前記命令バッ
ファへの前記最終命令のフェッチングに続いて前記命令
フェッチステージを禁止するように作動する、請求項３
記載の処理エンジン。 - 【請求項５】 満杯である前記命令バッファに対する前
記命令フェッチステージを禁止するように作動する、請
求項４記載の処理エンジン。 - 【請求項６】 前記プログラムメモリからの命令コード
を書き込む前記命令バッファ内の位置を指示するローカ
ルライトプログラムカウンタと、 現在ディスパッチされている命令に対応する前記命令バ
ッファ内の位置を指示するローカルリードプログラムカ
ウンタとをさらに含み、 前記処理エンジンが、前記命令バッファへの命令コード
の転送を禁止するのに等しい前記ローカルライトプログ
ラムカウンタおよび前記ローカルリードプログラムカウ
ンタの所定の分離に応答する、 請求項５記載の処理エンジン。 - 【請求項７】 前記所定の分離が、前記命令バッファの
サイズに等しい、請求項６記載の処理エンジン。 - 【請求項８】 第２の命令に応答して、前記最初の命令
によって開始される繰り返し実行の反復カウントを格納
する、請求項７記載の処理エンジン。 - 【請求項９】 前記命令のブロックのパスに対して前記
反復カウントをデクリメントするように作動する、請求
項８記載の処理エンジン。 - 【請求項１０】 前記命令のブロックの最後の反復に応
答して前記命令コードフェッチステージを再開するよう
に作動する、請求項９記載の処理エンジン。 - 【請求項１１】 前記最終反復に対する前記最初の命令
のディスパッチに応答して前記命令コードフェッチステ
ージを再開するように作動する、請求項１０記載の処理
エンジン。 - 【請求項１２】 処理エンジンの動作方法であって、 命令バッファに複数の命令を格納するステップと、 前記複数の命令の命令ブロックを繰り返し実行するステ
ップと、 を含む、方法。 - 【請求項１３】 プログラムメモリから命令コードをフ
ェッチして前記命令バッファ内に転送し前記複数の命令
を形成するステップをさらに含む、請求項１２記載の方
法。 - 【請求項１４】 前記命令ブロックへの最終命令のフェ
ッチングに続いて命令コードのフェッチングを禁止する
ステップをさらに含む、請求項１３記載の方法。 - 【請求項１５】 満杯である前記命令バッファに転送す
る命令コードのフェッチングを禁止するステップをさら
に含む、請求項１４記載の方法。 - 【請求項１６】 命令が実行される前記命令バッファ内
の第１の位置およびプログラムメモリから転送された命
令を書き込む前記命令バッファ内の第２の位置を監視す
るステップと、 所定値に等しい前記第１の位置と第２の位置との間の差
に対する前記フェッチングを禁止するステップと、 をさらに含む、請求項１５記載の方法。 - 【請求項１７】 前記所定値が、命令バッファサイズで
ある、請求項１６記載の方法。 - 【請求項１８】 前記ブロックの前記繰返し実行に対す
る反復カウントを格納するステップをさらに含む、請求
項１７記載の方法。 - 【請求項１９】 前記命令ブロックのパスに対して前記
反復カウントをデクリメントするステップをさらに含
む、請求項１８記載の方法。 - 【請求項２０】 前記命令の本体の最後の繰返しに対す
る前記フェッチングを再開するステップをさらに含む、
請求項１９記載の方法。 - 【請求項２１】 前記命令ブロックに対する最初および
／または最終命令を前記命令バッファの各境界と揃える
ステップをさらに含む、請求項２０記載の方法。 - 【請求項２２】 前記命令ブロックを形成する前記命令
をコンパイリングまたはアセンブリングして、前記命令
ブロックに対する最初および／または最終命令を前記命
令バッファの各境界と揃えるステップをさらに含む、請
求項２１記載の方法。 - 【請求項２３】 セルラー電話機である請求項１記載の
デジタルシステムであって、 キーボードアダプタを介して前記プロセッサに接続され
た一体型キーボードと、 ディスプレイアダプタを介して前記プロセッサに接続さ
れたディスプレイと、 前記プロセッサに接続された無線周波数（ＲＦ）回路
と、 ＲＦ回路に接続されたアンテナと、 を含む、デジタルシステム。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| EP98402462A EP0992894A1 (en) | 1998-10-06 | 1998-10-06 | Apparatus and method for loop execution |
| EP98402462.0 | 1998-10-06 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000276351A true JP2000276351A (ja) | 2000-10-06 |
Family
ID=8235519
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
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| JP11321533A Pending JP2000276351A (ja) | 1998-10-06 | 1999-10-06 | ローカル命令ルーピングを有するプロセッサ |
Country Status (2)
| Country | Link |
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| EP (1) | EP0992894A1 (ja) |
| JP (1) | JP2000276351A (ja) |
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1998
- 1998-10-06 EP EP98402462A patent/EP0992894A1/en not_active Withdrawn
-
1999
- 1999-10-06 JP JP11321533A patent/JP2000276351A/ja active Pending
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Also Published As
| Publication number | Publication date |
|---|---|
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