JP2000148474A - 計算した繰返し命令を有するプロセッサ - Google Patents

Abstract

(57)【要約】 【課題】 デジタル信号プロセッサ等の処理エンジンの
性能を向上させる。 【解決手段】 デジタル信号プロセッサのような処理エ
ンジンは、実行機構９００と繰返しカウントレジスタ９
０２と繰返しカウントインデックスレジスタ９２２とを
含んでいる。実行機構９００は、繰返し命令に対して繰
返しカウントインデックスレジスタ９２２を繰返しカウ
ントレジスタ９０２の内容で初期化し、繰返しカウント
レジスタ９０２の内容を修正するように動作する。繰返
し命令は２つの部分を含み、その第１の部分は繰返しカ
ウントインデックスレジスタ９２２を初期化しかつ後続
命令の繰返しを開始し、その第２の部分は繰返しカウン
トレジスタ９０２の内容を修正する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、プログラムフロー
を繰り返すように構成可能な処理エンジンに関する。

【０００２】

【従来の技術】多数の命令実行ユニットを使用してマイ
クロプロセッサで命令の並列実行を行うことが知られて
いる。このような並列実行を行うための多くの異なるア
ーキテクチュアが知られている。並列実行により、全体
処理速度が増大する。典型的には、多数の命令は、命令
バッファに並列に与えられたのち、並列にデコードさ
れ、実行ユニットにディスパッチされる。マイクロプロ
セッサは、ソフトウェアを実行するために高い命令スル
ープットを必要とする汎用プロセッサエンジンであり、
関連する特定のソフトウェアアプリケーションに応じて
広範な処理必要条件を有することがある。さらに、並列
性をサポートするために、複雑なオペレーティングシス
テムが並列実行用の命令のスケジューリングを制御する
のに必要とされている。

【０００３】多くの異なるタイプの処理エンジンが知ら
れており、マイクロプロセッサはその一例にすぎない。
たとえば、デジタル信号プロセッサ（ＤＳＰ）は特に特
定用途において広く使用されている。ＤＳＰは、典型的
には、関連するアプリケーションの性能を最適化するよ
うに構成され、それを達成するために、より特殊化され
た実行ユニットおよび命令セットを利用する。

【０００４】ＤＳＰやマイクロプロセッサでは、プログ
ラムメモリに格納された機械読取り可能命令が、演算や
機能を行うためにプロセッサによって逐次実行される。
機械読取り可能命令のシーケンスは「プログラム」と呼
ばれる。プログラム命令は典型的には逐次実施される
が、ある命令は、プログラムシーケンスを中断させて、
プログラムフローが命令のブロックを繰り返すようにす
ることができる。このような命令のブロックの繰返しは
「ルーピング」として知られており、命令のブロックは
「ループ」として知られている。あるプロセッサ応用、
特に信号処理では、処理アルゴリズはいわゆる「入れ子
型ループ」計算を必要とする。入れ子型ループは、プロ
グラムコードのアウターループの本体内に含まれるプロ
グラムコードのループである。しばしば、インナールー
プは、アウターループの現在のステップに応じて異なる
回数反復する必要がある単一命令である。

【０００５】ループを行うときは、繰り返される命令を
フェッチするために、たとえばプログラムメモリへのメ
モリアクセスを行わなければならない。典型的には、プ
ログラムメモリのようなメモリはチップには常駐せず、
メモリアクセスは著しいプロセッササイクルオーバヘッ
ドを表す。そのため、特にプログラムループが頻繁に利
用されそうなアプリケーションに対して、節電と低消費
電力での高速処理とに反するものとなる。

【０００６】

【発明が解決しようとする課題】本発明は、限定はしな
いがたとえばデジタル信号プロセッサのような処理エン
ジンの性能改善に向けられている。

【０００７】

【課題を解決するための手段】本発明の第１の態様によ
れば、実行機構を含む処理エンジンが提供される。処理
エンジンは、繰返しカウントレジスタと繰返しカウント
インデックスレジスタとも含んでいる。実行機構は、繰
返し命令に応答して、繰返しカウントインデックスレジ
スタを繰返しカウントレジスタの内容で初期化するとと
もに、繰返しカウントレジスタの内容を修正する。

【０００８】本発明の第２の態様によれば、繰返し命令
の実行を含む処理エンジンの操作方法が提供される。繰
返し命令は、以下のように実行される。 i）繰返しカウントインデックスレジスタを繰返しカウ
ントレジスタの内容で初期化し、 ii）繰返しカウントレジスタを修正する。

【０００９】本発明の第１および第２の態様による好ま
しい実施例は、繰返しカウントインデックスレジスタと
繰返しカウントレジスタとを単一命令で結合することに
よって繰返しカウントインデックスレジスタを初期化す
るとともに繰返しカウントレジスタを並列に修正するこ
とにより、改善された処理スループットを提供する。さ
らに、繰返しカウントインデックスレジスタがレジスタ
（繰返しカウントレジスタ）から初期化されるため、メ
モリアクセス遅延が低減され、より迅速に繰返しを開始
することができる。

【００１０】好ましくは、処理エンジンは、第１および
第２の部分を含む繰返し命令に応答し、かつ、第１の部
分に応答して繰返しカウントインデックスレジスタを初
期化し、第２の部分に応答して前記繰返しカウントレジ
スタの内容を修正する。

【００１１】好ましくは、第２の部分は、繰返しカウン
トレジスタの内容を修正するオペランドを有するデータ
命令を含んでいる。

【００１２】より好ましくは、データ命令は、前記オペ
ランドと繰返しカウントレジスタ内容とを含み、算術論
理演算装置により適切に実現される算術演算を含んでい
る。

【００１３】オペランドは、一定値、または、レジスタ
自体がもう１つの演算の結果で更新されるため繰返しカ
ウントレジスタの更新にフレクシビリティを与えるレジ
スタ値とすることができる。

【００１４】適切には、繰返しカウントインデックスレ
ジスタは、プログラムメモリおよび／またはプログラム
および／または処理レジスタから初期化することができ
る。

【００１５】一般的にはレジスタ内容がゼロに等しくな
いことである所定の条件を繰返しカウントインデックス
レジスタ内容が満たす限り、実行機構は後続命令の実行
を繰り返す。典型的には、繰返しカウントインデックス
レジスタの内容は、第２の命令の各実行に対して１だけ
デクリメントされる。

【００１６】一般的には、処理エンジンは、繰返しカウ
ントインデックスレジスタの内容をデクリメントするデ
クリメントユニットに結合された繰返しカウントインデ
ックスレジスタを含む繰返しカウント回路と、繰返しカ
ウントインデックスの内容を所定値と比較する比較器
と、比較器の出力に結合されて所定値に対応する繰返し
カウントインデックスレジスタの内容に対する第２の命
令のさらなる実行を禁止する制御ユニットとを含んでい
る。

【００１７】典型的には、実行機構は、複数のパイプラ
インステージを含む命令パイプラインを含んでいる。実
行機構は、各パイプラインステージで応答して繰返しカ
ウントインデックスレジスタを初期化し繰返しカウント
レジスタの内容を修正するようにされている。好ましく
は、実行機構は、命令パイプラインの早期ステージ、た
とえばパイプラインのデコードステージで応答して後続
命令を実行する繰返しカウントインデックスレジスタを
修正する。

【００１８】本発明の実施例によれば、現在の繰返し命
令の一部として更新された次のループに対する反復数を
有する繰返しサイクルを実行するのに少ない処理サイク
ルで済む。したがって、データ処理装置による消費電力
が低減される。そのため、本発明の実施例はワイヤレス
通信装置のようなポータブル装置に使用するのに特に適
している。典型的には、このようなワイヤレス通信装置
は、液晶ディスプレイやＴＦＴディスプレイのようなデ
ィスプレイおよび通信装置にデータを入力するためのキ
ーパッドやキーボードを含むユーザインターフェイスを
含んでいる。さらに、ワイヤレス通信装置は、無線電話
網などとワイヤレス通信を行うためのアンテナも含んで
いる。

【００１９】

【発明の実施の形態】本発明は、たとえば特定用途集積
回路（ＡＳＩＣ）で実現されるデジタル信号プロセッサ
（ＤＳＰ）に特に応用されるが、他の形式の処理エンジ
ンにも応用される。

【００２０】図１は、本発明の一実施例を有するマイク
ロプロセッサ１０のブロック図である。マイクロプロセ
ッサ１０は、デジタル信号プロセッサ（ＤＳＰ）であ
る。分かり易くするために、図１は、マイクロプロセッ
サ１０の本発明の一実施例を理解するのに関係のある部
分のみを示す。ＤＳＰの一般的構造の詳細は、よく知ら
れており、他で容易に確かめることができる。たとえ
ば、フレデリック・ブートウドらの米国特許第５，０７
２，４１８号には、ＤＳＰが詳細に記載されており、本
開示の一部としてここに援用する。ギャリー・スオボダ
らの米国特許第５，３２９，４７１号には、ＤＳＰのテ
ストおよびエミュレート方法が詳細に記載されており、
本開示の一部としてここに援用する。マイクロプロセッ
サの分野の当業者であれば本発明を製造し使用できるよ
うに、マイクロプロセッサ１０の本発明の一実施例に関
連する部分の詳細が、以下に十分詳しく説明される。

【００２１】本発明の態様から利益を得ることができる
いくつかのシステムの例が、本開示の一部としてここに
援用される米国特許第５，０７２，４１８号に、特に米
国特許第５，０７２，４１８号の図２〜図１８に記載さ
れている。性能を改善するかコストを低減する本発明の
一態様を組み入れたマイクロプロセッサを使用して、米
国特許第５，０７２，４１８号に記載されたシステムを
さらに改善することができる。そのようなシステムは、
限定はしないが、産業プロセスコントロール，自動車シ
ステム，モータコントロール，ロボットコントロールシ
ステム，衛星電気通信システム，エコーキャンセリング
システム，モデム，ビデオイメージングシステム，音声
認識システムおよび暗号付ボコーダ−モデムシステムな
どを含む。

【００２２】図１のマイクロプロセッサのさまざまなア
ーキテクチュア上の特徴および完全な命令セットの説明
が、同じ譲受人による特許出願第 号（ＴＩ−
２８４３３）に記載されており、本開示の一部としてこ
こに援用する。

【００２３】次に、本発明によるプロセッサの一例の基
本的アーキテクチュアについて説明する。図１は、本発
明の一つの典型的な実施例を形成するプロセッサ１０の
全体略図である。プロセッサ１０は、処理エンジン１０
０とプロセッサバックプレーン２０とを含んでいる。本
実施例では、プロセッサは、特定用途集積回路（ＡＳＩ
Ｃ）に実現されたデジタル信号プロセッサ１０である。

【００２４】図１に示すように、処理エンジン１００
は、処理コア１０２と処理コア１０２を処理コア１０２
の外部のメモリユニットとインターフェイスさせるメモ
リインターフェイスすなわち管理ユニット１０４とを有
する中央処理装置（ＣＰＵ）を形成する。

【００２５】プロセッサバックプレーン２０は、バック
プレーンバス２２を含み、それには処理エンジンのメモ
リ管理ユニット１０４が接続されている。バックプレー
ンバス２２には、命令キャッシュメモリ２４，周辺装置
２６および外部インターフェイス２８も接続されてい
る。

【００２６】他の実施例では、異なる構成および／また
は異なる技術を使用して本発明を実現できることが分か
るであろう。たとえば、処理エンジン１００はプロセッ
サ１０を形成することができ、プロセッサバックプレー
ン２０はそこから分離されている。処理エンジン１００
は、たとえば、バックプレーンバス２２，周辺装置およ
び外部インターフェイスを支持するバックプレーン２０
から独立してその上に搭載されたＤＳＰであり得る。処
理エンジン１００は、たとえば、ＤＳＰではなくマイク
ロプロセッサとすることができ、ＡＳＩＣ技術以外の技
術で実現することができる。処理エンジンまたは処理エ
ンジンを含むプロセッサは１つ以上の集積回路に実現す
ることができる。

【００２７】図２は、処理コア１０２の一実施例の基本
構造を示す。図から分かるように、処理コア１０２は、
４つの要素、すなわち、命令バッファユニット（Ｉユニ
ット）１０６と３つの実行ユニットとを含んでいる。実
行ユニットは、プログラムフローユニット（Ｐユニッ
ト）１０８と、アドレスデータフローユニット（Ａユニ
ット）１１０と、命令バッファユニット（Ｉユニット）
１０６から復号された命令を実行しプログラムフローを
制御かつ監視するデータ計算ユニット（Ｄユニット）１
１２とである。

【００２８】図３は、処理コア１０２のＰユニット１０
８，Ａユニット１１０およびＤユニット１１２を詳細に
示すとともに、処理コア１０２のさまざまな要素を接続
するバス構造を示す。Ｐユニット１０８は、たとえば、
ループ制御回路と、ＧｏＴｏ／分岐制御回路と、リピー
トカウンタレジスタおよび割込みマスク，フラグまたは
ベクトルレジスタのようなプログラムフローを制御し監
視するさまざまなレジスタとを含んでいる。Ｐユニット
１０８は、汎用データライトバス（ＥＢ，ＦＢ）１３
０，１３２とデータリードバス（ＣＢ，ＤＢ）１３４，
１３６とアドレス定数バス（ＫＡＢ）１４２とに結合さ
れている。さらに、Ｐユニット１０８は、ＣＳＲ，ＡＣ
ＢおよびＲＧＤとラベルされたさまざまなバスを介して
Ａユニット１１０およびＤユニット１１２内のサブユニ
ットに結合されている。

【００２９】図３に示すように、本実施例では、Ａユニ
ット１１０はレジスタファイル３０とデータアドレス発
生サブユニット（ＤＡＧＥＮ）３２と算術および論理演
算装置（ＡＬＵ）３４とを含んでいる。Ａユニットレジ
スタファイル３０はさまざまなレジスタを含み、それら
中には、アドレス発生だけでなくデータフローにも使用
できる１６ビットポインタレジスタ（ＡＲ０，．．．，
ＡＲ７）およびデータレジスタ（ＤＲ０，．．．，ＤＲ
３）がある。さらに、レジスタファイルは、１６ビット
巡回バッファレジスタと７ビットデータページレジスタ
とを含んでいる。汎用バス（ＥＢ，ＦＢ，ＣＢ，ＤＢ）
１３０，１３２，１３４，１３６だけでなく、データ定
数バス１４０およびアドレス定数バス１４２がＡユニッ
トレジスタファイル３０に結合されている。Ａユニット
レジスタファイル３０は、それぞれ反対方向に作動する
１方向性バス１４４，１４６によってＡユニットＤＡＧ
ＥＮユニット３２に結合されている。ＤＡＧＥＮユニッ
ト３２は、１６ビットＸ／Ｙレジスタと、たとえば処理
エンジン１００内のアドレス発生を制御し監視する係数
およびスタックポインタレジスタとを含んでいる。

【００３０】Ａユニット１１０は、加算，減算およびＡ
ＮＤ，ＯＲおよびＸＯＲ論理演算子などのＡＬＵに典型
的に関連する機能だけでなくシフタ機能も含むＡＬＵ３
４も含んでいる。ＡＬＵ３４は、汎用バス（ＥＢ，Ｄ
Ｂ）１３０，１３６および命令定数データバス（ＫＤ
Ｂ）１４０にも結合されている。ＡユニットＡＬＵは、
Ｐユニット１０８レジスタファイルからレジスタ内容を
受信するＰＤＡバスによってＰユニット１０８に結合さ
れている。ＡＬＵ３４は、アドレスおよびデータレジス
タ内容を受信するバスＲＧＡ，ＲＧＢとレジスタファイ
ル３０のアドレスおよびデータレジスタに転送するバス
ＲＧＤとによってＡユニットレジスタファイル３０にも
結合されている。

【００３１】図から分かるように、Ｄユニット１１２
は、Ｄユニットレジスタファイル３６と、ＤユニットＡ
ＬＵ３８と、Ｄユニットシフタ４０と、２つの乗算およ
び累算ユニット（ＭＡＣ１，ＭＡＣ２）４２，４４とを
含んでいる。Ｄユニットレジスタファイル３６とＤユニ
ットＡＬＵ３８とＤユニットシフタ４０とは、バス（Ｅ
Ｂ，ＦＢ，ＣＢ，ＤＢ，ＫＤＢ）１３０，１３２，１３
４，１３６，１４０に結合され、また、ＭＡＣユニット
４２，４４は、バス（ＣＢ，ＤＢ，ＫＤＢ）１３４，１
３６，１４０とデータリードバス（ＢＢ）１４４とに結
合されている。Ｄユニットレジスタファイル３６は、４
０ビット累算器（ＡＣ０，．．．，ＡＣ３）と１６ビッ
ト遷移レジスタとを含んでいる。また、Ｄユニット１１
２は、Ａユニット１１０の１６ビットポインタおよびデ
ータレジスタをソースとして利用したり、４０ビット累
算器の他にデスティネーションレジスタを利用すること
ができる。Ｄユニットレジスタファイル３６は、累算器
ライトバス（ＡＣＷ０，ＡＣＷ１）１４６，１４８を介
してＤユニットＡＬＵ３８およびＭＡＣ１＆２ ４２，
４４から、また、累算器ライトバス（ＡＣＷ１）１４８
を介してＤユニットシフタ４０から、データを受信す
る。データは、累算器リードバス（ＡＣＲ０，ＡＣＲ
１）１５０，１５２を介してＤユニットレジスタファイ
ル累算器からＤユニットＡＬＵ３８，Ｄユニットシフタ
４０およびＭＡＣ１＆２ ４２，４４に読み出される。
ＤユニットＡＬＵ３８とＤユニットシフタ４０とは、Ｅ
ＦＣ，ＤＲＢ，ＤＲ２およびＡＣＢとラベルされたさま
ざまなバスを介してＡユニット１０８のサブユニットに
も結合されている。

【００３２】図４を参照すると、３２ワード命令バッフ
ァキュー（ＩＢＱ）５０２を含む命令バッファユニット
１０６が示されている。ＩＢＱ５０２は、８ビットバイ
ト５０６に論理的に分割された３２×１６ビットレジス
タ５０４を含んでいる。命令は、３２ビットプログラム
バス（ＰＢ）１２２を介してＩＢＱ５０２に到来する。
命令は、ローカルライトプログラムカウンタ（ＬＷＰ
Ｃ）５３２によって指示される位置に３２ビットサイク
ルでフェッチされる。ＬＷＰＣ５３２は、Ｐユニット１
０８に位置されたレジスタに含まれている。Ｐユニット
１０８は、ローカルリードプログラムカウンタ（ＬＲＰ
Ｃ）５３６レジスタとライトプログラムカウンタ（ＷＰ
Ｃ）５３０レジスタおよびリードプログラムカウンタ
（ＲＰＣ）５３４レジスタとをも含んでいる。ＬＲＰＣ
５３６は、命令デコーダ５１２，５１４にロードされる
次の一つまたは複数の命令のＩＢＱ５０２内の位置を指
示する。すなわち、ＬＲＰＣ５３４は、デコーダ５１
２，５１４に現在ディスパッチされている命令のＩＢＱ
５０２内の位置を指示する。ＷＰＣは、パイプラインに
対する命令コードの次の４バイトの始まりのプログラム
メモリ内のアドレスを指示する。ＩＢＱ内への各フェッ
チに対して、プログラムメモリからの次の４バイトが命
令境界とは無関係にフェッチされる。ＲＰＣ５３４は、
デコーダ５１２，５１４に現在ディスパッチされている
命令のプログラムメモリ内のアドレスを指示する。

【００３３】命令は、４８ビットワードに形成され、マ
ルチプレクサ５２０，５２１を介して４８ビットバス５
１６によって命令デコーダ５１２，５１４にロードされ
る。当業者ならば、命令は４８ビット以外のワードに形
成することができること、また、本発明は前記した特定
の実施例に限定されるものではないことが、分かるであ
ろう。

【００３４】バス５１６は、任意の１命令サイクル中
に、デコーダ当たり１つずつ、最大２つの命令をロード
することができる。命令の組合せは、４８ビットバスの
両端間にわたって適合する８，１６，２４，３２，４０
および４８ビットのフォーマットの任意の組合せとする
ことができる。１サイクル中に１命令しかロードできな
い場合には、デコーダ１，５１２がデコーダ２，５１４
に優先してロードされる。次に、各命令は、それらを実
行するために、また、命令または演算が実行されるべき
データにアクセスするために、各機能ユニットに転送さ
れる。命令デコーダに通される前に、命令はバイト境界
上でアラインされる。アライメントは、その復号中に前
の命令に対して引き出されたフォーマットに基づいて行
われる。バイト境界を有する命令のアライメントに関連
する多重化は、マルチプレクサ５２０，５２１で実行さ
れる。

【００３５】プロセッサコア１０２は７ステージパイプ
ラインを介して命令を実行し、その各ステージは図５を
参照して説明される。

【００３６】パイプラインの第１ステージは、ＰＲＥ−
ＦＥＴＣＨ（Ｐ０）ステージ２０２であり、このステー
ジ中に、メモリインターフェイスまたはメモリ管理ユニ
ット１０４のアドレスバス（ＰＡＢ）１１８上にアドレ
スを表明することによって次のプログラムメモリ位置が
アドレス指定される。

【００３７】次のステージ、ＦＥＴＣＨ（Ｐ１）ステー
ジ２０４では、プログラムメモリが読み出され、Ｉユニ
ット１０６がメモリ管理ユニット１０４からＰＢバス１
２２を介して充填される。

【００３８】パイプラインはＰＲＥ−ＦＥＴＣＨおよび
ＦＥＴＣＨステージ中に割り込まれて逐次プログラムフ
ローを中断してプログラムメモリ内の他の命令、たとえ
ば分岐命令を指示することができる点で、ＰＲＥ−ＦＥ
ＴＣＨおよびＦＥＴＣＨステージは残りのパイプライン
ステージから独立している。

【００３９】次に、命令バッファ内の次の命令が、第３
ステージＤＥＣＯＤＥ（Ｐ２）２０６でデコーダ５１２
または複数のデコーダ５１４にディスパッチされ、そこ
で、命令は、復号されて、その命令を実行する実行ユニ
ット、たとえばＰユニット１０８，Ａユニット１１０ま
たはＤユニット１１２にディスパッチされる。復号ステ
ージ２０６は、命令のクラスを示す第１の部分と命令の
フォーマットを示す第２の部分と命令に対するアドレス
指定モードを示す第３の部分とを含む命令の少なくとも
一部を復号することを含んでいる。

【００４０】次のステージはＡＤＤＲＥＳＳ（Ｐ３）ス
テージ２０８であり、そこでは、命令内で使用されるデ
ータのアドレスが計算されるか、命令がプログラム分岐
すなわちジャンプを必要とする場合には新しいプログラ
ムアドレスが計算される。各計算は、Ａユニット１１０
またはＰユニット１０８でそれぞれ行われる。

【００４１】ＡＣＣＥＳＳ（Ｐ４）ステージ２１０で
は、リードオペランドのアドレスが出力されたのち、Ｘ
ｍｅｍ間接アドレス指定モードを有するＤＡＧＥＮ Ｘ
演算子でアドレスが発生されているメモリオペランド
が、間接アドレス指定されたＸメモリ（Ｘｍｅｍ）から
読み出される。

【００４２】パイプラインの次のステージはＲＥＡＤ
（Ｐ５）ステージ２１２であり、そこでは、Ｙｍｅｍ間
接アドレス指定モードを有するＤＡＧＥＮ Ｙ演算子内
または係数アドレスモードを有するＤＡＧＥＮ Ｃ演算
子内でアドレスが発生されているメモリオペランドが、
読み出される。命令の結果が書き込まれるメモリ位置の
アドレスが出力される。

【００４３】デュアルアクセスの場合には、リードオペ
ランドをＹパスで発生し、ライトオペランドをＸパスで
発生することもできる。

【００４４】最後に、命令がＡユニット１１０内または
Ｄユニット１１２内で実行される実行ＥＸＥＣ（Ｐ６）
ステージ２１４がある。次に、結果がデータレジスタま
たは累算器に格納されるか、リード／モディファイ／ラ
イト用またはストア命令用のメモリに書き込まれる。さ
らに、シフト演算がＥＸＥＣステージ中に累算器内のデ
ータになされる。

【００４５】次に、パイプラインプロセッサの動作の基
本的原理について図６を参照して説明する。図６から分
かるように、第１の命令３０２に対して、連続パイプラ
インステージが期間Ｔ₁〜Ｔ₇にわたって行われる。各期
間はプロセッサマシンクロックに対するクロックサイク
ルである。前の命令が次のパイプラインステージに移行
しているため、第２の命令３０４が期間Ｔ₂でパイプラ
インに入ることができる。第３の命令３０６に対して、
ＰＲＥ−ＦＥＴＣＨステージ２０２が期間Ｔ₃で行われ
る。図６から分かるように、７ステージパイプラインに
対して、合計７つの命令を同時に処理することができ
る。７つの命令３０２〜３１４の全てに対して、図６は
期間Ｔ₇でそれら全てが処理中であることを示してい
る。このような構造は命令の処理に一形式の並列性を付
加する。

【００４６】図７に示すように、本発明のこの実施例
は、２４ビットアドレスバス１１４および双方向１６ビ
ットデータバス１１６を介して外部メモリユニット（不
図示）に結合されるメモリ管理ユニット１０４を含んで
いる。さらに、メモリ管理ユニット１０４は２４ビット
アドレスバス１１８および３２ビット双方向データバス
１２０を介してプログラム格納メモリ（不図示）に結合
されている。メモリ管理ユニット１０４は３２ビットプ
ログラムリードバス（ＰＢ）１２２を介してマシンプロ
セッサコア１０２のＩユニット１０６にも結合されてい
る。Ｐユニット１０８，Ａユニット１１０およびＤユニ
ット１１２はデータリードおよびデータライトバスおよ
び対応するアドレスバスを介してメモリ管理ユニット１
０４に結合されている。Ｐユニット１０８はさらにプロ
グラムアドレスバス１２８に結合されている。

【００４７】より詳細には、Ｐユニット１０８は２４ビ
ットプログラムアドレスバス１２８と２つの１６ビット
データライトバス（ＥＢ，ＦＢ）１３０，１３２と２つ
の１６ビットデータリードバス（ＣＢ，ＤＢ）１３４，
１３６とによってメモリ管理ユニット１０４に結合され
ている。Ａユニット１１０は、２つの２４ビットデータ
ライトアドレスバス（ＥＡＢ，ＦＡＢ）１６０，１６２
と２つの１６ビットデータライトバス（ＥＢ，ＦＢ）１
３０，１３２と３つのデータリードアドレスバス（ＢＡ
Ｂ，ＣＡＢ，ＤＡＢ）１６４，１６６，１６８と２つの
１６ビットデータリードバス（ＣＢ，ＤＢ）１３４，１
３６とを介してメモリ管理ユニット１０４に結合されて
いる。Ｄユニット１１２は、２つのデータライトバス
（ＥＢ，ＦＢ）１３０，１３２と３つのデータリードバ
ス（ＢＢ，ＣＢ，ＤＢ）１４４，１３４，１３６とを介
してメモリ管理ユニット１０４に結合されている。

【００４８】図７は、たとえば分岐命令を転送する、Ｉ
ユニット１０６からＰユニット１０８への命令の通過を
参照符号１２４で表示している。さらに、図７は、Ｉユ
ニット１０６からＡユニット１１０およびＤユニット１
１２へのデータの通過を参照符号１２６，１２８でそれ
ぞれ表示している。

【００４９】一般的には、ループを開始する命令はルー
プの反復数を設定する。それは最大反復数に対する変数
を設定して行うことができ、また、その変数は各反復に
対してデクリメントされ、より低いカットオフに達する
と反復が中止されるかその逆とされる。随意に、反復変
数がその最小値からステップダウンするか最大値までス
テップアップするステップサイズを決定するために、
「ステップ」のようなパラメータをループの前に初期化
することができる。

【００５０】明細書の序文で述べたように、あるプロセ
ッサ応用、特に信号処理に対して、処理アルゴリズムは
いわゆる「入れ子型ループ」計算を必要とする。しばし
ば、インナーループは、アウターループの現在ステップ
に応じて変動する回数だけ反復する必要のある単一命令
である。このようなアルゴリズムの例を下記に示す。

【００５１】

【数１】

【００５２】ここで、ｊはアウターループの現在ステッ
プ変数、ｉはインナーループの現在ステップレベルであ
る。変数NUMBER OF ITERATIONはアウターループの総繰
返し数である。反復ステップはインナーループに対する
ステップサイズである。single cycle functionは任
意適切な単一サイクルプロセッサ命令または並列実行命
令に対する包括的記述である。インナーループの反復数
はアウターループの現在ステップ（ｊ）に従属している
ことが分かるであろう。この効果を図８Ａおよび図８Ｂ
に示す。

【００５３】図８Ａは、上述のアルゴリズム（１）と同
様に、アウターループのステップ位置８０４が増加する
につれて増加するインナーループの命令８０２の数を示
す。または、アルゴリズム（１）は次のように修正する
ことができる。

【００５４】

【数２】

【００５５】その場合には、図８Ｂに示すように、アウ
ターループのステップ位置８０８が減少するにつれてイ
ンナーループの反復８０６の数が減少する。

【００５６】このようなアルゴリズムを適用できる応用
の一例は、ＦＩＲ／ＩＩＲフィルタの初期化フェーズ，
対称マトリクス計算およびレビンソン＆シュア帰納法で
ある。

【００５７】これまで、このようなアルゴリズムは「イ
ンライン」符号化されており、ループ引数（NUMBER OF
ITERATION）はパラメータまたは即定値（immediate c
onstant value）としてプログラムコードの一部であ
る。これは、コードの複写を必要とし、プロセッサに対
するコードサイズオーバヘッドを増大する。

【００５８】随意に、ループ反復サイズパラメータがメ
モリオペランドであれば、既知のループ構造が使用され
る。このようなアルゴリズムは、ループ構造を使用し、
従ってコードサイズを節減するが、メモリアクセスが必
要であるため、プロセッササイクルオーバヘッドがあ
る。メモリが読み出される命令パイプラインステージと
繰返しカウンタレジスタが初期化されるパイプラインス
テージとは異なるため、プロセッササイクルオーバヘッ
ドが生じる。それにより、命令実行にレーテンシが生じ
て、パイプラインに冗長スロットが生じる。

【００５９】電子装置、特にポータブル電子装置の消費
電力を低減する要求が高まってきている。さらに、ポー
タブル電子装置は、プログラムメモリサイズを減少しお
よび／またはポータブル電子装置の機能性を高めるため
に、できるだけ効率的で小型のプログラムコードサイズ
を有することが望ましい。前記した要求は、既知のルー
プ方法では満足されない。

【００６０】背景説明として、単一ループ繰返しを実現
する既知の方法について、以下に説明する。

【００６１】図９は、データ構造の別々の部分で操作を
繰り返すためにデータ構造等中をステップする２つの既
知のアルゴリズムを示す。「State of the Art - 1」と
ラベルされたアルゴリズムを参照すると、その（ii）行
は、アドレスレジスタＡＲ１，ＡＲ２によって指示され
る位置でデータメモリに配置される２つのデータ要素の
乗算を表す。「＋」は、その演算の結果の後にアドレス
ＡＲ１，ＡＲ２がポスト・インクリメントされることを
示し、また、「％」は、アドレスＡＲ１が巡回アドレッ
シングモードでにおいてポスト・インクリメントされる
ことを示す。「 ^*」は、間接アドレッシングモードを示
す。その演算の結果はアキュムレータ１，ＡＣ１に格納
される。このような演算は積和（ＭＡＣ）演算として知
られている。（ii）行では、アドレスＡＲ１，ＡＲ２に
よって指示されるデータ要素は互いに乗算され、その結
果はアキュムレータ１，ＡＣ１の内容に加算される。
（iii）行に移ると、第１の部分は、アキュムレータ
２，ＡＣ２の高位部分（３１から１６ビット）がアドレ
スＡＲ３によって指示されるメモリ位置に格納されるこ
とを示す。アドレスＡＲ３はポスト・インクリメントさ
れる。（iii）行の第２の部分は「‖」によって並列で
あることを示す並列演算を示し、ＡＣ２の内容は前のス
テップの結果である。ＡＲ２によって指示されるデータ
要素がアキュムレータ１，ＡＣ１の高位内容（３１から
１６ビット）に加算される。アドレスポインタＡＲ２は
データレジスタＤＲθの内容によってポスト・デクリメ
ントされる。データレジスタ内容ＤＲθは、データ構造
上の次の演算にすぐ使える反復ステップ値だけデクリメ
ントされる。

【００６２】演算（i）から（iv）は（v）行から（ix）
行までに対して繰り返される。「State of the Art -
1」から分かるように、命令（ii）および（iii）は、第
１の部分で２回明確に繰り返され、第２の部分で３回繰
り返される。このようなインラインコーディングによ
り、値“iteration-step”に対応するステップでメモリ
内のデータ構造中をステップし、各ステップで同じ機能
を行うことができる。

【００６３】「State of the Art - 1」のようなアルゴ
リズムは、低レベルのプロセッササイクルを必要とする
が、大量のコードが必要である。たとえば、１０回繰返
しに対する８５サイクルの８５ワード。

【００６４】図９の「State of the Art - 2」アルゴリ
ズムを参照すると、その（i）行は、＠インナーカウン
タによって表されるアドレスにおいて現在のメモリペー
ジ上で直接アクセス可能なメモリ変数を初期化する。
（ii）行は、NB-ITERATION-1によって与えられるブロッ
クに対する繰返し数を有するblock repeat counterの
初期化である。（iii）行では、block repeat counte
rがゼロとなるまで（iv）行および（xi）行の大括弧内
の全コードが繰り返される。（v）行は「State of the
Art - 1」内の（i）行と同じ演算を行い、（vi）行はメ
モリアドレス＠inner-counterからどの繰返しカウンタ
がフェッチされるかに応答する単一命令繰返しステート
メントであり、それは（vii）行を繰り返す。（vii）行
および（viii）行は「State of the Art - 1」内の（i
i）および（iii）行に対応する。（ix）行では、アドレ
ス＠inner-counterに格納される変数が、反復ステップ
によって与えられる量だけインクリメントされる。
（x）行は「State of the Art - 1」の（iv）行に対応
する。入れ子繰返しループを利用すれば、「State of t
he Art - 1」によって達成されるのと同じ効果が達成さ
れるが、たとえば１０回繰返しに対しては僅かコードの
１３ワードだけである。しかしながら、プロセッササイ
クルの数は比較的高く、１４１である。

【００６５】本発明の好ましい実施例によれば、処理エ
ンジンは、命令繰返しループ管理に関連する命令に応答
する。好ましい実施例では、実行機構は、２部分を含む
Computed Single Repeat（ＣＳＲ）に応答する。ＣＳＲ
命令のフォーマットを下記に示す。

【００６６】

【数３】

【００６７】ここで、操作符号“repeat (CSR)は繰返し
ループを開始し、それはたとえば並列に実行可能な後続
命令または命令対をComputed Single Repeat（ＣＳＲ）
レジスタの内容の値に対応する回数だけ繰り返す。命令
の第２の部分は、値をその内容に加算することによって
ＣＳＲレジスタの内容を修正する。好ましい実施例で
は、この値はＡユニット１１０レジスタの内容である
（ＤＲ０〜ＤＲ３，ＡＲ０〜ＡＲ７）。

【００６８】表１は、４つのタイプのＣＳＲ命令に対す
る命令フォーマットを示す。最も左側の７つのアルファ
“Ｏ”は、repeat (CSR)命令操作符号を表す。その後に
並列イネーブルビット“Ｅ”が続き、それはrepeat (CS
R)命令がもう１つの命令と並列実行することを明確に可
能とする。左から４つのアルファの第３のグループは、
一定値またはＡユニット１１０レジスタファイル内のレ
ジスタの内容とすることができるＣＳＲレジスタのポス
ト修正を表す。４つのアルファの第４のグループは、re
peat (CSR)命令に対しては使用されない操作符号であ
る。

【００６９】

【表１】

【００７０】repeat (CSR)命令を利用するアルゴリズム
の一例を下記に示す。なお、ブロック繰返しカウンタＢ
ＲＣ０は、repeat (CSR)命令を含むブロック繰返しに対
する初期値ｎを有する。

【００７１】

【数４】

【００７２】図１０を参照すると、本発明の好ましい実
施例に対するrepeat (CSR)命令用の実行機構９００の操
作について説明する。実行機構９００は、算術論理演算
装置（ＡＬＵ）９０４およびマルチプレクサ９０６に結
合された出力を有するＣＳＲレジスタ９０２を含んでい
る。ＣＳＲレジスタは、Ａユニット１１０内に常駐しＡ
ＬＵ９０４好ましくはＡユニットＡＬＵに直接結合され
ているレジスタファイル９０８の一部を含んでいる。レ
ジスタファイル９０８は、レジスタセレクトライン９１
２によって制御可能な、レジスタファイル９０８内のレ
ジスタの一つの内容をマルチプレクサ９１４に選択的に
転送するゲート９１０に結合されている。マルチプレク
サ９１４は、データフロー９１６を介して即定値も受信
し、制御ライン９１８によって制御されて即定値または
レジスタファイル９０８内のレジスタの一つの内容をＡ
ＬＵ９０４に選択的に転送する。制御ライン９１８はＡ
ＬＵ９０４の動作も制御する。

【００７３】repeat (CSR)命令に応答して、ＣＳＲレジ
スタ９０２の現在の内容をマルチプレクサ９０６を介し
てループカウンタ（繰返しカウントインデックスレジス
タ）９２２に通すことによって、ループが初期化され
る。ループカウンタレジスタ９２２は、デクリメントユ
ニット９２４および比較器ユニット９２６に結合されて
いる。ループのインデックスカウントを表すループカウ
ンタレジスタ９２２の内容は、デクリメントユニット９
２４において１だけデクリメントされ、修正されたカウ
ンタ値は、データフロー９２８を介してマルチプレクサ
９０６の入力に転送される。当業者には、デクリメント
ユニット９２４はインクリメントユニットで置換できる
ことが分かるであろう。随意に、デクリメント／インク
リメントユニットは、その内容がループカウンタのステ
ップサイズを規定するレジスタを含むことができる。

【００７４】図１１を参照して、repeat (CSR)命令に対
する命令フローについて説明する。パイプラインステー
ジに対する用語は、図５で使用したものと同じものを使
用する。repeat (CSR)命令が命令パイプラインに入る前
に、ブロック繰返しカウンタＢＲＣθが初期化（ｎ）さ
れる。第１の単一繰返しに対する繰返しカウントで繰返
しブロックに入る前に、ＣＳＲレジスタ９０２が初期化
（たとえば、ｋ）される。repeat (CSR)命令パイプライ
ンのデコードステージＰ２，１１０２で、ループカウン
タレジスタ９２２，ＲＰＴＣは第１の単一繰返しに対し
て値ｋを与えるＣＳＲレジスタ９０２から更新される。
repeat (CSR)命令パイプラインの実行ステージＰ６，１
１０４中に、ＡＬＵ９０４操作が行われ、ＣＳＲレジス
タ９０２の現在の内容が一定値または他のレジスタ内容
（たとえば、４）に加算される。その結果が実行ステー
ジ１１０４の終わりでＣＳＲレジスタ９０２に格納さ
れ、これにより、レジスタをポスト修正によって更新す
る。ＣＳＲレジスタ９０２の修正は、レジスタ（ＡＬＵ
９０４）からレジスタ（ＣＳＲ９０２）への操作として
行われ、包括的レジスタタイプ操作である。これは、re
peat (CSR)命令が典型的にはブロック繰返し内に入れ子
式とされるためにＣＳＲレジスタの更新はタイミングク
リティカルではなく、ブロックサイズはブロック命令の
実行中に更新を行うのに十分であるためである。本実施
例では、繰返しレーテンシは４サイクルである。

【００７５】ループカウンタ（図１０の９２２）ＲＰＴ
Ｃは、repeat (CSR)命令のデコードステージＰ２，１１
０２中のＣＳＲレジスタと１１０６に示すデコードステ
ージの終わりのループカウンタレジスタ９２２に読み込
まれる値とから初期化される。

【００７６】次に、１１０８ａにＡＣ０で表す単一命令
がループカウンタ９２２内の値ｋに従って繰り返され
（１１０８）、パイプラインのアドレスステージＰ３中
に、ループカウンタ値がテストされデクリメントされ更
新される。単一繰返しが終結すると、すなわち１１１０
でループカウンタ９２２値＝０であると、繰返しブロッ
クの残りが実行される。

【００７７】繰返しブロック１１１２への次のエントリ
に対して、１１１４でＣＳＲレジスタ９０２値Ｋ＋４
は、ループカウンタ９２２にロードされたのち、パイプ
ラインの実行ステージで更新されて次のブロック繰返し
に対する準備が完了する。

【００７８】上記説明に従って作動するように構成され
た処理エンジンの好ましい実施例は、アウターループの
反復レベルに応じて繰返し単一命令に対する反復レベル
を高める有利な方法および装置を提供する。

【００７９】図１２は、一体型キーボード１２およびデ
ィスプレイ１４を有する移動体電話機のような移動電気
通信装置に本発明の態様を具現しているデジタルシステ
ムの典型的なインプリメンテーションを示す。集積回路
４０内にパッケージされた本発明の態様を具現するデジ
タル信号プロセッサを有するデジタルシステム１０は、
キーボード１２に接続され、そこで適切なキーボードア
ダプタ（不図示）を介してディスプレイ１４に接続さ
れ、そこで適切なディスプレイアダプタ（不図示）を介
して無線周波数（ＲＦ）回路１６に接続されている。Ｒ
Ｆ回路１６はアンテナ１８に接続されている。集積回路
４０は表面実装用の複数のコンタクトを含んでいる。し
かしながら、集積回路は、他の構成、たとえばゼロ挿入
力ソケット内へ搭載するための回路の下面上の複数のピ
ンまたは他の任意適切な構成とすることができる。

【００８０】上記説明から、発明の範囲内でさまざまな
修正が当業者には自明であろう。

【００８１】明白にもしくは暗黙的に開示された新しい
あらゆる特徴もしくは特徴の組合せ、または、特許請求
の範囲に関連するか否かまたは本発明が取り組む問題の
いずれかもしくは全てを緩和するか否かにかかわらず、
そのあらゆる一般化した結果が本発明の範囲に含まれる
ものとする。

【００８２】ここで使用した「加えられる」、「接続さ
れる」および「接続」という用語は、電気的接続経路内
に付加要素がある場合も含めて、電気的に接続されるこ
とを意味する。

【００８３】実施例について本発明を説明してきたが、
この明細書には制約的な意味合いはない。当業者なら
ば、この明細書を読めば本発明の他のさまざまな実施例
が自明であろう。したがって、添付した特許請求の範囲
は発明の真の範囲および精神に含まれる実施例のこのよ
うないかなる変更も包含するものとする。

【００８４】本出願は１９９８年１０月６日に欧州で出
願されたＳ．Ｎ．９８４０２４５４．７（ＴＩ−２７６
８６ＥＵ）および１９９８年１０月６日に欧州で出願さ
れたＳ．Ｎ．９８４０２４５５．４（ＴＩ−２８４３３
ＥＵ）に優先権を請求するものである。

【図面の簡単な説明】

【図１】本発明の実施例に従ったプロセッサの略ブロッ
ク図である。

【図２】図１のプロセッサのコアの略図である。

【図３】図１のプロセッサのコアのさまざまな実行ユニ
ットのより詳細な略ブロック図である。

【図４】図１のプロセッサの命令バッファキューおよび
命令デコーダコントローラの略図である。

【図５】図１のプロセッサのパイプラインフェーズの表
現である。

【図６】図１のプロセッサにおけるパイプラインの動作
例の線図である。

【図７】図１のプロセッサのパイプラインの動作を説明
するためのプロセッサのコアの略表現である。

【図８】さまざまな繰返し命令の構造を示す図である。

【図９】データ構造中をステップする２つの既知のアル
ゴリズムである。

【図１０】本発明の好ましい実施例による命令に使用さ
れる回路の略図である。

【図１１】本発明の好ましい実施例による命令のパイプ
ラインステージを示す図である。

【図１２】本発明の実施例を内蔵するのに適したワイヤ
レス通信装置の略図である。

【符号の説明】

１０ マイクロプロセッサ ２０ プロセッサバックプレーン ２２ バックプレーンバス ２４ 命令キャッシュメモリ ２６ 周辺装置 ２８ 外部インターフェイス ３０ レジスタファイル ３２ データアドレス発生サブユニット ３４，９７０ ＡＬＵ ３６ Ｄユニットレジスタファイル ３８ ＤユニットＡＬＵ ４０ Ｄユニットシフタ ４２，４４ 累算ユニット １００ 処理エンジン １０２ 処理コア １０４ インターフェイスユニット １０６ 命令バッファユニット １０８ プログラムフローユニット １１０ アドレスデータフローユニット １１２ データ通信ユニット １１８ アドレスバス １２０ データバス １２２ プログラムリードバス １２８ プログラムアドレスバス １３０，１３２ データライトバス １３４，１３６，１４４ データリードバス １４０ 命令定数データバス １４２ アドレス定数バス １４６，１４８ 累算器ライトバス １５０，１５２ 累算器リードバス １６０，１６２ データライトアドレスバス ５０２ 命令バッファキュー ５０４ レジスタ ５１２，５１４ 命令デコーダ ５２０，５２１，９１８，９２２，９４６，９４７ マ
ルチプレクサ ５３０ ライトプログラムカウンタ ５３２ ローカルライトプログラムカウンタ ５３４ リードプログラムカウンタ ５３６ ローカルリードプログラムカウンタ ９００ 実行機構 ９０２ ＣＳＲレジスタ ９０４ 算術演算装置 ９０６，９１４ マルチプレクサ ９０８ レジスタファイル ９１０ ゲート ９１２ レジスタセレクトライン ９１８ 制御ライン ９２２ ループカウンタ ９２４ デクリメントユニット ９２６ 比較器ユニット

───────────────────────────────────────────────────── フロントページの続き (72)発明者 ジルベルト ラウレンティ フランス国 セント ポール ドゥ ベン セ，シェマン ドゥ セント エティー ネ，1490 (72)発明者 アレイン ボヤドジアレ フランス国 バラウリス，レジデンス メ デテラニー ビー３，シェマン デュ プ イザントン，410

Claims (24)

【特許請求の範囲】
1. 【請求項１】 処理エンジンを有するデジタルシステム
   であって、 前記処理エンジンが、 実行機構と、 繰返しカウントレジスタと、 繰返しカウントインデックスレジスタとを含み、 前記実行機構が、繰返し命令に応答して、前記繰返しカ
   ウントインデックスレジスタを前記繰返しカウントレジ
   スタの内容で初期化するとともに、前記繰返しカウント
   レジスタの内容を修正する、 デジタルシステム。
2. 【請求項２】 前記繰返し命令に応答する前記実行機構
   が、第１および第２の部分を含み、該第１の部分に応答
   して前記繰返しカウントインデックスレジスタを初期化
   し、前記第２の部分に応答して前記繰返しカウントレジ
   スタの内容を修正する、請求項１記載の処理エンジン。
3. 【請求項３】 前記実行機構が、前記第２の部分を含
   む、前記繰返しカウントレジスタの内容を修正するオペ
   ランドを有するデータ命令にさらに応答する、請求項２
   記載の処理エンジン。
4. 【請求項４】 前記データ命令が、前記オペランドおよ
   び前記繰返しカウントレジスタ内容に対する算術演算を
   含む、請求項３記載の処理エンジン。
5. 【請求項５】 前記実行機構が、前記繰返しカウンタレ
   ジスタの内容を受信する、前記オペランドに従って前記
   内容を修正する算術論理演算装置を含む、請求項４記載
   の処理エンジン。
6. 【請求項６】 前記繰返し命令に応答して、前記繰返し
   カウントインデックスレジスタの内容に応じて後続命令
   の繰返しを開始する、請求項１記載の処理エンジン。
7. 【請求項７】 前記実行機構がさらに、前記繰返し命令
   に応答して、所定の規準を満たす前記繰返しカウントイ
   ンデックスレジスタの内容に対して前記後続命令の実行
   を繰り返す、請求項６記載の処理エンジン。
8. 【請求項８】 前記実行機構がさらに、前記繰返し命令
   に応答して、前記繰返しカウントインデックスレジスタ
   の内容を前記後続命令の各実行に対して修正する、請求
   項７記載の処理エンジン。
9. 【請求項９】 前記繰返しカウントインデックスレジス
   タの内容が、前記後続命令の各実行に対してデクリメン
   トされる、請求項８記載の処理エンジン。
10. 【請求項１０】 前記所定の規準が、ゼロに等しくない
    前記繰返しカウントインデックスレジスタ内容である、
    請求項８記載の処理エンジン。
11. 【請求項１１】 前記後続命令が、並列に実行可能な少
    なくとも２つの命令を含む、請求項６記載の処理エンジ
    ン。
12. 【請求項１２】 前記繰返しカウントインデックスレジ
    スタの内容をデクリメントするデクリメントユニットに
    結合された前記繰返しカウントインデックスレジスタを
    含む繰返しカウント回路と、 前記繰返しカウントインデックスの内容を所定値と比較
    する比較器と、 該比較器の出力に結合されて前記所定値に対応する前記
    繰返しカウントインデックスレジスタの内容に対する前
    記第２の命令のそれ以上の実行を禁止する制御ユニット
    と、 をさらに含む、請求項５記載の処理エンジン。
13. 【請求項１３】 前記所定値がゼロである、請求項１２
    記載の処理エンジン。
14. 【請求項１４】 前記実行機構が、複数のパイプライン
    ステージを含む命令パイプラインをさらに含み、 前記実行機構が、前記命令パイプラインの早期ステージ
    で応答して、前記繰返しカウントインデックスレジスタ
    の内容を前記後続命令の実行に対して修正し、 前記実行機構が、前記命令パイプラインの終端ステージ
    で応答して、前記データ命令を実行して前記繰返しカウ
    ントレジスタの内容を修正する、 請求項１３記載の処理エンジン。
15. 【請求項１５】 処理エンジンを操作して繰返し命令を
    実行する方法であって、 i）繰返しカウントインデックスレジスタを繰返しカウ
    ントレジスタの内容で初期化するステップと、 ii）前記繰返しカウントレジスタを修正するステップ
    と、 を含む、方法。
16. 【請求項１６】 前記繰返し命令が第１および第２の部
    分を含み、ステップi）が前記繰返し命令の第１の部分
    に応答して実行され、ステップii）が前記繰返し命令の
    第２の部分に応答して実行される、請求項１５記載の方
    法。
17. 【請求項１７】 ステップii）が、前記第２の部分を含
    む、前記繰返しカウントレジスタの内容を修正するオペ
    ランドを有するデータ命令を実行するステップをさらに
    含む、請求項１６記載の方法。
18. 【請求項１８】 前記オペランドおよび前記繰返しカウ
    ントレジスタ内容に算術演算を行うステップをさらに含
    む、請求項１７記載の方法。
19. 【請求項１９】 前記繰返しカウントレジスタの内容に
    データ値を加算してその内容を修正するステップをさら
    に含む、請求項１８記載の方法。
20. 【請求項２０】 前記繰返しカウントインデックスレジ
    スタの内容に従って前記繰返し命令の後続命令を繰り返
    し実行するステップをさらに含む、請求項１９記載の方
    法。
21. 【請求項２１】 所定の規準を満たす前記繰返しカウン
    トインデックスレジスタに対して前記後続命令を繰り返
    し実行するステップをさらに含む、請求項２０記載の方
    法。
22. 【請求項２２】 前記後続命令の各繰返し実行に対して
    前記繰返しカウントインデックスレジスタの内容を修正
    するステップをさらに含む、請求項２１記載の方法。
23. 【請求項２３】 少なくとも２つの命令を含む前記後続
    命令に対して動作可能であり、前記少なくとも２つの命
    令を並列に実行するステップをさらに含む、請求項２２
    記載の方法。
24. 【請求項２４】 セルラー電話機である請求項１記載の
    デジタルシステムであって、 キーボードアダプタを介して前記プロセッサに接続され
    た一体型キーボードと、 ディスプレイアダプタを介して前記プロセッサに接続さ
    れたディスプレイと、 前記プロセッサに接続された無線周波（ＲＦ）回路と、 該ＲＦ回路に接続されたアンテナと、 をさらに含む、デジタルシステム。