JP2943464B2 - プログラム制御方法及びプログラム制御装置 - Google Patents
プログラム制御方法及びプログラム制御装置Info
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/30003—Arrangements for executing specific machine instructions
- G06F9/30007—Arrangements for executing specific machine instructions to perform operations on data operands
- G06F9/3001—Arithmetic instructions
-
- G—PHYSICS
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
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- G06F9/32—Address formation of the next instruction, e.g. by incrementing the instruction counter
- G06F9/322—Address formation of the next instruction, e.g. by incrementing the instruction counter for non-sequential address
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- G06F9/38—Concurrent instruction execution, e.g. pipeline, look ahead
- G06F9/3836—Instruction issuing, e.g. dynamic instruction scheduling or out of order instruction execution
Description
【０００１】
【産業上の利用分野】本発明はマイクロプロセッサにお
いて命令の並列実行制御を行なうプログラム制御方法及
び装置に関するものである。
いて命令の並列実行制御を行なうプログラム制御方法及
び装置に関するものである。
【０００２】
【従来の技術】近年、プログラムの高速実行、あるいは
命令メモリのワード数削減を目指し、例えば特公昭６２
−４２３０１号公報に示されているような、一旦フェッ
チした命令を繰り返し実行するプログラム制御装置が考
案されている。
命令メモリのワード数削減を目指し、例えば特公昭６２
−４２３０１号公報に示されているような、一旦フェッ
チした命令を繰り返し実行するプログラム制御装置が考
案されている。
【０００３】以下図面を参照しながら、上記した従来の
プログラム制御装置の一例について説明する。
プログラム制御装置の一例について説明する。
【０００４】図１２は従来のプログラム制御装置のブロ
ック図を示すものである。図１２において、１２１はプ
ログラム繰り返し実行回数をカウントするリピートカウ
ンタ、１２２は命令を格納するメモリ、１２３はメモリ
１２２へアドレスを与えるプログラムカウンタ、１２４
はプログラムメモリ１２２の出力を一時保持する命令レ
ジスタ、１２５は命令レジスタの出力をデコードし各種
制御信号を出力する制御部である。
ック図を示すものである。図１２において、１２１はプ
ログラム繰り返し実行回数をカウントするリピートカウ
ンタ、１２２は命令を格納するメモリ、１２３はメモリ
１２２へアドレスを与えるプログラムカウンタ、１２４
はプログラムメモリ１２２の出力を一時保持する命令レ
ジスタ、１２５は命令レジスタの出力をデコードし各種
制御信号を出力する制御部である。
【０００５】以上のように構成された従来のプログラム
制御装置について、以下その動作について説明する。
制御装置について、以下その動作について説明する。
【０００６】まず図１３に示すように、メモリ１２２の
ｎ番地にリピートカウンタセット命令１３１、ｎ＋１番
地に命令Ａ１３２、ｎ＋２番地に命令Ｂ１３３をそれぞ
れ格納しておく。この状態でプログラムカウンタ１２３
がｎとなるとリピートカウンタセット命令１３１が命令
レジスタ１２４に格納されると共に、命令コードに含ま
れるリピート回数（今の場合７とする）がリピートカウ
ンタ１２１に格納される。制御部１２５は命令レジスタ
１２４の出力を受け、次に命令レジスタ１２４に格納さ
れる命令をリピートカウンタ１２１が零になるまで繰り
返す制御を行なう。そこでプログラムカウンタ１２３が
ｎ＋１になり命令Ａ１３２が命令レジスタ１２４に格納
されると、図１４に示すように命令Ａ１３２が７回実行
されることになる。（特公昭６２−４２３０１号公報）
ｎ番地にリピートカウンタセット命令１３１、ｎ＋１番
地に命令Ａ１３２、ｎ＋２番地に命令Ｂ１３３をそれぞ
れ格納しておく。この状態でプログラムカウンタ１２３
がｎとなるとリピートカウンタセット命令１３１が命令
レジスタ１２４に格納されると共に、命令コードに含ま
れるリピート回数（今の場合７とする）がリピートカウ
ンタ１２１に格納される。制御部１２５は命令レジスタ
１２４の出力を受け、次に命令レジスタ１２４に格納さ
れる命令をリピートカウンタ１２１が零になるまで繰り
返す制御を行なう。そこでプログラムカウンタ１２３が
ｎ＋１になり命令Ａ１３２が命令レジスタ１２４に格納
されると、図１４に示すように命令Ａ１３２が７回実行
されることになる。（特公昭６２−４２３０１号公報）
【０００７】
【発明が解決しようとする課題】しかしながら上記のよ
うな構成では図１４に示すように、ｎ＋１番地の命令Ａ
の繰り返し実行終了を待ってｎ＋２番地以降の命令が実
行される。一方高速演算を目的とするディジタル信号処
理プロセッサ（Ｄｉｇｉｔａｌ ＳｉｇｎａｌＰｒｏｃ
ｅｓｓｏｒ、以下ＤＳＰと記す）では、特定の演算命令
（例えば積和演算命令）の繰り返し実行と並列して、別
のデータを処理できる場合も多々あるが、従来のプログ
ラム制御装置ではこの並列処理を行なうことはできず、
高速演算を目的とするＤＳＰの制御装置としては適さな
いという問題点を有していた。
うな構成では図１４に示すように、ｎ＋１番地の命令Ａ
の繰り返し実行終了を待ってｎ＋２番地以降の命令が実
行される。一方高速演算を目的とするディジタル信号処
理プロセッサ（Ｄｉｇｉｔａｌ ＳｉｇｎａｌＰｒｏｃ
ｅｓｓｏｒ、以下ＤＳＰと記す）では、特定の演算命令
（例えば積和演算命令）の繰り返し実行と並列して、別
のデータを処理できる場合も多々あるが、従来のプログ
ラム制御装置ではこの並列処理を行なうことはできず、
高速演算を目的とするＤＳＰの制御装置としては適さな
いという問題点を有していた。
【０００８】本発明は上記問題点に鑑み、ある命令の繰
り返し実行と並列に別の命令を実行できるプログラム制
御装置を提供する事を目的とする。
り返し実行と並列に別の命令を実行できるプログラム制
御装置を提供する事を目的とする。
【０００９】
【課題を解決するための手段】上記問題を解決するため
に本発明のプログラム制御装置は、繰り返し実行を指示
する第１の命令と前記第１の命令の次番地に格納された
第２の命令と前記第２の命令が格納されている番地以降
に格納され命令実行同期を司る第３の命令を少なくとも
記憶するメモリと、前記メモリにアドレス信号を与える
プログラムカウンタと、前記プログラムカウンタが示す
前記メモリの内容を一時記憶する命令レジスタと、前記
命令レジスタの出力をデコードし各種の制御信号を出力
するデコーダと、前記デコーダの出力を一時保持するレ
ジスタと、前記第１の命令によりプリセットされ後述の
第１の制御手段の制御下で前記第２の命令の実行終了毎
にその値を１ずつ減じるカウンタと、前記カウンタには
前記デコーダで前記第１の命令がデコードされた時は初
期値のプリセットを前記第２の命令実行毎にカウンタ内
容のカウントダウンを指示し、前記レジスタには前記デ
コーダで前記第２の命令がデコードされた段階でデコー
ド結果取り込みとその後前記カウンタ内容が零になるま
で取り込み内容の保持を指示する第１の制御手段と、前
記第３の命令が前記デコーダでデコードされた時に動作
し、前記カウンタ内容が零ではなく前記命令２の繰り返
し処理中であることを示している場合には、前記プログ
ラムカウンタへは内容のインクリメント動作の禁止を、
前記命令レジスタには前記メモリ出力の取り込み動作の
禁止を、前記カウンタ内容が零の場合には、前記プログ
ラムカウンタへは内容のインクリメント動作を、前記命
令レジスタには前記メモリ出力の取り込み動作を指示す
る第２の制御手段という構成を備えたものである。
に本発明のプログラム制御装置は、繰り返し実行を指示
する第１の命令と前記第１の命令の次番地に格納された
第２の命令と前記第２の命令が格納されている番地以降
に格納され命令実行同期を司る第３の命令を少なくとも
記憶するメモリと、前記メモリにアドレス信号を与える
プログラムカウンタと、前記プログラムカウンタが示す
前記メモリの内容を一時記憶する命令レジスタと、前記
命令レジスタの出力をデコードし各種の制御信号を出力
するデコーダと、前記デコーダの出力を一時保持するレ
ジスタと、前記第１の命令によりプリセットされ後述の
第１の制御手段の制御下で前記第２の命令の実行終了毎
にその値を１ずつ減じるカウンタと、前記カウンタには
前記デコーダで前記第１の命令がデコードされた時は初
期値のプリセットを前記第２の命令実行毎にカウンタ内
容のカウントダウンを指示し、前記レジスタには前記デ
コーダで前記第２の命令がデコードされた段階でデコー
ド結果取り込みとその後前記カウンタ内容が零になるま
で取り込み内容の保持を指示する第１の制御手段と、前
記第３の命令が前記デコーダでデコードされた時に動作
し、前記カウンタ内容が零ではなく前記命令２の繰り返
し処理中であることを示している場合には、前記プログ
ラムカウンタへは内容のインクリメント動作の禁止を、
前記命令レジスタには前記メモリ出力の取り込み動作の
禁止を、前記カウンタ内容が零の場合には、前記プログ
ラムカウンタへは内容のインクリメント動作を、前記命
令レジスタには前記メモリ出力の取り込み動作を指示す
る第２の制御手段という構成を備えたものである。
【００１０】
【作用】本発明は上記した構成によって、前記第１の命
令と前記第１の制御手段により前記カウンタのプリセッ
ト、前記第２の命令の繰り返し実行及び繰り返し実行毎
の前記カウンタのカウントダウンを行い、前記第３の命
令と前記第２の制御手段により前記第２の命令の繰り返
し実行が終了したかを判定し終了していない場合は判定
動作を継続することで、前記第２の命令の繰り返し実行
と前記第２の命令に続き前記第３の命令までの命令実行
を並列して行えることとなる。
令と前記第１の制御手段により前記カウンタのプリセッ
ト、前記第２の命令の繰り返し実行及び繰り返し実行毎
の前記カウンタのカウントダウンを行い、前記第３の命
令と前記第２の制御手段により前記第２の命令の繰り返
し実行が終了したかを判定し終了していない場合は判定
動作を継続することで、前記第２の命令の繰り返し実行
と前記第２の命令に続き前記第３の命令までの命令実行
を並列して行えることとなる。
【００１１】
【実施例】以下本発明の第１の実施例のプログラム制御
装置について、図面を参照しながら説明する。
装置について、図面を参照しながら説明する。
【００１２】図１は本発明の第１の実施例におけるプロ
グラム制御装置のブロック図を示すものであるが、この
装置は図２に示したように、φ１、φ２の２相クロック
で動作する。図１において、１は命令を記憶するメモ
リ、２はメモリ１にアドレス信号を与え、φ１クロック
の立ち上がりで内容がインクリメントされるプログラム
カウンタ、３はメモリ１の出力をクロックφ１の立ち上
がりで取り込む命令レジスタ、４は命令レジスタ３の出
力をデコードするデコーダ、５は演算を行なう演算器
Ａ、６はデコーダ４から出力され演算器Ａ５を制御する
制御信号、７は制御信号６をクロックφ１の立ち上がり
で取り込むデコーダレジスタＡ、８は演算を行なう演算
器Ｂ、９はデコーダ４から出力され演算器Ｂ８を制御す
る制御信号、１０は制御信号９をクロックφ１の立ち上
がりで取り込むデコーダレジスタＢ、１１は後述のリピ
ートカウンタ１２の初期値を保持するラッチ、１２はラ
ッチ１１の出力を初期値とし、クロックφ１の立ち上が
りでカウントダウンするリピートカウンタ、１３はリピ
ートカウンタ１２の内容が零になった時”１”となる零
検出信号、１４はデコーダ４が後述のリピートカウンタ
セット命令３２をデコードした時”１”となるリピート
命令検出信号、１５は零検出信号１３、リピート命令検
出信号１４を入力としクロックφ２の立ち上がりで内部
状態を変化させ、リピートカウンタ１２へは後述のプリ
セット信号１６、カウント許可信号１７を、後述のゲー
ト１９へは後述のデコーダレジスタ更新禁止信号１８を
出力するリピート制御部、１６はリピートカウンタ１２
に、ラッチ１１の出力をクロックφ１の立ち上がりで取
り込むことを指示するプリセット信号、１７はリピート
カウンタ１２にクロックφ１の立ち上がりでカウントダ
ウンを行なうことを指示するカウント許可信号、１８は
デコーダレジスタＡ７が内容を更新することを禁止する
デコーダレジスタ更新禁止信号、１９はデコーダレジス
タ更新禁止信号１８とクロックφ１の論理積をとりその
結果をデコーダレジスタＡ７に出力するゲート、２０は
デコーダ４が後述のウェイト命令３５をデコードした
時”１”となるウェイト命令検出信号、２１はウェイト
命令検出信号２０、零検出信号１３を入力としクロック
φ２の立ち上がりで内部状態を変化させ、後述の更新禁
止信号２２を出力するシーケンス制御部、２２はプログ
ラムカウンタ２、命令レジスタ３が内容を更新すること
を禁止する更新禁止信号、２３は更新禁止信号２２とク
ロックφ１の論理積をとりその結果をプログラムカウン
タ２、命令レジスタ３に出力するゲートである。
グラム制御装置のブロック図を示すものであるが、この
装置は図２に示したように、φ１、φ２の２相クロック
で動作する。図１において、１は命令を記憶するメモ
リ、２はメモリ１にアドレス信号を与え、φ１クロック
の立ち上がりで内容がインクリメントされるプログラム
カウンタ、３はメモリ１の出力をクロックφ１の立ち上
がりで取り込む命令レジスタ、４は命令レジスタ３の出
力をデコードするデコーダ、５は演算を行なう演算器
Ａ、６はデコーダ４から出力され演算器Ａ５を制御する
制御信号、７は制御信号６をクロックφ１の立ち上がり
で取り込むデコーダレジスタＡ、８は演算を行なう演算
器Ｂ、９はデコーダ４から出力され演算器Ｂ８を制御す
る制御信号、１０は制御信号９をクロックφ１の立ち上
がりで取り込むデコーダレジスタＢ、１１は後述のリピ
ートカウンタ１２の初期値を保持するラッチ、１２はラ
ッチ１１の出力を初期値とし、クロックφ１の立ち上が
りでカウントダウンするリピートカウンタ、１３はリピ
ートカウンタ１２の内容が零になった時”１”となる零
検出信号、１４はデコーダ４が後述のリピートカウンタ
セット命令３２をデコードした時”１”となるリピート
命令検出信号、１５は零検出信号１３、リピート命令検
出信号１４を入力としクロックφ２の立ち上がりで内部
状態を変化させ、リピートカウンタ１２へは後述のプリ
セット信号１６、カウント許可信号１７を、後述のゲー
ト１９へは後述のデコーダレジスタ更新禁止信号１８を
出力するリピート制御部、１６はリピートカウンタ１２
に、ラッチ１１の出力をクロックφ１の立ち上がりで取
り込むことを指示するプリセット信号、１７はリピート
カウンタ１２にクロックφ１の立ち上がりでカウントダ
ウンを行なうことを指示するカウント許可信号、１８は
デコーダレジスタＡ７が内容を更新することを禁止する
デコーダレジスタ更新禁止信号、１９はデコーダレジス
タ更新禁止信号１８とクロックφ１の論理積をとりその
結果をデコーダレジスタＡ７に出力するゲート、２０は
デコーダ４が後述のウェイト命令３５をデコードした
時”１”となるウェイト命令検出信号、２１はウェイト
命令検出信号２０、零検出信号１３を入力としクロック
φ２の立ち上がりで内部状態を変化させ、後述の更新禁
止信号２２を出力するシーケンス制御部、２２はプログ
ラムカウンタ２、命令レジスタ３が内容を更新すること
を禁止する更新禁止信号、２３は更新禁止信号２２とク
ロックφ１の論理積をとりその結果をプログラムカウン
タ２、命令レジスタ３に出力するゲートである。
【００１３】また図３はメモリ１の内容を示すものであ
って、ｎ番地には通常に実行される命令３１が、ｎ＋１
番地には次番地の命令の繰り返し実行を指示するリピー
トカウンタセット命令３２が、ｎ＋２番地にはリピート
処理対象となる命令３３が、ｎ＋３番地には命令３３と
並列に実行され演算器Ｂ８を使用する命令３４が、ｎ＋
４番地には命令３３と命令３６の実行の同期をとるウェ
イト命令３５が、ｎ＋５番地には通常に実行される命令
３６がそれぞれ格納されている。
って、ｎ番地には通常に実行される命令３１が、ｎ＋１
番地には次番地の命令の繰り返し実行を指示するリピー
トカウンタセット命令３２が、ｎ＋２番地にはリピート
処理対象となる命令３３が、ｎ＋３番地には命令３３と
並列に実行され演算器Ｂ８を使用する命令３４が、ｎ＋
４番地には命令３３と命令３６の実行の同期をとるウェ
イト命令３５が、ｎ＋５番地には通常に実行される命令
３６がそれぞれ格納されている。
【００１４】さらに図４はリピート制御部１５の内部状
態変化を示している。リピート制御部１５は、停止状態
４１、リピートカウンタプリセット状態４２、リピート
カウンタカウントダウン状態Ａ４３、リピートカウンタ
カウントダウン状態Ｂ４４、最終処理状態４５の、５つ
の内部状態を持つ。停止状態４１からリピートカウンタ
プリセット状態４２への遷移は、デコーダ４がリピート
カウンタセット命令３２を検出したことを示すリピート
命令検出信号１４が”１”の時のクロックφ２で行なわ
れる。リピートカウンタプリセット状態４２からリピー
トカウンタカウントダウン状態Ａ４３への遷移はクロッ
クφ２で無条件に行なわれる。リピートカウンタカウン
トダウン状態Ａ４３からリピートカウンタカウントダウ
ン状態Ｂ４４への遷移はクロックφ２で無条件に行なわ
れる。リピートカウンタカウントダウン状態Ｂ４４から
最終処理状態状態４５への遷移は、リピートカウンタ１
１の内容が零である事を示す零検出信号１３が”１”の
時のクロックφ２で行なわれる。最終処理状態状態４５
から停止状態への遷移は、クロックφ２で無条件に行な
われる。またそれぞれの状態で、リピート制御部１５は
図５に示したように、プリセット信号１６、カウント許
可信号１７、デコードレジスタ更新禁止信号１８を出力
する。
態変化を示している。リピート制御部１５は、停止状態
４１、リピートカウンタプリセット状態４２、リピート
カウンタカウントダウン状態Ａ４３、リピートカウンタ
カウントダウン状態Ｂ４４、最終処理状態４５の、５つ
の内部状態を持つ。停止状態４１からリピートカウンタ
プリセット状態４２への遷移は、デコーダ４がリピート
カウンタセット命令３２を検出したことを示すリピート
命令検出信号１４が”１”の時のクロックφ２で行なわ
れる。リピートカウンタプリセット状態４２からリピー
トカウンタカウントダウン状態Ａ４３への遷移はクロッ
クφ２で無条件に行なわれる。リピートカウンタカウン
トダウン状態Ａ４３からリピートカウンタカウントダウ
ン状態Ｂ４４への遷移はクロックφ２で無条件に行なわ
れる。リピートカウンタカウントダウン状態Ｂ４４から
最終処理状態状態４５への遷移は、リピートカウンタ１
１の内容が零である事を示す零検出信号１３が”１”の
時のクロックφ２で行なわれる。最終処理状態状態４５
から停止状態への遷移は、クロックφ２で無条件に行な
われる。またそれぞれの状態で、リピート制御部１５は
図５に示したように、プリセット信号１６、カウント許
可信号１７、デコードレジスタ更新禁止信号１８を出力
する。
【００１５】図６はシーケンス制御部２１内部状態変化
を示している。シーケンス制御部２１は、通常状態６
１、ウェイト状態６２の２つの内部状態をもつ。通常状
態６１からウェイト６２への遷移は、デコーダ４がウェ
イト命令３５を検出したことを示すウェイト命令検出信
号２０が”１”でかつ零検出信号１３が”０”の時のク
ロックφ２で行なわれる。ウェイト状態６２からから通
常状態６１への遷移は零検出信号１３が”１”の時のク
ロックφ２で行なわれる。またそれぞれの状態でシーケ
ンス制御部２１は図７に示したように、更新禁止信号２
２を出力する。
を示している。シーケンス制御部２１は、通常状態６
１、ウェイト状態６２の２つの内部状態をもつ。通常状
態６１からウェイト６２への遷移は、デコーダ４がウェ
イト命令３５を検出したことを示すウェイト命令検出信
号２０が”１”でかつ零検出信号１３が”０”の時のク
ロックφ２で行なわれる。ウェイト状態６２からから通
常状態６１への遷移は零検出信号１３が”１”の時のク
ロックφ２で行なわれる。またそれぞれの状態でシーケ
ンス制御部２１は図７に示したように、更新禁止信号２
２を出力する。
【００１６】さらに図８には図１に示したプログラム制
御装置を構成する各要素の状態及び各信号の動きを示
す。図８には以降の説明で使用するサイクル番号を示し
ているが、各サイクルは図２に示したようにφ１、φ２
の２つのクロックで構成される。
御装置を構成する各要素の状態及び各信号の動きを示
す。図８には以降の説明で使用するサイクル番号を示し
ているが、各サイクルは図２に示したようにφ１、φ２
の２つのクロックで構成される。
【００１７】以上のように構成されたプログラムリピー
ト制御装置について、以下図１及び図３、図４、図５、
図６、図７、図８を用い、図８に示したサイクル番号を
基準にしてその動作を説明する。 （１）サイクル番号＝１ ・プログラムカウンタ２：クロックφ１でインクリメン
トされ内容はｎとなる。 ・メモリ１：ｎ番地のアクセスを行なう。 （２）サイクル番号＝２ ・プログラムカウンタ２：クロックφ１でインクリメン
トされ内容はｎ＋１となる。 ・メモリ１：ｎ＋１番地のアクセスを行なう。 ・命令レジスタ３：クロックφ１で、前サイクルでアク
セスしたｎ番地の内容である命令３１を取り込む。 ・デコーダ４：命令３１のデコード処理を行なう。 （３）サイクル番号＝３ ・プログラムカウンタ２：クロックφ１でインクリメン
トされ内容はｎ＋２となる。 ・メモリ１：ｎ＋２番地のアクセスを行なう。 ・命令レジスタ３：クロックφ１で、前サイクルでアク
セスしたｎ＋１番地の内容であるリピートカウンタセッ
ト命令３２を取り込む。 ・デコーダ４：リピートカウンタセット命令３２のデコ
ード処理を行なった結果、リピート命令検出信号１４
を”１”とする。 ・リピート制御部１５：リピート命令検出信号１４が”
１”となるので、クロックφ２で内部状態が停止状態４
１からリピートカウンタプリセット状態４２に移る。そ
の結果リピート制御部は図５中のリピートカウンタプリ
セット状態に示したようにプリセット信号１６を”１”
にする。 ・デコードレジスタＢ１０：デコーダ４での命令３１の
デコード結果の中で演算器Ｂ８を制御する信号がクロッ
クφ１でラッチされ、その結果演算器Ｂ８で演算が行な
われる。 （４）サイクル番号＝４ ・プログラムカウンタ２：クロックφ１でインクリメン
トされ内容はｎ＋３となる。 ・メモリ１：ｎ＋３番地のアクセスを行なう。 ・命令レジスタ３：クロックφ１で、前サイクルでアク
セスしたｎ＋２番地の内容である命令３３を取り込む。 ・デコーダ４：命令３３のデコード処理を行なう。 ・リピートカウンタ１２：プリセット信号１６が”１”
であるのでクロックφ１でラッチ１１が保持している値
（今の場合３）を取り込む。 ・リピート制御部１５：クロックφ２で内部状態がリピ
ートカウンタプリセット状態４２からリピートカウンタ
カウントダウン状態Ａ４３に変化。その結果、図５中の
リピートカウンタカウントダウン状態Ａに示したように
リピート制御部はカウント許可信号を”１”とする。 （５）サイクル番号＝５ ・プログラムカウンタ２：クロックφ１でインクリメン
トされ内容はｎ＋４となる。 ・メモリ１：ｎ＋４番地のアクセスを行なう。 ・命令レジスタ３：クロックφ１で、前サイクルでアク
セスしたｎ＋３番地の内容である命令３４を取り込む。 ・デコーダ４：命令３４のデコード処理を行なう。 ・リピートカウンタ１２：カウント許可信号１７が”
１”であるのでクロックφ１で値を３から２へカウント
ダウンする。 ・リピート制御部１５：クロックφ２で内部状態がリピ
ートカウンタカウントダウン状態Ａ４３からリピートカ
ウンタカウントダウン状態Ｂ４４に変化。その結果リピ
ート制御部は図５中のリピートカウンタカウントダウン
状態Ｂに示したように、カウント許可信号、デコードレ
ジスタ更新禁止信号を”１”とする。 ・デコードレジスタ１０：デコーダ４での命令３３のデ
コード結果により演算器Ａ５を制御する信号がクロック
φ１でラッチされ、これにより演算器Ａ５で演算が行な
われる。 （６）サイクル番号＝６ ・プログラムカウンタ２：クロックφ１でインクリメン
トされ内容はｎ＋５となる。 ・メモリ１：ｎ＋５番地のアクセスを行なう。 ・命令レジスタ３：クロックφ１で、前サイクルでアク
セスしたｎ＋４番地の内容であるウェイト命令３５を取
り込む。 ・デコーダ４：命令３５のデコード処理を行なう。 ・リピートカウンタ１２：カウント許可信号１７が”
１”であるのでクロックφ１で値を２から１へカウント
ダウンする。 ・リピート制御部１５：リピートカウンタカウントダウ
ン状態Ｂ４４を維持。 ・デコードレジスタＡ７：デコードレジスタ更新禁止信
号１８が”１”であるので命令３３のデコード結果がそ
のまま保持され、その結果演算器Ａ５での演算が継続し
て行なわれる。 ・シーケンス制御部２１：ウェイト命令検出信号２０
が”１”となるのでクロックφ２で内部状態が通常状態
からウェイト状態に変化する。これにより図７に示した
ように更新禁止信号２２を”１”とする。
ト制御装置について、以下図１及び図３、図４、図５、
図６、図７、図８を用い、図８に示したサイクル番号を
基準にしてその動作を説明する。 （１）サイクル番号＝１ ・プログラムカウンタ２：クロックφ１でインクリメン
トされ内容はｎとなる。 ・メモリ１：ｎ番地のアクセスを行なう。 （２）サイクル番号＝２ ・プログラムカウンタ２：クロックφ１でインクリメン
トされ内容はｎ＋１となる。 ・メモリ１：ｎ＋１番地のアクセスを行なう。 ・命令レジスタ３：クロックφ１で、前サイクルでアク
セスしたｎ番地の内容である命令３１を取り込む。 ・デコーダ４：命令３１のデコード処理を行なう。 （３）サイクル番号＝３ ・プログラムカウンタ２：クロックφ１でインクリメン
トされ内容はｎ＋２となる。 ・メモリ１：ｎ＋２番地のアクセスを行なう。 ・命令レジスタ３：クロックφ１で、前サイクルでアク
セスしたｎ＋１番地の内容であるリピートカウンタセッ
ト命令３２を取り込む。 ・デコーダ４：リピートカウンタセット命令３２のデコ
ード処理を行なった結果、リピート命令検出信号１４
を”１”とする。 ・リピート制御部１５：リピート命令検出信号１４が”
１”となるので、クロックφ２で内部状態が停止状態４
１からリピートカウンタプリセット状態４２に移る。そ
の結果リピート制御部は図５中のリピートカウンタプリ
セット状態に示したようにプリセット信号１６を”１”
にする。 ・デコードレジスタＢ１０：デコーダ４での命令３１の
デコード結果の中で演算器Ｂ８を制御する信号がクロッ
クφ１でラッチされ、その結果演算器Ｂ８で演算が行な
われる。 （４）サイクル番号＝４ ・プログラムカウンタ２：クロックφ１でインクリメン
トされ内容はｎ＋３となる。 ・メモリ１：ｎ＋３番地のアクセスを行なう。 ・命令レジスタ３：クロックφ１で、前サイクルでアク
セスしたｎ＋２番地の内容である命令３３を取り込む。 ・デコーダ４：命令３３のデコード処理を行なう。 ・リピートカウンタ１２：プリセット信号１６が”１”
であるのでクロックφ１でラッチ１１が保持している値
（今の場合３）を取り込む。 ・リピート制御部１５：クロックφ２で内部状態がリピ
ートカウンタプリセット状態４２からリピートカウンタ
カウントダウン状態Ａ４３に変化。その結果、図５中の
リピートカウンタカウントダウン状態Ａに示したように
リピート制御部はカウント許可信号を”１”とする。 （５）サイクル番号＝５ ・プログラムカウンタ２：クロックφ１でインクリメン
トされ内容はｎ＋４となる。 ・メモリ１：ｎ＋４番地のアクセスを行なう。 ・命令レジスタ３：クロックφ１で、前サイクルでアク
セスしたｎ＋３番地の内容である命令３４を取り込む。 ・デコーダ４：命令３４のデコード処理を行なう。 ・リピートカウンタ１２：カウント許可信号１７が”
１”であるのでクロックφ１で値を３から２へカウント
ダウンする。 ・リピート制御部１５：クロックφ２で内部状態がリピ
ートカウンタカウントダウン状態Ａ４３からリピートカ
ウンタカウントダウン状態Ｂ４４に変化。その結果リピ
ート制御部は図５中のリピートカウンタカウントダウン
状態Ｂに示したように、カウント許可信号、デコードレ
ジスタ更新禁止信号を”１”とする。 ・デコードレジスタ１０：デコーダ４での命令３３のデ
コード結果により演算器Ａ５を制御する信号がクロック
φ１でラッチされ、これにより演算器Ａ５で演算が行な
われる。 （６）サイクル番号＝６ ・プログラムカウンタ２：クロックφ１でインクリメン
トされ内容はｎ＋５となる。 ・メモリ１：ｎ＋５番地のアクセスを行なう。 ・命令レジスタ３：クロックφ１で、前サイクルでアク
セスしたｎ＋４番地の内容であるウェイト命令３５を取
り込む。 ・デコーダ４：命令３５のデコード処理を行なう。 ・リピートカウンタ１２：カウント許可信号１７が”
１”であるのでクロックφ１で値を２から１へカウント
ダウンする。 ・リピート制御部１５：リピートカウンタカウントダウ
ン状態Ｂ４４を維持。 ・デコードレジスタＡ７：デコードレジスタ更新禁止信
号１８が”１”であるので命令３３のデコード結果がそ
のまま保持され、その結果演算器Ａ５での演算が継続し
て行なわれる。 ・シーケンス制御部２１：ウェイト命令検出信号２０
が”１”となるのでクロックφ２で内部状態が通常状態
からウェイト状態に変化する。これにより図７に示した
ように更新禁止信号２２を”１”とする。
【００１８】このようにしてこのサイクルでは命令３３
の実行と命令３４の実行が並列して行なわれる。 （７）サイクル番号＝７ ・プログラムカウンタ２：更新禁止信号２２が”１”で
あるのでクロックφ１でインクリメントは行なわれず内
容はｎ＋５のままとなる。 ・命令レジスタ３：更新禁止信号２２が”１”であるの
でクロックφ１でｎ＋５番地の内容の取り込みは行なわ
れずウェイト命令３５のままとなる。 ・リピートカウンタ１２：カウント許可信号１７が”
１”であるのでクロックφ１で値を１から０へカウント
ダウンし、零検出信号１３を”１”とする。 ・リピート制御部１５：零検出信号１３が”１”となる
のでクロックφ２で内部状態は、リピートカウンタカウ
ントダウン状態Ｂ４４から最終処理状態４５に移り、図
５に示したようにデコードレジスタ更新禁止信号１８だ
けを”１”とする。 ・デコードレジスタＡ７：デコードレジスタ更新禁止信
号１８が”１”であるので命令３３のデコード結果がそ
のまま保持され、その結果演算器Ａ５での演算が継続し
て行なわれる。 ・シーケンス制御部２１：零検出信号１３が”１”とな
るのでクロックφ２で内部状態がウェイト状態から通常
状態に変化する。これにより図７に示したように更新禁
止信号２２が”０”となる。 （８）サイクル番号＝８ ・プログラムカウンタ２：更新禁止信号２２が”０”で
あるのでクロックφ１でインクリメントは行なわれ内容
はｎ＋６となる。 ・メモリ１：ｎ＋６番地のアクセスを行なう。 ・命令レジスタ３：更新禁止信号２２が”０”であるの
でクロックφ１でｎ＋５番地の内容である命令３６を取
り込む。 ・デコーダ４：命令３６のデコード処理を行なう。 ・リピートカウンタ１２：カウント許可信号１７が”
０”であるのでカウントダウンは行なわない。 ・リピート制御部１５：クロックφ２で最終処理状態４
５から停止状態４１に移り、図５に示したようにすべて
の信号を”０”にする。 ・デコードレジスタＡ７：デコードレジスタ更新禁止信
号１８が”１”であるので命令３３のデコード結果がそ
のまま保持されその結果演算器Ａ５での演算が継続して
行なわれる。 ・シーケンス制御部２１：通常状態を維持する。 （９）サイクル番号＝９ デコードレジスタ更新禁止信号１８、更新禁止信号２２
が共に”０”であるので命令３３の繰り返し処理は終了
し、通常に命令が実行される。
の実行と命令３４の実行が並列して行なわれる。 （７）サイクル番号＝７ ・プログラムカウンタ２：更新禁止信号２２が”１”で
あるのでクロックφ１でインクリメントは行なわれず内
容はｎ＋５のままとなる。 ・命令レジスタ３：更新禁止信号２２が”１”であるの
でクロックφ１でｎ＋５番地の内容の取り込みは行なわ
れずウェイト命令３５のままとなる。 ・リピートカウンタ１２：カウント許可信号１７が”
１”であるのでクロックφ１で値を１から０へカウント
ダウンし、零検出信号１３を”１”とする。 ・リピート制御部１５：零検出信号１３が”１”となる
のでクロックφ２で内部状態は、リピートカウンタカウ
ントダウン状態Ｂ４４から最終処理状態４５に移り、図
５に示したようにデコードレジスタ更新禁止信号１８だ
けを”１”とする。 ・デコードレジスタＡ７：デコードレジスタ更新禁止信
号１８が”１”であるので命令３３のデコード結果がそ
のまま保持され、その結果演算器Ａ５での演算が継続し
て行なわれる。 ・シーケンス制御部２１：零検出信号１３が”１”とな
るのでクロックφ２で内部状態がウェイト状態から通常
状態に変化する。これにより図７に示したように更新禁
止信号２２が”０”となる。 （８）サイクル番号＝８ ・プログラムカウンタ２：更新禁止信号２２が”０”で
あるのでクロックφ１でインクリメントは行なわれ内容
はｎ＋６となる。 ・メモリ１：ｎ＋６番地のアクセスを行なう。 ・命令レジスタ３：更新禁止信号２２が”０”であるの
でクロックφ１でｎ＋５番地の内容である命令３６を取
り込む。 ・デコーダ４：命令３６のデコード処理を行なう。 ・リピートカウンタ１２：カウント許可信号１７が”
０”であるのでカウントダウンは行なわない。 ・リピート制御部１５：クロックφ２で最終処理状態４
５から停止状態４１に移り、図５に示したようにすべて
の信号を”０”にする。 ・デコードレジスタＡ７：デコードレジスタ更新禁止信
号１８が”１”であるので命令３３のデコード結果がそ
のまま保持されその結果演算器Ａ５での演算が継続して
行なわれる。 ・シーケンス制御部２１：通常状態を維持する。 （９）サイクル番号＝９ デコードレジスタ更新禁止信号１８、更新禁止信号２２
が共に”０”であるので命令３３の繰り返し処理は終了
し、通常に命令が実行される。
【００１９】以上のように本実施例のよれば、リピート
処理対象となる命令３３と、命令３３に続きウェイト命
令３５までの命令群（本実施例では説明の簡単化のため
１個としている）を並列に実行させることができ、高速
演算実行に適したプログラム制御装置を実現することが
できる。
処理対象となる命令３３と、命令３３に続きウェイト命
令３５までの命令群（本実施例では説明の簡単化のため
１個としている）を並列に実行させることができ、高速
演算実行に適したプログラム制御装置を実現することが
できる。
【００２０】尚以上の説明では説明簡単化のためリピー
ト対象となる命令３３とウェイト命令３５の間に１つの
命令だけが存在する場合について説明したが、複数個の
命令が存在する場合、あるいは命令３３の繰り返し実行
がこれに続く命令の実行よりも早く終了する場合でも本
装置は正しく動作する。
ト対象となる命令３３とウェイト命令３５の間に１つの
命令だけが存在する場合について説明したが、複数個の
命令が存在する場合、あるいは命令３３の繰り返し実行
がこれに続く命令の実行よりも早く終了する場合でも本
装置は正しく動作する。
【００２１】次に以下に本発明の第２の実施例について
図面を参照しながら説明する。図１０は本発明の第２の
実施例におけるプログラム制御装置のブロック図を示す
ものであるが、この図と第１の実施例のブロック図であ
る図１との差異は以下に示す部分のみであり、図１と同
番号を付したユニットの動作は変わらない。１０１は命
令レジスタ３の出力をデコードするデコーダ、１０２は
デコーダ１０１が後述の転送命令９１をデコードした
時”１”となる転送命令検出信号、１０３は後述マルチ
プレクサ１０４の出力をプリセット信号１６もしくは転
送命令検出信号１０２が”１”の時これを初期値として
取り込み、クロックφ１の立ち上がりでカウントダウン
するリピートカウンタ、１０４は転送命令検出信号１０
２が”０”でラッチ１１出力を、”１”で演算器Ｂ８出
力をリピートカウンタ１０３に出力するマルチプレク
サ、１０５は演算器Ｂ８出力をマルチプレクサ１０４に
出力する演算結果出力線である。
図面を参照しながら説明する。図１０は本発明の第２の
実施例におけるプログラム制御装置のブロック図を示す
ものであるが、この図と第１の実施例のブロック図であ
る図１との差異は以下に示す部分のみであり、図１と同
番号を付したユニットの動作は変わらない。１０１は命
令レジスタ３の出力をデコードするデコーダ、１０２は
デコーダ１０１が後述の転送命令９１をデコードした
時”１”となる転送命令検出信号、１０３は後述マルチ
プレクサ１０４の出力をプリセット信号１６もしくは転
送命令検出信号１０２が”１”の時これを初期値として
取り込み、クロックφ１の立ち上がりでカウントダウン
するリピートカウンタ、１０４は転送命令検出信号１０
２が”０”でラッチ１１出力を、”１”で演算器Ｂ８出
力をリピートカウンタ１０３に出力するマルチプレク
サ、１０５は演算器Ｂ８出力をマルチプレクサ１０４に
出力する演算結果出力線である。
【００２２】また図９はメモリ１の内容を示すものであ
って、ｎ番地には通常に実行される命令３１が、ｎ＋１
番地には次番地の命令の繰り返し実行を指示するリピー
トカウンタセット命令３２が、ｎ＋２番地にはリピート
処理対象となる命令３３が、ｎ＋３番地には命令３３と
並列に実行され演算器Ｂ８を使用する命令３４が、ｎ＋
４番地には演算器Ｂ８出力をマルチプレクサ１０４経由
でリピートカウンタ１０３にプリセットする転送命令９
１が、ｎ＋５番地には命令３３と命令３６の実行の同期
をとるウェイト命令３５が、ｎ＋６番地には通常に実行
される命令３６がそれぞれ格納されている。
って、ｎ番地には通常に実行される命令３１が、ｎ＋１
番地には次番地の命令の繰り返し実行を指示するリピー
トカウンタセット命令３２が、ｎ＋２番地にはリピート
処理対象となる命令３３が、ｎ＋３番地には命令３３と
並列に実行され演算器Ｂ８を使用する命令３４が、ｎ＋
４番地には演算器Ｂ８出力をマルチプレクサ１０４経由
でリピートカウンタ１０３にプリセットする転送命令９
１が、ｎ＋５番地には命令３３と命令３６の実行の同期
をとるウェイト命令３５が、ｎ＋６番地には通常に実行
される命令３６がそれぞれ格納されている。
【００２３】さらに図１１に図１０に示したプログラム
制御装置の動作を示す。図１１には以降の説明で使用す
るサイクル番号を示しているが、各サイクルは図２に示
したようにφ１、φ２の２つのクロックで構成される。
制御装置の動作を示す。図１１には以降の説明で使用す
るサイクル番号を示しているが、各サイクルは図２に示
したようにφ１、φ２の２つのクロックで構成される。
【００２４】以上のように構成されたプログラムリピー
ト制御装置について、以下図１０及び図９、図１１を用
い、図１１に示したサイクル番号を基準にしてその動作
を説明する。
ト制御装置について、以下図１０及び図９、図１１を用
い、図１１に示したサイクル番号を基準にしてその動作
を説明する。
【００２５】図９に示した命令３１、ウェイト命令３
２、命令３３、命令３４が図１０に示したプログラム制
御装置で実行される過程は第１の実施例で示した場合と
まったく同じであり、サイクル４から命令３３が命令３
４以降の命令と並列して実行されることになる。但し、
今の場合ラッチ１１には予め値１００をセットしておく
ものとする。
２、命令３３、命令３４が図１０に示したプログラム制
御装置で実行される過程は第１の実施例で示した場合と
まったく同じであり、サイクル４から命令３３が命令３
４以降の命令と並列して実行されることになる。但し、
今の場合ラッチ１１には予め値１００をセットしておく
ものとする。
【００２６】サイクル４では命令３４により演算器Ｂ８
を使用して演算を行なわうが、この演算は命令３３の繰
り返し実行回数を計算しているものとする。すなわち図
９に示した命令群全体がサブルーチンとして使用される
時は、命令３３の繰り返し実行回数をダイナミックに変
えなければならない場合多いが、この実行回数を決める
ために演算を命令３４に行なわせている。このため仮の
値１００をスタート値として命令３３の繰り返し実行を
開始し、その後実際に必要な繰り返し回数を命令３４で
求めている。
を使用して演算を行なわうが、この演算は命令３３の繰
り返し実行回数を計算しているものとする。すなわち図
９に示した命令群全体がサブルーチンとして使用される
時は、命令３３の繰り返し実行回数をダイナミックに変
えなければならない場合多いが、この実行回数を決める
ために演算を命令３４に行なわせている。このため仮の
値１００をスタート値として命令３３の繰り返し実行を
開始し、その後実際に必要な繰り返し回数を命令３４で
求めている。
【００２７】サイクル５では命令３３の実行と並列して
転送命令９１を実行している。すなわちデコーダ１０１
で転送命令９１がデコードされると転送命令検出信号１
０２が”１”となるので、マルチプレクサ１０４は演算
器Ｂ８出力をリピートカウンタ１０３に接続する。また
リピートカウンタ１０３は転送命令検出信号１０２が”
１”であるのでマルチプレクサ１０３出力で再びプリセ
ットを行なう。そこで演算器Ｂ８にある値２５がリピー
トカウンタ１０３にセットされることになる。
転送命令９１を実行している。すなわちデコーダ１０１
で転送命令９１がデコードされると転送命令検出信号１
０２が”１”となるので、マルチプレクサ１０４は演算
器Ｂ８出力をリピートカウンタ１０３に接続する。また
リピートカウンタ１０３は転送命令検出信号１０２が”
１”であるのでマルチプレクサ１０３出力で再びプリセ
ットを行なう。そこで演算器Ｂ８にある値２５がリピー
トカウンタ１０３にセットされることになる。
【００２８】サイクル６ではウェイト命令が実行される
がこの命令は先の実施例で述べたように零検出信号１３
が”０”である限りプログラムカウンタ２のインクリメ
ント、命令レジスタ３の動作を禁止するので、サイクル
７以降、リピートカウンタが０になるまで命令３３だけ
が実行を繰り返すことになる。
がこの命令は先の実施例で述べたように零検出信号１３
が”０”である限りプログラムカウンタ２のインクリメ
ント、命令レジスタ３の動作を禁止するので、サイクル
７以降、リピートカウンタが０になるまで命令３３だけ
が実行を繰り返すことになる。
【００２９】以上のように本実施例のよれば、リピート
処理対象となる命令３３の繰り返し実行回数の計算を命
令３３の実行と並列して行なっているため、繰り返し実
行回数計算に必要な時間が陽には現われず、高速演算実
行に適したプログラム制御装置を実現することができ
る。
処理対象となる命令３３の繰り返し実行回数の計算を命
令３３の実行と並列して行なっているため、繰り返し実
行回数計算に必要な時間が陽には現われず、高速演算実
行に適したプログラム制御装置を実現することができ
る。
【００３０】尚以上の説明では説明簡単化のためリピー
ト回数計算が命令３４だけで行えるものとしているが、
実際には、数ステップから数十ステップかかる場合が多
いため、これら処理に必要な時間が陽に現われない効果
は非常に大きなものとなる。
ト回数計算が命令３４だけで行えるものとしているが、
実際には、数ステップから数十ステップかかる場合が多
いため、これら処理に必要な時間が陽に現われない効果
は非常に大きなものとなる。
【００３１】
【発明の効果】以上のように本発明は、メモリにリピー
ト処理制御命令であるリピートカウンタセット命令と、
リピート処理対象と並列して処理できない命令の実行と
の同期を行なうウェイト命令を置き、デコーダレジス
タ、リピートカウンタ、リピート制御部、シーケンス制
御部を設けることにより、リピート対象命令とリピート
対象命令に続く命令群の並列実行を制御できるプログラ
ム制御装置を実現することができる。
ト処理制御命令であるリピートカウンタセット命令と、
リピート処理対象と並列して処理できない命令の実行と
の同期を行なうウェイト命令を置き、デコーダレジス
タ、リピートカウンタ、リピート制御部、シーケンス制
御部を設けることにより、リピート対象命令とリピート
対象命令に続く命令群の並列実行を制御できるプログラ
ム制御装置を実現することができる。
【００３２】さらにリピート処理対象となる命令とリピ
ート処理対象となる命令に続く命令群の中にリピートカ
ウンタへ設定する値を計算する命令と計算結果をリピー
トカウンタに転送する転送命令を置き、リピート処理対
象命令のリピート実行開始後に正しいリピート回数をリ
ピートカウンタに設定することによりリピート回数計算
が陽に現われることを防ぎ、結果として高速演算が可能
となるプログラム制御装置を実現することができる。
ート処理対象となる命令に続く命令群の中にリピートカ
ウンタへ設定する値を計算する命令と計算結果をリピー
トカウンタに転送する転送命令を置き、リピート処理対
象命令のリピート実行開始後に正しいリピート回数をリ
ピートカウンタに設定することによりリピート回数計算
が陽に現われることを防ぎ、結果として高速演算が可能
となるプログラム制御装置を実現することができる。
【図１】本発明の第１の実施例におけるプログラム処理
装置のブロック図である。
装置のブロック図である。
【図２】同実施例において使用するクロックを示す図で
ある。
ある。
【図３】同実施例におけるメモリ１の内容を示す図であ
る。
る。
【図４】同実施例におけるリピート制御部１５の内部状
態遷移を示す図である。
態遷移を示す図である。
【図５】同実施例におけるリピート制御部１５の出力を
示す図である。
示す図である。
【図６】同実施例におけるシーケンス制御部２１の内部
状態遷移を示す図である。
状態遷移を示す図である。
【図７】同実施例におけるシーケンス制御部２１の出力
を示す図である。
を示す図である。
【図８】同実施例における動作説明のための命令実行過
程を示す図である。
程を示す図である。
【図９】本発明第２の実施例におけるメモリ１の内容を
示す図である。
示す図である。
【図１０】同実施例におけるプログラム処理装置のブロ
ック図である。
ック図である。
【図１１】同実施例における動作説明のための命令実行
過程を示す図である。
過程を示す図である。
【図１２】従来のプログラムリピート処理装置のブロッ
ク図である。
ク図である。
【図１３】同従来例におけるメモリ１２２の内容を示す
図である。
図である。
【図１４】同従来例における動作説明のための命令実行
過程を示す図である。
過程を示す図である。
１ メモリ ２ プログラムカウンタ ３ 命令レジスタ ４ デコーダ ７ デコーダレジスタＡ １０ デコーダレジスタＢ １２ リピートカウンタ １５ リピート制御部 １９ ゲート ２１ シーケンス制御部 ２３ ゲート １０１ デコーダ １０３ リピートカウンタ １０４ マルチプレクサ
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) G06F 9/30 310 - 9/355 G06F 9/40 G06F 9/42 390
Claims (4)
- 【請求項１】 命令メモリのｎ番地に格納した第１の命
令によりｎ＋１番地に格納した第２の命令の繰り返し実
行を指示し、前記第２の命令の繰り返し実行と並列にｎ
＋２番地以降の番地に格納した命令を順次実行し、ｎ＋
ｘ番地（ｘは３以上の正整数）に格納した第３の命令に
より前記第２の命令の繰り返し実行が終了したか否かを
判定し、繰り返し実行が終了している場合はｎ＋ｘ＋１
番地以降に格納している命令を順次実行し、繰り返し実
行が終了していない場合は終了を待ってｎ＋ｘ＋１番地
以降に格納している命令を順次実行するプログラム制御
方法。 - 【請求項２】 繰り返し実行を指示する第１の命令と前
記第１の命令の次番地に格納された第２の命令と前記第
２の命令が格納されている番地以降に格納され命令実行
同期を司る第３の命令を少なくとも記憶するメモリと、 前記メモリにアドレス信号を与えるプログラムカウンタ
と、 前記プログラムカウンタが示す前記メモリの内容を一時
記憶する命令レジスタと、 前記命令レジスタの出力をデコードし各種の制御信号を
出力するデコーダと、 前記デコーダの出力を一時保持するレジスタと、 前記第１の命令によりプリセットされ後述の第１の制御
手段の制御下で前記第２の命令の実行終了毎にその値を
１ずつ減じるカウンタと、 前記カウンタには前記デコーダで前記第１の命令がデコ
ードされた時は初期値のプリセットを前記第２の命令実
行毎にカウンタ内容のカウントダウンを指示し、前記レ
ジスタには前記デコーダで前記第２の命令がデコードさ
れた段階でデコード結果取り込みとその後前記カウンタ
内容が零になるまで取り込み内容の保持を指示する第１
の制御手段と、 前記第３の命令が前記デコーダでデコードされた時に動
作し、前記カウンタ内容が零ではなく前記命令２の繰り
返し処理中であることを示している場合には、前記プロ
グラムカウンタへは内容のインクリメント動作の禁止
を、前記命令レジスタには前記メモリ出力の取り込み動
作の禁止を、前記カウンタ内容が零の場合には、前記プ
ログラムカウンタへは内容のインクリメント動作を、前
記命令レジスタには前記メモリ出力の取り込み動作を指
示する第２の制御手段とを備えたことを特徴とするプロ
グラム制御装置。 - 【請求項３】 命令メモリのｎ番地に格納した第１の命
令によりｎ＋１番地に格納した第２の命令の繰り返し実
行を指示し、前記第２の命令の繰り返し実行と並列にｎ
＋２番地以降の番地に格納した命令を順次実行すると共
にその実行の中で前記第２の命令の繰り返し実行回数を
新めて設定し、ｎ＋ｘ番地（ｘは３以上の正整数）に格
納した第３の命令により前記第２の命令の繰り返し実行
が終了したか否かを判定し、繰り返し実行が終了してい
る場合はｎ＋ｘ＋１番地以降に格納している命令を順次
実行し、繰り返し実行が終了していない場合は終了を待
ってｎ＋ｘ＋１番地以降に格納している命令を順次実行
するプログラム制御方法。 - 【請求項４】 繰り返し実行を指示する第１の命令と前
記第１の命令の次番地に格納された第２の命令と前記第
２の命令が格納されている番地以降に格納され命令実行
同期を司る第３の命令と前記第２の命令と第３の命令が
格納されている番地の間に格納され前記第２の命令の繰
り返し実行回数を指示する第４の命令を少なくとも記憶
するメモリと、 前記メモリにアドレス信号を与えるプログラムカウンタ
と、 前記プログラムカウンタが示す前記メモリの内容を一時
記憶する命令レジスタと、 前記命令レジスタの出力をデコードし各種の制御信号を
出力するデコーダと、 前記デコーダの出力を一時保持するレジスタと、 前記第１の命令によりによりプリセットされ後述の第１
の制御手段の制御下で前記第２の命令の実行終了毎にそ
の値を１ずつ減じると共に前記第４の命令によりプリセ
ットされるカウンタと、 前記カウンタには前記デコーダで前記第１の命令がデコ
ードされた時は初期値のプリセットを前記第２の命令実
行毎にカウンタ内容のカウントダウンを指示し、前記レ
ジスタには前記デコーダで前記第２の命令がデコードさ
れた段階でデコード結果取り込みとその後前記カウンタ
内容が零になるまで取り込み内容の保持を指示する第１
の制御手段と、 前記第３の命令が前記デコーダでデコードされた時に動
作し、前記カウンタ内容が零ではなく前記命令２の繰り
返し処理中であることを示している場合には、前記プロ
グラムカウンタへは内容のインクリメント動作の禁止
を、前記命令レジスタには前記メモリ出力の取り込み動
作の禁止を、前記カウンタ内容が零の場合には、前記プ
ログラムカウンタへは内容のインクリメント動作を、前
記命令レジスタには前記メモリ出力の取り込み動作を指
示する第２の制御手段と、 前記第４の命令が前記デコーダでデコードされた時前記
カウンタへ初期値プリセット動作を指示する第３の制御
手段とを備えたことを特徴とするプログラム制御装置。
Priority Applications (2)
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|---|---|---|---|
| JP3324417A JP2943464B2 (ja) | 1991-12-09 | 1991-12-09 | プログラム制御方法及びプログラム制御装置 |
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Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3324417A JP2943464B2 (ja) | 1991-12-09 | 1991-12-09 | プログラム制御方法及びプログラム制御装置 |
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| JPH05158687A JPH05158687A (ja) | 1993-06-25 |
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|---|---|---|---|---|
| US4161026A (en) * | 1977-11-22 | 1979-07-10 | Honeywell Information Systems Inc. | Hardware controlled transfers to microprogram control apparatus and return via microinstruction restart codes |
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| JPS5621242A (en) * | 1979-07-28 | 1981-02-27 | Fujitsu Ltd | Pipeline control method for computer operation |
| JPS59739A (ja) * | 1982-06-28 | 1984-01-05 | Fujitsu Ltd | マイクロプログラム処理装置における時間保障方式 |
| JPS5947651A (ja) * | 1982-09-10 | 1984-03-17 | Matsushita Electric Ind Co Ltd | プログラム制御装置 |
| US4947315A (en) * | 1986-12-03 | 1990-08-07 | Finnigan Corporation | System for controlling instrument using a levels data structure and concurrently running compiler task and operator task |
| JP2675779B2 (ja) * | 1987-01-12 | 1997-11-12 | 沖電気工業株式会社 | 命令解読装置 |
| US5222241A (en) * | 1987-06-05 | 1993-06-22 | Mitsubishi Denki Kabushiki Kaisha | Digital signal processor having duplex working registers for switching to standby state during interrupt processing |
| US5247628A (en) * | 1987-11-30 | 1993-09-21 | International Business Machines Corporation | Parallel processor instruction dispatch apparatus with interrupt handler |
| CA1311063C (en) * | 1988-12-16 | 1992-12-01 | Tokumichi Murakami | Digital signal processor |
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| FR2656442B1 (fr) * | 1989-12-21 | 1994-07-29 | Bull Sa | Processeur a plusieurs unites microprogrammees avec mecanisme d'execution anticipee des instructions. |
| JPH0475139A (ja) * | 1990-07-18 | 1992-03-10 | Toshiba Corp | ループ並列化装置 |
| CA2060555A1 (en) * | 1991-04-24 | 1992-10-25 | Robert J. Bullions, Iii | System and method for draining an instruction pipeline |
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