JPS63153638A - パイプライン処理方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概　要〕 パイプライン処理方法であって、分岐命令とその分岐命
令の実行結果の分岐先命令との間の命令が上記分岐命令
の条件設定に影響を与えない命令である場合に、上記分
岐命令を高速分岐命令とし、高速分岐命令実行中はこれ
に後続する命令の実行を禁止しないでパイプライン処理
を行ない、命令実行の処理効率を上げる。

〔産業上の利用分野〕

本発明はパイプライン処理方法に係り、さらに詳しくは
、分岐命令の実行方法に関する。

パイプライン処理を行なうプログラム蓄積方式の周知プ
ロセッサの一例を第３図に示す。第３図において、３０
はプログラムカウンタ、３１は命令を格納するＲＯＭ、
３２及び３３はパイプライン処理のための２つの命令レ
ジスタ、３４及び３５は命令デコーダである０図面では
省略しであるが、命令デコーダ３４及び３５に接続され
たアドレス計算用の演算論理装置、計算されたアドレス
を格納するアドレスレジスタ、指定されたアドレスにオ
ペランドを格納しているＲＡＭ等が存在する。

パイプライン処理は処理速度を上げるためのものであり
、処理効率の低下は避けなければならない。

〔従来の技術〕

従来のパイプライン処理を第２図によって説明する。第
２図において、ｉ　ＩＩ　＋　ｔｎ＋Ｉ　＋　ｊ、ｌ＋
２　＋　・・・の各々は１マシンサイクルを示しており
、プログラムカウンタ（ＰＣ）３０から読出された、命
令ＲＯＭ　３１の読出しアドレスのｎ番地、ｎ＋１番地
、ｎ＋２番地、・・・の命令が、マシンサイクルの【７
゜ｊｓ、、＋　　Ｌｎ＋ｔ　＋　・・・のそれぞれの期
間に続出される。読出された命令は、次のマシンサイク
ルｔ、。１゜Ｌｎ−２，・・・で命令レジスタ３２に入
力され、オペランド格納ＲＡＭの読出しアドレスの計算
に用いられる。ＲＡＭから読出されたオペランドは、次
のマシンサイクルｔ□２．・・・で命令レジスタ３３に
人力され、これが命令デコーダ３５により解読されて指
定された宛先にデータが転送される。命令ＲＯＭ　３１
のｎ番地をアクセス時には、命令レジスタ３２に格納さ
れているｎ−１番地の命令に基づいてオペランド格納Ｒ
ＡＭのアドレス計算が行なわれ、命令レジスタ３３に格
納されている（ｎ　−２）番地の命令実行により得られ
たアドレスでＲＡＭがアクセスされてデータの転送が行
われる。

このように、複数の命令レジスタを用いて命令を時分割
的に処理するパイプライン処理はよく知られている。

ところで、第３図に示した従来例において、命令ＲＯＭ
　３１のｎ番地の命令かに番地への分岐命令である場合
、分岐先にジャンプする迄は後続する命令の実行を禁止
しなければならない。なぜなら、分岐命令が実行できる
タイミング、すなわち、少なくとも分岐命令がマシンサ
イクルｔ７．１で命令レジスタ３２に入力された時点で
は、プログラムカウンタ（ＰＣ）３０の値は先に進んで
しまっており、その値に対応する命令をパイプライン処
理することにより、分岐命令における条件設定に影響を
与えることがあるからである。

このため、従来は図に斜線で示すように、マシンサイク
ルｉ　＋ｓ＊１及びｔ７．で命令ＲＯＭ　３１から読み
取られて命令レジスタ３２に入力された命令のすべての
実行を禁止している。

〔発明が解決しようとする問題点〕

上記の如く、従来の技術によれば、分岐命令の後のすべ
ての命令の実行を禁止する制御を行っていたので、高速
処理を目的とするパイプライン処理であるにもかかわら
ず、分岐命令実行中は処理効率が低下するという問題点
がある。この処理効率の低下は、パイプラインの段数、
たとえば命令レジスタの数、が増加する程大きくなる。

本発明は上記の問題点にかんがみて創作されたものであ
り、その目的は、通常の分岐命令以外に、分岐命令の条
件設定に影響を与えない命令の前に高速分岐命令を設け
、高速分岐命令実行中でも他の命令のパイプライン処理
の禁止はしないという構想に基づき、パイプライン処理
方法において、分岐命令実行中の処理効率の低下を防止
することにある。

〔問題点を解決するための手段〕

第１図は本発明によるパイプライン処理方法の原理を説
明する図面である。本発明に用いるプロセッサは、第３
図に示したものと同様であり、命令を格納するＲＯＭ　
３１と複数の命令レジスタ３２　、３３を備えていて、
プログラム蓄積方式でパイプライン処理を行なう。

第１図において、ｎ番地の命令は分岐命令であり、ｋ番
地の命令はこの分岐命令の実行結果の分岐先命令である
。ｎ番地の分岐命令とに番地の分岐先命令との間のｎ＋
１番地及びｎ＋２番地の命令が、ｎ番地の分岐命令の条
件設定に影響を与えない命令である場合、ｎ番地の分岐
命令を高速分岐命令としてＲＯＭ　３１に格納する。

そして、高速分岐命令以外の分岐命令は通常分岐命令と
してＲＯＭ　３１に格納する。

ｎ番地の分岐命令が高速分岐命令の場合、その命令の実
行中は、これに後続する（ｎ＋１）番地及び（ｎ＋２）
番地の命令もパイプライン処理をする。

ｎ番地の分岐命令が通常分岐命令の場合、その通常分岐
命令に後続する（ｎ＋１）番地及び（ｎ＋２）番地の命
令の実行は禁止する。

〔作　用〕

分岐命令に後続する命令がその分岐命令の条件設定に影
響を与えない命令であることがあらかじめわかっている
ときは、その分岐命令を高速分岐命令として通常の分岐
命令と区別し、高速分岐命令実行時はこれに後続する命
令の実行も禁止することなくパイプライン処理をするの
で、処理効率は向上する。

〔実施例〕

再び第１図を用いて本発明の詳細な説明する。

第１図において、ｎ番地の命令は高速分岐命令であり、
したがって（ｎ＋１）番地及び（ｎ　＋　２）番地の命
令はｎ番地の分岐命令に影響を与えないものであるとす
る。マシンサイクルｔｎではＲＯＭ　３１からｎ番地の
高速分岐命令が読出されて、次のマシンサイクルｊ　ｎ
＋１で命令レジスタ３２に入力される。そしてその次の
マシンサイクルｔ７．２で分岐先のアドレスに番地が演
算され、次のマシンサイクルｔｋでに番地の命令が読出
される。これと平行して、マシンサイクルｊ　ｎ＋１で
は（ｎ＋１）番地の命令が読出され、次のマシンサイク
ルｔ７，２及びｔｋでこの命令が実行される。

また、マシンサイクルｔ□２では（ｎ＋２）番地の命令
が読出され、後続するマシンサイクルで実行される。（
ｎ＋１）番地及び（ｎ＋２）番地の命令は、ｎ番地の高
速分岐命令の分岐条件の設定には影響しないので、実行
しても何らさしつかえない。

（ｎ＋１）番地及び（ｎ＋１）番地の命令がｎ番地の分
岐命令の分岐条件設定に影響を及ぼす場合は、ｎ番地の
分岐命令は通常の分岐命令として、その分岐命令の実行
中は（ｎ＋１）番地及び（ｎ＋２）番地の命令の実行を
従来通り禁止する。

以上の説明では命令レジスタの段数を２段としたが、本
発明はこれに限らず、２以上の任意の段数の命令レジス
タを用いてパイプライン処理を行う場合にも適用可能で
ある。パイプライン処理の段数が深くなる程、処理効率
の低下の悪影響は少なくなる。

〔発明の効果〕

以上説明したように、本発明によれば、分岐命令の分岐
条件設定に影響を与えない命令の前に高速分岐命令を設
け、高速分岐命令実行中は他の命令のパイプライン処理
は禁止しないこととしたので、パイプライン処理におい
て、分岐命令実行中の処理効率の低下は防止できる。

【図面の簡単な説明】 第１図は本発明の原理及び実施例を説明するタイムチャ
ート、 第２図は従来のパイプライン処理を説明するタイムチャ
ート、 第３図は周知のパイプライン処理用プロセッサの一例で
あって本発明に適用されるものを示すブロック図である
。 第１図において、 ｎはに番地ヘジャンプさせる分岐命令、ｎ＋１及びｎ＋
２は分岐命令に後続する命令である。

Claims (1)

1. 【特許請求の範囲】 命令を格納するＲＯＭ（３１）と複数のレジスタ（３２
   、３３）を備え、プログラム蓄積方式でかつパイプライ
   ン処理を行なうプロセッサにおいて、分岐命令（ｎ番地
   ）と該分岐命令の実行結果の分岐先命令（ｋ番地）との
   間の命令が該分岐命令の条件設定に影響を与えない命令
   である場合に、該分岐命令を高速分岐命令として該ＲＯ
   Ｍ（３１）に格納し、 該高速分岐命令以外の分岐命令を通常分岐命令として該
   ＲＯＭに格納し、 該高速分岐命令の実行中は、該高速分岐命令に後続する
   命令もパイプライン処理し、 該通常分岐命令の実行中は、該通常分岐命令に後続する
   命令の実行を禁止することを特徴とするパイプライン処
   理方法。