JP2000305779A - パイプライン保護 - Google Patents

パイプライン保護

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JP2000305779A
JP2000305779A JP11321530A JP32153099A JP2000305779A JP 2000305779 A JP2000305779 A JP 2000305779A JP 11321530 A JP11321530 A JP 11321530A JP 32153099 A JP32153099 A JP 32153099A JP 2000305779 A JP2000305779 A JP 2000305779A
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ローランティ ジルベール
Jean-Louis Tardieux
− ルイ タルデュー ジャン
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Abstract

(57)【要約】 【課題】 データハザードを回避するパイプライン内の
資源競合管理方法を得る。 【解決手段】 処理エンジンは、いくつかのパイプライ
ンステージ８２２〜８２８といくつかの資源およびパイ
プライン保護機構８３８とを含む。パイプライン保護機
構は、各被保護資源に対して、その資源に対するパイプ
ラインステージ間のアクセス競合を予測する各調停論理
８８６を含んでいる。各調停論理の出力は、８８８，８
８９に接続されて、パイプラインの選択的停止を制御す
る停止制御信号を形成し、資源アクセス競合を回避す
る。資源は、たとえばレジスタまたはレジスタ内の一部
（フィールド）とすることができる。各資源に対する調
停論理を提供することにより、本発明の実施例は、潜在
的な資源アクセス競合を予測するのに必要な制御論理を
有効に分散することができ、さらにパイプラインを選択
的に停止して競合の実際の発生を回避することができ
る。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、パイプラインプロ
セッサ設計に関し、特に、プロセッサパイプラインを競
合に対して保護することに関する。
【０００２】
【従来の技術】典型的には、デジタル信号プロセッサ
（ＤＳＰ）やマイクロプロセッサで見られる最新の処理
エンジンは、処理性能を改善するために、パイプライン
アーキテクチュアを利用している。パイプラインアーキ
テクチュアは、２つ以上の命令が任意の１つのステージ
のパイプライン内で異なる処理ステージにあるようにさ
まざまな命令処理ステージが逐次行われることを意味す
る。
【０００３】パイプラインアーキテクチュアでは、１つ
の命令の処理がもう１つの命令の処理を開始できる前に
完了される場合に可能なよりも高速処理を行うことがで
きるが、操作の潜在的な競合に関する著しい計算量を生
じる。たとえば、第１の命令があるレジスタでの操作を
終了する前に第２の命令がそのレジスタまたはレジスタ
の一部へのアクセスを試みる状況では、資源アクセス間
で競合が生じて第２の命令が無効データを受信すること
がある。
【０００４】このような潜在的な競合は、しばしば、
「データハザード」と呼ばれる。データハザードが考え
られるケースは、たとえば、次のようである。 −リードアフターライト（例：*ＡＲｘ＝ｋ１６が続く
ＡＲｘ＝ＡＲｙ） −ライトアフターリード（例：ｍａｒ(ＡＲｙ＝Ｐ１６)
が続くＡＲｘ＝ＡＲｙ） −ライトアフターライト（例：ｍａｒ(ＡＲｘ＝Ｐ１６)
が続くＡＲｘ＝ＡＲｙ）
【０００５】ハードウェアパイプライン保護のためのさ
まざまな技術が従来技術で知られている。一例は「スコ
アボーディング」と呼ばれる。スコアボーディングによ
り、各レジスタやフィールドは、テーブルやスコアボー
ドを使用してそれらの実行フェーズにより限定された未
決ライトおよびリードを有することができる。しかしな
がら、このような方法は、処理が複雑で論理オーバヘッ
ドしたがって消費電力に関して不経済となることがあ
る。特に、ポータブル応用や主電源以外から給電される
応用（たとえば、バッテリや代替電源応用）のために設
計された処理エンジンでは、このような方法は望ましく
ない。さらに、処理エンジンが大きいな命令セットおよ
び／または並列処理アーキテクチュアを有する場合に
は、スコアボーディング方法は急速に扱いにくいものと
なる。
【０００６】他の方法はリード／ライト待ち行列を利用
することができる。しかしながら、このような方法は、
多様なパイプラインフィールドおよび／または資源アク
セスソースがある場合には不適切である。さらに、この
ような方法は、急速に処理が複雑になったり、論理オー
バヘッドおよび消費電力に関して不経済となることがあ
る。
【０００７】もう１つの方法として、パイプライン内の
命令への資源符号化の付加を利用することができる。し
かしながら、このような方法にも前記したのと同様な欠
点が伴う。
【０００８】
【発明が解決しようとする課題】したがって、上記した
従来技術の方法の欠点を伴わない、データハザードを回
避するパイプライン内での異なる資源競合管理方法が必
要とされている。
【０００９】
【課題を解決するための手段】本発明の一態様によれ
ば、複数のパイプラインステージを有するプロセッサパ
イプラインと複数の資源とパイプライン保護機構とを含
む処理エンジンが提供される。パイプライン保護機構
は、各被保護資源に対して、その資源に対するパイプラ
インステージ間のアクセス競合を予測する各調停論理を
含んでいる。各調停論理の出力は、パイプラインの選択
的停止を制御する停止制御信号を形成して資源アクセス
競合を回避するように接続されている。
【００１０】資源は、たとえば、レジスタまたはレジス
タの一部（たとえば、フィールド）とすることができ
る。各資源に調停論理を設けることによって、本発明の
一実施例は、潜在的な資源アクセス競合を予測するのに
必要な制御論理の分散を有効に可能として、パイプライ
ンの選択的停止を可能とし、競合が実際に生じるのを回
避することができる。この分散すなわちモジュラー方法
によって、全体論理の管理を比較的単純かつ容易に維持
することができる。また、驚くべきことに、必要な全体
論理を低減することができる。したがって、パイプライ
ン保護機構によって占有される集積回路内の面積すなわ
ちいわゆるリアルエステートは、上記した従来技術の場
合よりも少なくなる。さらに、必要な論理量の低減によ
って、有効なパイプライン保護を提供しながら消費電力
を低減することができる。
【００１１】好ましくは、各資源に対する調停論理は、
パイプラインに対して決定されたジェネリック調停論理
から引き出される。ジェネリック関数は、それ自体を想
定されるすべての競合の同時発生を処理することができ
るジェネリック調停論理として集積回路に具現すること
ができる。各調停論理ブロックは、ジェネリック調停関
数を完全に具現することができるが、典型的には、異な
る特殊な形式のジェネリック調停関数しか具現しない。
ジェネリック調停関数は、各パイプラインステージ間で
発生することがあるすべての潜在的なすなわち理論的な
競合の論理的定義を与える。実際上は、当該資源は監視
されるすべてのパイプラインステージにおいてアクセス
可能ではないことがあるため、各資源に対してすべての
理論的な競合が発生することは物理的に可能ではないこ
とがある。しかしながら、各調停論理ブロックを単一の
ジェネリック関数から構成すれば、個別の資源に対する
論理の設計が単純化され、無矛盾性能および試験容易性
が得られる。
【００１２】処理エンジンは、典型的には、パイプライ
ンのステージを制御するパイプライン制御論理を含んで
いる。このパイプライン制御論理は、調停論理から引き
出されるまたは出力される停止制御信号を受信するよう
に接続することができる。各調停論理の出力を併合して
パイプラインの選択的停止を制御する停止制御信号を形
成し、資源アクセス競合を回避する出力併合論理を設け
ることができる。
【００１３】パイプライン保護機構は、少なくとも選択
されたパイプラインステージからアクセス情報を受信し
て各被保護資源に対するアクセス情報を引き出すように
接続されたアクセスデコーダステージを含むことができ
る。次に、被保護資源に対する調停論理は、その被保護
資源に対するアクセス情報をアクセスデコーダステージ
から受信するように接続することができる。このように
して、各被保護資源に対する調停論理は、その資源につ
いて競合チェックを行うのに必要な情報を受信すること
ができる。
【００１４】デコーダステージは複数のアクセスデコー
ダを含むことができ、各アクセスデコーダが各パイプラ
インステージに関連している。各被保護資源に対してそ
の資源に対するさまざまなアクセスデコーダからのアク
セス情報を併合する入力併合論理を設けることができ
る。
【００１５】アクセス情報は未決アクセスに関連するこ
とができる。また、それは現在のアクセスに関連するこ
ともできる。事実、現在のアクセスデコーディングステ
ージをパイプラインから現在のアクセス情報を受信する
ように接続して各被保護資源に対する現在のアクセス情
報を引き出すことができ、被保護資源に対する調停論理
は、未決アクセス情報だけでなく、その被保護資源に対
する現在のアクセス情報を受信するように接続される。
【００１６】本発明の一実施例において、現在のアクセ
スデコーダステージはレジスタファイルに対するデコー
ダステージであり、レジスタファイルに対する論理はパ
イプライン保護機構に対して再使用され、処理エンジン
に必要な論理が節減される。
【００１７】各被保護資源に別々の入力併合論理を設け
てその資源に対する調停論理と接続することができる。
【００１８】処理エンジンはデジタル信号プロセッサの
形式とすることができる。または、マイクロプロセッサ
もしくはパイプラインアーキテクチュアを利用する任意
他の形式の処理エンジンとすることができる。処理エン
ジンは集積回路の形式で実現することができる。
【００１９】本発明による処理エンジンに対する特定の
応用は、低消費電力および高処理性能を要するワイヤレ
ス電気通信装置、特にたとえば移動電話機などのポータ
ブル電気通信装置の形状である。
【００２０】本発明の他の態様によれば、処理エンジン
内のパイプラインの保護方法が提供され、処理エンジン
は、複数のパイプラインステージを有するプロセッサパ
イプラインおよび複数の資源を含んでいる。本方法は、
各被保護資源に対して、別々に資源を調停してパイプラ
インステージ間のアクセス競合を予測し、各資源に対す
る調停結果に応じてパイプラインを選択的に停止して、
資源アクセス競合を回避するステップを含んでいる。
【００２１】
【発明の実施の形態】本発明は、たとえば特定用途集積
回路（ＡＳＩＣ）で実現されるデジタル信号プロセッサ
（ＤＳＰ）に特に応用されるが、他の形式の処理エンジ
ンにも応用される。
【００２２】図１は、本発明の一実施例を有するマイク
ロプロセッサ１０のブロック図である。マイクロプロセ
ッサ１０は、デジタル信号プロセッサ（ＤＳＰ）であ
る。分かり易くするために、図１は、マイクロプロセッ
サ１０の本発明の一実施例を理解するのに関係のある部
分のみを示す。ＤＳＰの一般的構造の詳細は、よく知ら
れており、他で容易に確かめることができる。たとえ
ば、フレデリック・ブートウドらの米国特許第５，０７
２，４１８号には、ＤＳＰが詳細に記載されており、本
開示の一部としてここに援用する。ギャリー・スオボダ
らの米国特許第５，３２９，４７１号には、ＤＳＰのテ
ストおよびエミュレート方法が詳細に記載されており、
本開示の一部としてここに援用する。マイクロプロセッ
サの分野の当業者であれば本発明を製造し使用できるよ
うに、マイクロプロセッサ１０の本発明の一実施例に関
連する部分の詳細が、以下に十分詳しく説明される。
【００２３】本発明の態様から利益を得ることができる
いくつかのシステムの例が、本開示の一部としてここに
援用される米国特許第５，０７２，４１８号に、特に米
国特許第５，０７２，４１８号の図２〜図１８に記載さ
れている。性能を改善するかコストを低減する本発明の
一態様を組み入れたマイクロプロセッサを使用して、米
国特許第５，０７２，４１８号に記載されたシステムを
さらに改善することができる。そのようなシステムは、
限定はしないが、産業プロセスコントロール，自動車シ
ステム，モータコントロール，ロボットコントロールシ
ステム，衛星電気通信システム，エコーキャンセリング
システム，モデム，ビデオイメージングシステム，音声
認識システムおよび暗号付ボコーダ−モデムシステムな
どを含む。
【００２４】図１のマイクロプロセッサのさまざまなア
ーキテクチュア上の特徴および完全な命令セットの説明
が、同じ譲受人による特許出願第９８４０２４５５．４
号（ＴＩ−２８４３３）に記載されており、本開示の一
部としてここに援用する。
【００２５】次に、本発明によるプロセッサの一例の基
本的アーキテクチュアについて説明する。図１は、本発
明の一つの典型的な実施例を形成するプロセッサ１０の
全体略図である。プロセッサ１０は、処理エンジン１０
０とプロセッサバックプレーン２０とを含んでいる。本
実施例では、プロセッサは、特定用途集積回路（ＡＳＩ
Ｃ）に実現されたデジタル信号プロセッサ１０である。
【００２６】図１に示すように、処理エンジン１００
は、処理コア１０２と処理コア１０２を処理コア１０２
の外部のメモリユニットとインターフェイスさせるメモ
リインターフェイスすなわち管理ユニット１０４とを有
する中央処理装置（ＣＰＵ）を形成する。
【００２７】プロセッサバックプレーン２０は、バック
プレーンバス２２を含み、それには処理エンジンのメモ
リ管理ユニット１０４が接続されている。バックプレー
ンバス２２には、命令キャッシュメモリ２４，周辺装置
２６および外部インターフェイス２８も接続されてい
る。
【００２８】他の実施例では、異なる構成および／また
は異なる技術を使用して本発明を実現できることが分か
るであろう。たとえば、処理エンジン１００はプロセッ
サ１０を形成することができ、プロセッサバックプレー
ン２０はそこから分離されている。処理エンジン１００
は、たとえば、バックプレーンバス２２，周辺装置およ
び外部インターフェイスを支持するバックプレーン２０
から独立してその上に搭載されたＤＳＰであり得る。処
理エンジン１００は、たとえば、ＤＳＰではなくマイク
ロプロセッサとすることができ、ＡＳＩＣ技術以外の技
術で実現することができる。処理エンジンまたは処理エ
ンジンを含むプロセッサは１つ以上の集積回路に実現す
ることができる。
【００２９】図２は、処理コア１０２の一実施例の基本
構造を示す。図から分かるように、処理コア１０２は、
４つの要素、すなわち、命令バッファユニット（Ｉユニ
ット）１０６と３つの実行ユニットとを含んでいる。実
行ユニットは、プログラムフローユニット（Ｐユニッ
ト）１０８と、アドレスデータフローユニット（Ａユニ
ット）１１０と、命令バッファユニット（Ｉユニット）
１０６から復号された命令を実行しプログラムフローを
制御かつ監視するデータ計算ユニット（Ｄユニット）１
１２とである。
【００３０】図３は、処理コア１０２のＰユニット１０
８，Ａユニット１１０およびＤユニット１１２を詳細に
示すとともに、処理コア１０２のさまざまな要素を接続
するバス構造を示す。Ｐユニット１０８は、たとえば、
ループ制御回路と、ＧｏＴｏ／分岐制御回路と、リピー
トカウンタレジスタおよび割込みマスク，フラグまたは
ベクトルレジスタのようなプログラムフローを制御し監
視するさまざまなレジスタとを含んでいる。Ｐユニット
１０８は、汎用データライトバス（ＥＢ，ＦＢ）１３
０，１３２とデータリードバス（ＣＢ，ＤＢ）１３４，
１３６とアドレス定数バス（ＫＡＢ）１４２とに結合さ
れている。さらに、Ｐユニット１０８は、ＣＳＲ，ＡＣ
ＢおよびＲＧＤとラベルされたさまざまなバスを介して
Ａユニット１１０およびＤユニット１１２内のサブユニ
ットに結合されている。
【００３１】図３に示すように、本実施例では、Ａユニ
ット１１０はレジスタファイル３０とデータアドレス発
生サブユニット（ＤＡＧＥＮ）３２と算術および論理演
算装置（ＡＬＵ）３４とを含んでいる。Ａユニットレジ
スタファイル３０はさまざまなレジスタを含み、それら
中には、アドレス発生だけでなくデータフローにも使用
できる１６ビットポインタレジスタ（ＡＲ０，．．．，
ＡＲ７）およびデータレジスタ（ＤＲ０，．．．，ＤＲ
３）がある。さらに、レジスタファイルは、１６ビット
巡回バッファレジスタと７ビットデータページレジスタ
とを含んでいる。汎用バス（ＥＢ，ＦＢ，ＣＢ，ＤＢ）
１３０，１３２，１３４，１３６だけでなく、データ定
数バス１４０およびアドレス定数バス１４２がＡユニッ
トレジスタファイル３０に結合されている。Ａユニット
レジスタファイル３０は、それぞれ反対方向に作動する
１方向性バス１４４，１４６によってＡユニットＤＡＧ
ＥＮユニット３２に結合されている。ＤＡＧＥＮユニッ
ト３２は、１６ビットＸ／Ｙレジスタと、たとえば処理
エンジン１００内のアドレス発生を制御し監視する係数
およびスタックポインタレジスタとを含んでいる。
【００３２】Ａユニット１１０は、加算，減算およびＡ
ＮＤ，ＯＲおよびＸＯＲ論理演算子などのＡＬＵに典型
的に関連する機能だけでなくシフタ機能も含むＡＬＵ３
４も含んでいる。ＡＬＵ３４は、汎用バス（ＥＢ，Ｄ
Ｂ）１３０，１３６および命令定数データバス（ＫＤ
Ｂ）１４０にも結合されている。ＡユニットＡＬＵは、
Ｐユニット１０８レジスタファイルからレジスタ内容を
受信するＰＤＡバスによってＰユニット１０８に結合さ
れている。ＡＬＵ３４は、アドレスおよびデータレジス
タ内容を受信するバスＲＧＡ，ＲＧＢとレジスタファイ
ル３０のアドレスおよびデータレジスタに転送するバス
ＲＧＤとによってＡユニットレジスタファイル３０にも
結合されている。
【００３３】図から分かるように、Ｄユニット１１２
は、Ｄユニットレジスタファイル３６と、ＤユニットＡ
ＬＵ３８と、Ｄユニットシフタ４０と、２つの乗算およ
び累算ユニット（ＭＡＣ１，ＭＡＣ２）４２，４４とを
含んでいる。Ｄユニットレジスタファイル３６とＤユニ
ットＡＬＵ３８とＤユニットシフタ４０とは、バス（Ｅ
Ｂ，ＦＢ，ＣＢ，ＤＢ，ＫＤＢ）１３０，１３２，１３
４，１３６，１４０に結合され、また、ＭＡＣユニット
４２，４４は、バス（ＣＢ，ＤＢ，ＫＤＢ）１３４，１
３６，１４０とデータリードバス（ＢＢ）１４４とに結
合されている。Ｄユニットレジスタファイル３６は、４
０ビット累算器（ＡＣ０，．．．，ＡＣ３）と１６ビッ
ト遷移レジスタとを含んでいる。また、Ｄユニット１１
２は、Ａユニット１１０の１６ビットポインタおよびデ
ータレジスタをソースとして利用したり、４０ビット累
算器の他にデスティネーションレジスタを利用すること
ができる。Ｄユニットレジスタファイル３６は、累算器
ライトバス（ＡＣＷ０，ＡＣＷ１）１４６，１４８を介
してＤユニットＡＬＵ３８およびＭＡＣ１＆２ ４２，
４４から、また、累算器ライトバス（ＡＣＷ１）１４８
を介してＤユニットシフタ４０から、データを受信す
る。データは、累算器リードバス（ＡＣＲ０，ＡＣＲ
１）１５０，１５２を介してＤユニットレジスタファイ
ル累算器からＤユニットＡＬＵ３８，Ｄユニットシフタ
４０およびＭＡＣ１＆２ ４２，４４に読み出される。
ＤユニットＡＬＵ３８とＤユニットシフタ４０とは、Ｅ
ＦＣ，ＤＲＢ，ＤＲ２およびＡＣＢとラベルされたさま
ざまなバスを介してＡユニット１０８のサブユニットに
も結合されている。
【００３４】図４を参照すると、３２ワード命令バッフ
ァキュー（ＩＢＱ）５０２を含む命令バッファユニット
１０６が示されている。ＩＢＱ５０２は、８ビットバイ
ト５０６に論理的に分割された３２×１６ビットレジス
タ５０４を含んでいる。命令は、３２ビットプログラム
バス（ＰＢ）１２２を介してＩＢＱ５０２に到来する。
命令は、ローカルライトプログラムカウンタ（ＬＷＰ
Ｃ）５３２によって指示される位置に３２ビットサイク
ルでフェッチされる。ＬＷＰＣ５３２は、Ｐユニット１
０８に位置されたレジスタに含まれている。Ｐユニット
１０８は、ローカルリードプログラムカウンタ（ＬＲＰ
Ｃ）５３６レジスタとライトプログラムカウンタ（ＷＰ
Ｃ）５３０レジスタおよびリードプログラムカウンタ
（ＲＰＣ）５３４レジスタとをも含んでいる。ＬＲＰＣ
５３６は、命令デコーダ５１２，５１４にロードされる
次の一つまたは複数の命令のＩＢＱ５０２内の位置を指
示する。すなわち、ＬＲＰＣ５３４は、デコーダ５１
２，５１４に現在ディスパッチされている命令のＩＢＱ
５０２内の位置を指示する。ＷＰＣは、パイプラインに
対する命令コードの次の４バイトの始まりのプログラム
メモリ内のアドレスを指示する。ＩＢＱ内への各フェッ
チに対して、プログラムメモリからの次の４バイトが命
令境界とは無関係にフェッチされる。ＲＰＣ５３４は、
デコーダ５１２，５１４に現在ディスパッチされている
命令のプログラムメモリ内のアドレスを指示する。
【００３５】命令は、４８ビットワードに形成され、マ
ルチプレクサ５２０，５２１を介して４８ビットバス５
１６によって命令デコーダ５１２，５１４にロードされ
る。当業者ならば、命令は４８ビット以外のワードに形
成することができること、また、本発明は前記した特定
の実施例に限定されるものではないことが、分かるであ
ろう。
【００３６】バス５１６は、任意の１命令サイクル中
に、デコーダ当たり１つずつ、最大２つの命令をロード
することができる。命令の組合せは、４８ビットバスの
両端間にわたって適合する８，１６，２４，３２，４０
および４８ビットのフォーマットの任意の組合せとする
ことができる。１サイクル中に１命令しかロードできな
い場合には、デコーダ１，５１２がデコーダ２，５１４
に優先してロードされる。次に、各命令は、それらを実
行するために、また、命令または演算が実行されるべき
データにアクセスするために、各機能ユニットに転送さ
れる。命令デコーダに通される前に、命令はバイト境界
上でアラインされる。アライメントは、その復号中に前
の命令に対して引き出されたフォーマットに基づいて行
われる。バイト境界を有する命令のアライメントに関連
する多重化は、マルチプレクサ５２０，５２１で実行さ
れる。
【００３７】プロセッサコア１０２は７ステージパイプ
ラインを介して命令を実行し、その各ステージは図５を
参照して説明される。
【００３８】パイプラインの第１ステージは、ＰＲＥ−
ＦＥＴＣＨ（Ｐ０）ステージ２０２であり、このステー
ジ中に、メモリインターフェイスまたはメモリ管理ユニ
ット１０４のアドレスバス（ＰＡＢ）１１８上にアドレ
スを表明することによって次のプログラムメモリ位置が
アドレス指定される。
【００３９】次のステージ、ＦＥＴＣＨ（Ｐ１）ステー
ジ２０４では、プログラムメモリが読み出され、Ｉユニ
ット１０６がメモリ管理ユニット１０４からＰＢバス１
２２を介して充填される。
【００４０】パイプラインはＰＲＥ−ＦＥＴＣＨおよび
ＦＥＴＣＨステージ中に割り込まれて逐次プログラムフ
ローを中断してプログラムメモリ内の他の命令、たとえ
ば分岐命令を指示することができる点で、ＰＲＥ−ＦＥ
ＴＣＨおよびＦＥＴＣＨステージは残りのパイプライン
ステージから独立している。
【００４１】次に、命令バッファ内の次の命令が、第３
ステージＤＥＣＯＤＥ（Ｐ２）２０６でデコーダ５１２
または複数のデコーダ５１４にディスパッチされ、そこ
で、命令は、復号されて、その命令を実行する実行ユニ
ット、たとえばＰユニット１０８，Ａユニット１１０ま
たはＤユニット１１２にディスパッチされる。復号ステ
ージ２０６は、命令のクラスを示す第１の部分と命令の
フォーマットを示す第２の部分と命令に対するアドレス
指定モードを示す第３の部分とを含む命令の少なくとも
一部を復号することを含んでいる。
【００４２】次のステージはＡＤＤＲＥＳＳ（Ｐ３）ス
テージ２０８であり、そこでは、命令内で使用されるデ
ータのアドレスが計算されるか、命令がプログラム分岐
すなわちジャンプを必要とする場合には新しいプログラ
ムアドレスが計算される。各計算は、Ａユニット１１０
またはＰユニット１０８でそれぞれ行われる。
【００４３】ＡＣＣＥＳＳ（Ｐ４）ステージ２１０で
は、リードオペランドのアドレスが出力されたのち、Ｘ
ｍｅｍ間接アドレス指定モードを有するＤＡＧＥＮ Ｘ
演算子でアドレスが発生されているメモリオペランド
が、間接アドレス指定されたＸメモリ（Ｘｍｅｍ）から
読み出される。
【００４４】パイプラインの次のステージはＲＥＡＤ
（Ｐ５）ステージ２１２であり、そこでは、Ｙｍｅｍ間
接アドレス指定モードを有するＤＡＧＥＮ Ｙ演算子内
または係数アドレスモードを有するＤＡＧＥＮ Ｃ演算
子内でアドレスが発生されているメモリオペランドが、
読み出される。命令の結果が書き込まれるメモリ位置の
アドレスが出力される。
【００４５】デュアルアクセスの場合には、リードオペ
ランドをＹパスで発生し、ライトオペランドをＸパスで
発生することもできる。
【００４６】最後に、命令がＡユニット１１０内または
Ｄユニット１１２内で実行される実行ＥＸＥＣ（Ｐ６）
ステージ２１４がある。次に、結果がデータレジスタま
たは累算器に格納されるか、リード／モディファイ／ラ
イト用またはストア命令用のメモリに書き込まれる。さ
らに、シフト演算がＥＸＥＣステージ中に累算器内のデ
ータになされる。
【００４７】次に、パイプラインプロセッサの動作の基
本的原理について図６を参照して説明する。図６から分
かるように、第１の命令３０２に対して、連続パイプラ
インステージが期間Ｔ1〜Ｔ7にわたって行われる。各期
間はプロセッサマシンクロックに対するクロックサイク
ルである。前の命令が次のパイプラインステージに移行
しているため、第２の命令３０４が期間Ｔ2でパイプラ
インに入ることができる。第３の命令３０６に対して、
ＰＲＥ−ＦＥＴＣＨステージ２０２が期間Ｔ3で行われ
る。図６から分かるように、７ステージパイプラインに
対して、合計７つの命令を同時に処理することができ
る。７つの命令３０２〜３１４の全てに対して、図６は
期間Ｔ7でそれら全てが処理中であることを示してい
る。このような構造は命令の処理に一形式の並列性を付
加する。
【００４８】図７に示すように、本発明のこの実施例
は、２４ビットアドレスバス１１４および双方向１６ビ
ットデータバス１１６を介して外部メモリユニット（不
図示）に結合されるメモリ管理ユニット１０４を含んで
いる。さらに、メモリ管理ユニット１０４は２４ビット
アドレスバス１１８および３２ビット双方向データバス
１２０を介してプログラム格納メモリ（不図示）に結合
されている。メモリ管理ユニット１０４は３２ビットプ
ログラムリードバス（ＰＢ）１２２を介してマシンプロ
セッサコア１０２のＩユニット１０６にも結合されてい
る。Ｐユニット１０８，Ａユニット１１０およびＤユニ
ット１１２はデータリードおよびデータライトバスおよ
び対応するアドレスバスを介してメモリ管理ユニット１
０４に結合されている。Ｐユニット１０８はさらにプロ
グラムアドレスバス１２８に結合されている。
【００４９】より詳細には、Ｐユニット１０８は２４ビ
ットプログラムアドレスバス１２８と２つの１６ビット
データライトバス（ＥＢ，ＦＢ）１３０，１３２と２つ
の１６ビットデータリードバス（ＣＢ，ＤＢ）１３４，
１３６とによってメモリ管理ユニット１０４に結合され
ている。Ａユニット１１０は、２つの２４ビットデータ
ライトアドレスバス（ＥＡＢ，ＦＡＢ）１６０，１６２
と２つの１６ビットデータライトバス（ＥＢ，ＦＢ）１
３０，１３２と３つのデータリードアドレスバス（ＢＡ
Ｂ，ＣＡＢ，ＤＡＢ）１６４，１６６，１６８と２つの
１６ビットデータリードバス（ＣＢ，ＤＢ）１３４，１
３６とを介してメモリ管理ユニット１０４に結合されて
いる。Ｄユニット１１２は、２つのデータライトバス
（ＥＢ，ＦＢ）１３０，１３２と３つのデータリードバ
ス（ＢＢ，ＣＢ，ＤＢ）１４４，１３４，１３６とを介
してメモリ管理ユニット１０４に結合されている。
【００５０】図７は、たとえば分岐命令を転送する、Ｉ
ユニット１０６からＰユニット１０８への命令の通過を
参照符号１２４で表示している。さらに、図７は、Ｉユ
ニット１０６からＡユニット１１０およびＤユニット１
１２へのデータの通過を参照符号１２６，１２８でそれ
ぞれ表示している。
【００５１】パイプライン操作の困難な点は、異なる命
令が１つの同じ資源へのアクセスを必要とすることがあ
ることである。第１の命令が資源たとえばレジスタまた
はレジスタの一部たとえばフィールドを変更するように
動作することができ、第２の命令が次にその資源へアク
セスする必要があることは、極めて頻繁である。第１の
命令の処理が終了しているときしか開始されない第２の
命令の処理によって独立に命令が処理されている場合に
は、競合は生じない。しかしながら、パイプラインアー
キテクチュアでは、防止策がとられない限り、第１の命
令が終了しないうちに第２の命令が資源にアクセスする
可能性がある。このような潜在的競合は、しばしば、
「データハザード」と呼ばれる。データハザードが考え
られるケースは、たとえば、次のようである。 −リードアフターライト（例：*ＡＲｘ＝ｋ１６が続く
ＡＲｘ＝ＡＲｙ） −ライトアフターリード（例：ｍａｒ(ＡＲｙ＝Ｐ１６)
が続くＡＲｘ＝ＡＲｙ） −ライトアフターライト（例：ｍａｒ(ＡＲｘ＝Ｐ１６)
が続くＡＲｘ＝ＡＲｙ）
【００５２】図８Ａは、リードアフターライト（ＲＡ
Ｗ）に対するパイプライン保護アクションの一例を表
す。ステップ６００は、レジスタＡＲ１（たとえば、Ａ
Ｒ１＝ＡＲ０＋Ｋ１６）上で第１の命令によって実行フ
ェーズ（ＥＸＥ）で行われるライトを表す。ステップ６
０２は、ＡＲ１（たとえば、ＡＣ０＝*ＡＲ１）上のア
ドレスフェーズ（ＡＤＲ）で行われるリードを表す。パ
イプライン保護アクション（６０４）はアドレスフェー
ズに対する停止６０６のセッティングを含み、そのた
め、６１２においてＡＲ１へのライトが行われるまで６
１０においてリードに対するアドレスは発生されず（Ａ
Ｒ１のリードは有効ではない）、６１４において新しい
ＡＲ１値が得られ、アドレスフェーズに対する停止は緩
和（除去）される。
【００５３】図８Ｂは、リードアフターライト（ＲＡ
Ｗ）に対するパイプライン保護アクションのもう１つの
例を表す。ステップ６２０は、レジスタＡＲ０（たとえ
ば、ＡＲ０＝ＡＣ０＋Ｋ１６）上で第１の命令によって
実行フェーズ（ＥＸＥ）で行われるライトを表す。ステ
ップ６２２は、ＡＲ０（たとえば、条件リード／メモリ
マップドレジスタ（ＭＭＲ）リード）上でリードフェー
ズで行われるリードを表す。パイプライン保護アクショ
ン（６２４）は予測によるアクセスフェーズ（ＡＣＣ）
に対する停止６２６のセッティングを含み、そのため、
６２８においてアドレスおよび要求はアクティブに維持
され、６３０においてＡＣ０上でライトが行われて、ア
ドレスフェーズの停止が緩和（除去）され、６２３にお
いて条件／ＭＭＲの新しい値が得られる。または、アド
レスフェーズの代わりに、６３０においてリードフェー
ズ中に停止を挿入することができる。
【００５４】図９は、ライトアフターライト（ＷＡＷ）
に対するパイプライン保護アクションの一例を表す。ス
テップ６４０は、レジスタＡＲ１（たとえば、ＡＲ１＝
ＡＲ０＋Ｋ１６）上で第１の命令によって実行フェーズ
（ＥＸＥ）で行われるライトを表す。ステップ６４２
は、ＡＲ１（たとえば、ＡＣ０＝*ＡＲ１＋）上でアド
レスフェーズ（ＡＤＲ）で行われるライトを表す。パイ
プライン保護アクション（６４４）はアドレスフェーズ
に対する停止６４６のセッティングを含み、そのため、
６５０においてＡＲ１への最初のライトが行われるまで
６４８においてＡＲ１への第２のライトのためのアドレ
スは発生されず（ＡＲ１のライトは許されない）、６５
２において新しいＡＲ１値が得られ、アドレスフェーズ
に対する停止は緩和される。
【００５５】図１０Ａは、ライトアフターリード（ＷＡ
Ｒ）に対するパイプライン保護アクションの一例を表
す。ステップ６６０は、レジスタＡＲ３（たとえば、Ａ
Ｃ２＝ＡＲ３＋Ｋ８）上で第１の命令によって実行フェ
ーズ（ＥＸ）で行われるリードを表す。ステップ６６２
は、ＡＲ３（たとえば、*ＡＲ３＋ＤＲ０）上でアドレ
スフェーズ（ＡＤＲ）で行われるライトを表す。パイプ
ライン保護アクション（６６４）はアドレスフェーズに
対する停止６６６のセッティングを含み、そのため、６
７０においてＡＲ３のリードが行われるまで６６８にお
いてＡＲ３へのライトのためのアドレスは発生されず
（ＡＲ３のライトは許されない）、６７８において同じ
フェーズ中にＡＲ３ライトが許される。リードは、ＡＲ
３の「古い」を得るため、６７０においてＡＲ３のリー
ドおよびライトは同じフェーズで行うことができる。６
７２において、アドレスフェーズに対する停止は緩和
（除去）される。
【００５６】図１０Ｂは、ライトアフターリード（ＷＡ
Ｒ）に対するパイプライン保護アクションのもう１つの
例を表す。ステップ６８０は、レジスタＡＲ３（たとえ
ば、条件またはＭＭＲ）上で第１の命令によってリード
フェーズ（ＲＤ）で行われるリードを表す。ステップ６
８２は、ＡＲ３（たとえば、*ＡＲ３＋ＤＲ０）上でア
ドレスフェーズ（ＡＤＲ）で行われるライトを表す。パ
イプライン保護アクション（６８４）はアドレスフェー
ズに対する停止６８６のセッティングを含み、そのた
め、６９０においてＡＲ３のリードが行われるまで６８
８においてＡＲ３へのライトのためのアドレスは発生さ
れず（ＡＲ３のライトは許されない）、次にＡＲ３への
ライトが許され、アドレスフェーズに対する停止は緩和
（除去）される。
【００５７】図１１は、パイプラインの考えられるすべ
ての資源アクセス競合のジェネリック調停関数の定義を
決定するために採用される方法の略図である。ジェネリ
ック調停関数は、ジェネリック関数の特別な形式として
実現することができる、各調停論理の設計を支えかつ単
純化する抽象概念である。ジェネリック調停関数が埋め
込まれる論理も処理エンジンに含めることができる。ジ
ェネリック調停関数は回路設計の終わりに回路テストを
支援することもできる。本実施例の状況において説明さ
れているが、この方法は他のプロセッサアーキテクチュ
アに使用することができる。
【００５８】図１１では、初期ステップ（１）において
処理エンジンの機構（７００）は全体としてレジスタま
たはレジスタファイルのグループ（たとえば、７０２，
７０４，７０６）に分割される。本例では、プログラム
ユニットすなわち制御フロー（ＣＷ）、データユニット
（ＤＵ）およびアドレスユニット（ＡＵ）に対する３つ
のレジスタファイルが存在する。各レジスタファイルが
いくつかのレジスタＮ（ｉ）（たとえば、７０８，７１
０，７１２）を含んでいる。これらのレジスタは被保護
資源を形成することができる。全体レジスタを保護する
だけでなく、または保護する代わりに、レジスタ（たと
えば、７１４，７１６，７１８）の一部（すなわち、そ
の中のフィールド）を保護したいことがある。図１１は
資源粒度のこの定義を表す。したがって、被保護資源
は、たとえばレジスタまたはレジスタ内のフィールドと
することができる。
【００５９】各被保護資源に対して、ステップ２におい
て考えられる最悪資源使用の解析が引き出される。たと
えば、異なる命令が資源に対する異なる読出しおよび書
込み方法を提供する。レジスタフィールド７１４に関し
て図１１に示すように、その資源に対してリード／ライ
ト操作を行うことができる、７２０に示すパイプライン
ステージは、ステージＰ３，Ｐ５，Ｐ６である。すなわ
ち、この資源に対する最悪資源使用はパイプラインステ
ージＰ３，Ｐ５，Ｐ６に関するものである。前記アクセ
スはその実行ステージに関して分類することができる。
【００６０】ステップ３においてパイプライン深さ（た
とえば、ここではパイプラインステージＰ２，Ｐ３，Ｐ
４，Ｐ５，Ｐ６）を配慮して、５つの命令Ｉ１，Ｉ２，
Ｉ３，Ｉ４，Ｉ５について７２２に示す命令実行オーバ
ラップを考慮しなければならない。
【００６１】すべての潜在的なデータハザードが図１２
に矢符で示されており、それはパイプラインの異なるス
テージにおける潜在的な競合を示す略図である。図１２
は、５つの各命令Ｉ１，Ｉ２，Ｉ３，Ｉ４，Ｉ５に対す
る図５の５つのステージＰ２〜Ｐ６を示す。
【００６２】見つけたデータハザードの考察から、図１
３に示すようにジェネリック調停関数を引き出すことが
でき、このジェネリック調停関数は現在および未決アク
セス間の関係を定義する。次に、ジェネリック調停関数
を使用してパイプラインの選択停止を制御してデータハ
ザードを回避することができる。ジェネリック論理はパ
イプラインに対するすべての潜在的な資源アクセス競合
を表す。図１２に略示した潜在的競合問題の解析から、
下記の競合を生じやすい信号が識別される。 ａ： 現在のリードステージＰ３ ｂ： 未決（ステージＰ４）リードステージＰ６ ｃ： 未決（ステージＰ４）リードステージＰ５ ｄ： 現在のリードステージＰ５ ｅ： 未決（ステージＰ５）リードステージＰ６ ｆ： 現在のリードステージＰ６ １： 現在のライトステージＰ３ ２： 未決（ステージＰ４）ライトステージＰ６ ３： 未決（ステージＰ４）ライトステージＰ５ ４： 未決（ステージＰ５）ライトステージＰ６ ５： 現在のライトステージＰ５ ６： 現在のライトステージＰ６
【００６３】これらの信号を解釈してＡＤＲ（Ｐ３）を
停止する信号ｓｔａｌｌ ｓｔａｇｅ４およびＡＣＣ
（Ｐ４）ステージを停止する信号ｓｔａｌｌ ｓｔａｇ
ｅ５を形成する論理を図１３に示す。信号“ｄ”および
“ｆ”は図示されていないことが分かるであろう。しか
しながら、これらの信号は、７−ステージリードに対処
するすべての潜在的な競合が未決信号“ｂ”および未決
信号“ｅ”を使用する予測により解決されるために必要
とされない。したがって、これらの信号は、それに関係
するいかなる競合も既に予測できるため、図１３に示す
必要がない。
【００６４】したがって、一般的にジェネリック関数は
多数の可変オペランドを有し、各調停論理は低度の退化
を有する、すなわち、固定されるジェネリック関数内で
可変のいくつかのオペランドを有するジェネリック関数
の特殊な形式すなわちサブセットであることが分かるで
あろう。
【００６５】一度決定されると、ジェネリック調停関数
は各調停論理ブロックの回路設計を実現するのに使用す
ることができ、それらは全てジェネリック調停関数の特
殊な形式として定義することができる。各資源に対し
て、ジェネリック調停関数により想定される競合のいく
つかは一般的に発生することができないため、個別の各
資源の調停論理に対して完全なジェネリック形式は不要
である。
【００６６】想定されるすべての競合の同時発生に対す
る保護を望む場合には、ジェネリック調停関数を具現す
るジェネリック調停論理は処理エンジンに設けるだけで
よい。
【００６７】ジェネリック調停関数の概念は、処理エン
ジンのハードウェア設計のソフトウェアテストステージ
においてさらに利用することができる。一般的に、パイ
プライン処理エンジンハードウェアに対するすべてのテ
ストパターンを発生することは、ＣＰＵ、その命令セッ
トおよびアーキテクチュアの計算量のため膨大な作業と
なることがある。テストパターンは、予め指定した基準
に関して定義する必要がある。非常に労力を要するのは
この基準の仕様である。本設計により、従来の命令セッ
トレーテンシテーブルに関連してジェネリック関数を基
準として使用して関数テストパターン発生器を生成する
ことができる。ジェネリック関数により想定される考え
られる競合へテスト範囲を制約することができるため、
テストパターン発生器の生成が単純化される。テストパ
ターン発生器はジェネリック関数から直接続くため、ハ
ードウェア設計テストプロセスはより速いだけでなくよ
り体系的となって、良好なカバレッジを保証する。
【００６８】図１４は、処理エンジンに対するインター
ロックされたアーキテクチュアの略概観図である。図１
４に示すように、制御フロー８００から命令を受信する
第１および第２のパイプライン８２０，８５０がある。
図２に関して、たとえば、第１のパイプラインはＤユニ
ットとし、第２のパイプラインはＡユニットとすること
ができた。
【００６９】制御フローは、命令バッファ８１０および
第１および第２の命令ストリームを復号する第１および
第２のデコーダ８１２，８１４を含んでいる。並列符号
化有効性チェックが並列検証論理８１６において遂行さ
れ、並列コンテクストは有効であることが保証される。
デコーダ８１２，８１４からの命令は、ディスパッチコ
ントローラ８０８の制御下でディスパッチ論理８１８か
らディスパッチされる。
【００７０】第１のパイプライン８２０において、連続
するパイプラインステージ８２２，８２４，８２６，８
２８はローカルパイプラインコントローラ８３０の制御
下にある。第１のパイプライン８２０には、第１のロー
カルインターロックコントローラを形成する第１のロー
カルインターロック制御論理８３８が関連している。パ
イプラインコントローラは、関連するインターロック制
御論理からの制御信号に応答してパイプラインステージ
の選択的停止を引き起こす。それは、パイプライン８２
０からの出力に応答しパイプライン８２０に対するレジ
スタファイル８３２からの出力にも応答する。レジスタ
ファイル８３２はレジスタファイル制御論理８３４およ
び個別レジスタ８３６を含んでいる。１つ以上の演算子
８４０，８４２を現在のアクセス操作に関してアクセス
することができる。
【００７１】第２のパイプライン８５０において、連続
するパイプラインステージ８５２，８５４，８５６，８
５８はローカルパイプラインコントローラ８６０の制御
下にある。第２のパイプライン８５０には、第２のロー
カルインターロックコントローラを形成する第２のロー
カルインターロック制御論理８６８が関連している。パ
イプラインコントローラは、関連するインターロック制
御論理からの制御信号に応答して、パイプラインステー
ジの選択的停止を引き起こす。それは、パイプライン８
５０からの出力に応答して、パイプライン８５０に対す
るレジスタファイル８６２からの出力にも応答する。レ
ジスタファイル８６２はレジスタファイル制御論理８６
４および個別レジスタ８６６を含んでいる。１つ以上の
演算子８７０，８７２を現在のアクセス操作に関してア
クセスすることができる。
【００７２】各ローカルパイプラインコントローラ８３
０，８６０は、任意のインターロックコントローラによ
って発生される停止を他のパイプラインコントローラに
拡げる信号８７５により各ローカルインターロックコン
トローラ８３８，８６８からの出力に応答することが分
かるであろう。この一般的原理は拡張可能である。した
がって、３つ以上のパイプラインが提供されると、各パ
イプラインに対するローカルパイプラインコントローラ
はすべてのローカルインターロックコントローラからの
出力に応答する。
【００７３】したがって、図１４において、インターロ
ック制御の自然分割はレジスタファイルに対するものと
同じである。しかしながら、そうする必要はなく、調停
関数情報位置（未決対現在アクセス）に応じてそのオリ
ジナルレジスタファイルから別のレジスタファイルに個
別インターロックコントロールを移すのが望ましいこと
もある（たとえば、８３８または８６８）。
【００７４】上述したように、本実施例には、３つのレ
ジスタファイルすなわち制御フロー（ＣＦ）用とＤユニ
ット（ＤＵ）用とＡユニット（ＡＵ）用とがある。した
がって、３セットのローカルインターロック制御論理が
提供される。しかしながら、制御論理の物理的位置は、
未決および／または現在のアクセス情報が主として各位
置（ＡＵ，ＣＦ）に配置されるように分散される。Ｄユ
ニットに対して、インターロック論理は制御フローユニ
ットに移され、そこでは、制御に対する信号の最大パー
センテージが命令パイプライン内で未決である。レジス
タファイルの現在のアクセスをできるだけ多く再使用す
ることによって、論理オーバヘッドを最小限に抑えるこ
とができる。発生される停止は、パイプラインおよび関
連するローカルパイプライン制御論理を有するすべての
ＣＰＵサブユニット内に展開される。
【００７５】たとえば、図１４のパイプライン８２０に
対するインターロック制御機構の典型的な構造の略概観
図を図１５に示す。この機構は図１４のパイプライン８
５０などの他のパイプラインに対するものと同じ構造に
できることが分かるであろう。命令パイプライン自体が
これを達成するのに使用されるため、停止構成に対する
メモリ要素（リード／ライト待ち行列）は設けられない
ことが分かるであろう。たとえば、２つの連続する命令
間のパイプラインのステージＰ３からステージＰ６への
ライトアフターライト競合は３サイクル停止を発生しな
ければならない（ステージＰ３において）。実際上、イ
ンターロック論理が３×１サイクル連続停止を発生する
（ステージＰ３において）。
【００７６】図１５はｍハザード検出のための規則正し
い並列構造を示し、下記のものを含んでいる。 − 第１のレベルは、ベーシックデローダ８８２（未決
アクセスまたは現在アクセスからの）を含んでいる。こ
れらのデコーダは、レジスタファイル内のデコーダ８８
０と同じであるが、未決信号に適用される。デコーダ論
理は、少なくとも選択されたパイプラインステージから
のアクセス情報に応答して、各被保護資源に対するアク
セス情報を引き出す。デコーダ８８２は、未決アクセス
情報を復号するように動作する。デコーダ８８０は、現
在アクセスを復号するように動作する。 − 第２のレベルは、保護する各レジスタに対する等価
信号（調停関数感覚で）の併合を行うステージ８８４を
含んでいる。それは、たとえば図１３に示すような論理
を使用して、これらの信号をＯＲゲート内でＯＲして達
成される。現在アクセスに対するデコーダ８８０の出力
は、併合論理８８３において併合され、次に併合論理８
８４に供給され、そこで、未決アクセスに対するデコー
ダ８８２の出力と併合される。 − 第３のレベルは、保護するレジスタと同数の調停論
理８８６セットによって構成されている。調停論理は、
図１３に示すジェネリック調停関数からそこへの入力
（すなわち、それは図１３の調停論理のサブセットを形
成する）に従って抽出され、各レジスタアクセストレー
スに与えられる（簡約化される）。レジスタアクセスト
レースは、アクセス／フェーズを指定する着信信号から
形成される。 − 第４のレベルは、たとえばＯＲゲートを使用したす
べての調停結果の単なる併合８８８である。調停論理の
各セットが１と３との間の停止を発生する（ステージ
３，４，５において）。同じステージのすべての停止が
一緒に併合される。併合された出力信号は、停止制御信
号８８９として関連するパイプライン制御論理に与えら
れて、パイプラインの選択的停止を制御する。
【００７７】停止制御信号８８９は、レジスタアクセス
制御論理８９０現在アクセス制御にも与えられる。この
アーキテクチュアでは停止ペナルティ縮減は考慮され
ず、その結果、任意の競合により適切なパイプライン停
止が生じ、それは下位ステージの凍結および次のステー
ジにおけるバブル挿入である。
【００７８】調停論理は、その「論理再使用」の結果、
ハードウェアが比較的単純である。論理再使用は、調停
論理が実施例では併合論理８８３を介して既存のメイン
パイプライン８２２〜８２８の待ち行列からのタッピン
グを使用することを意味し（予め提案されている調停の
ための新しい待ち行列を生成するのではなく）、また、
デコーダ８８０からの結果を使用することも意味する。
したがって、調停論理ブロックに付加する必要のあるハ
ードウェアの量が著しく低減される。ＤＳＰ集積回路と
しての実施例の特定のハードウェアインプリメンテーシ
ョンでは、すべての調停論理が総ＣＰＵエリアの２％以
下しかカバーしない。それに比べて、論理再使用を行わ
なければ、匹敵するレベルのパイプライン保護を提供す
るのに必要な論理に要するチップエリアは少なくとも数
倍大きくなり、恐らくは１桁大きくなる。
【００７９】パイプライン保護機構について説明してき
たが、その規則性および一般性の結果、回りくどくなら
ずに実現およびテストが行われる。リード／ライト未決
（未決操作）の待ち行列はパイプライン自体によって処
理される。したがって、インターロック検出論理は、純
粋に組合せ的であり、インターロック機構の一部として
リード／ライト待ち行列を必要とすることがない。
【００８０】図１６は、図１のプロセッサ１０を内蔵す
る集積回路４０の略図である。集積回路は特定用途集積
回路（ＡＳＩＣ）技術を使用して実現することができ
る。図から分かるように、集積回路は複数の表面実装コ
ンタクト４２を含んでいる。しかしながら、集積回路は
他の構成を含むことができ、たとえば回路下面上の複数
のピンがゼロ挿入力ソケット内に実装される構成や、そ
の他任意の適切な構成とすることができる。
【００８１】たとえば図１６のような集積回路内に内蔵
されるようなプロセッサ１０などの処理エンジンの１つ
の応用は、移動ワイヤレス電気通信装置などの電気通信
装置である。図１７にこのような電気通信装置の一例を
示す。図１７に示す特定の例では、電気通信装置は、キ
ーボードまたはキーボード１２とディスプレイ１４など
の一体型ユーザ入力装置付き移動体電話機１１である。
ディスプレイは、たとえば、液晶ディスプレイやＴＦＴ
ディスプレイなどの適切な技術を使用して実現すること
ができる。プロセッサ１０はキーボード１２に接続さ
れ、そこで、適切なキーボードアダプタ（不図示）を介
してディスプレイ１４に接続され、そこで、適切なディ
スプレイアダプタ（不図示）を介して電気通信インター
フェイスすなわちトランシーバ１６たとえば無線周波数
（ＲＦ）回路を含むワイヤレス電気通信インターフェイ
スに接続される。無線周波数回路は、プロセッサ１０を
含む集積回路４０に内蔵したり、独立したものとするこ
とができる。
【００８２】特定の実施例に関して説明してきたが、発
明の範囲内で多くの変更／追加および／または置換を行
えることが分かるであろう。
【００８３】ここで使用した用語「加えられる」、「接
続される」、「接続」は電気接続経路内に付加素子があ
る場合も含めて電気的に接続されることを意味する。
【００８４】実施例について本発明を説明してきたが、
この明細書には制約的な意味合いはない。当業者なら
ば、この明細書を読めば本発明の他のさまざまな実施例
が自明であろう。したがって、添付した特許請求の範囲
は発明の真の範囲および精神に含まれる実施例のこのよ
うないかなる変更も包含するものとする。
【００８５】本出願は１９９８年１０月６日に欧州で出
願されたＳ．Ｎ．９８４０２４６６．１（ＴＩ−２７６
８１ＥＵ）および１９９８年１０月６日に欧州で出願さ
れたＳ．Ｎ．９８４０２４５５．４（ＴＩ−２８４３３
ＥＵ）に優先権を請求するものである。
【図面の簡単な説明】
【図１】本発明の実施例に従ったプロセッサの略ブロッ
ク図である。
【図２】図１のプロセッサのコアの略図である。
【図３】図１のプロセッサのコアのさまざまな実行ユニ
ットのより詳細な略ブロック図である。
【図４】図１のプロセッサの命令バッファキューおよび
命令デコーダコントローラの略図である。
【図５】図１のプロセッサのパイプラインフェーズの表
現である。
【図６】図１のプロセッサにおけるパイプラインの動作
例の線図である。
【図７】図１のプロセッサのパイプラインの動作を説明
するためのプロセッサのコアの略表現である。
【図８】図８Ａはリードアフターライトハザードの一例
であり、図８Ｂはリードアフターライトハザードのもう
１つの例である。
【図９】ライトアフターライトハザードの例である。
【図１０】図１０Ａライトアフターリードハザードの一
例であり、図１０Ｂはライトアフターリードハザードの
もう１つの例である。
【図１１】さまざまなパイプラインステージにおいて考
えられる競合である。
【図１２】ジェネリック調停関数定義プロセスの誘導で
ある。
【図１３】ジェネリック調停論理の略図である。
【図１４】本発明の実施例を内蔵する処理エンジンのデ
ュアルパイプライン算術ユニットのアーキテクチュアで
ある。
【図１５】本発明によるパイプライン保護論理の例の略
ブロック図である。
【図１６】図１のプロセッサを内蔵する集積回路であ
る。
【図１７】図１のプロセッサを内蔵する移動電気通信装
置の例である。
【符号の説明】
１０ マイクロプロセッサ ２０ プロセッサバックプレーン ２２ バックプレーンバス ２４ 命令キャッシュメモリ ２６ 周辺装置 ２８ 外部インターフェイス ３０ レジスタファイル ３２ データアドレス発生サブユニット ３４ ＡＬＵ ３６ Ｄユニットレジスタファイル ３８ ＤユニットＡＬＵ ４０ Ｄユニットシフタ ４２，４４ 累算ユニット １００ 処理エンジン １０２ 処理コア １０４ インターフェイスユニット １０６ 命令バッファユニット １０８ プログラムフローユニット １１０ アドレスデータフローユニット １１２ データ通信ユニット １１８ アドレスバス １２０ データバス １２２ プログラムリードバス １２８ プログラムアドレスバス １３０，１３２ データライトバス １３４，１３６，１４４ データリードバス １４０ 命令定数データバス １４２ アドレス定数バス １４６，１４８ 累算器ライトバス １５０，１５２ 累算器リードバス １６０，１６２ データライトアドレスバス ５０２ 命令バッファキュー ５０４ レジスタ ５１２，５１４ 命令デコーダ ５２０，５２１，９１８，９２２，９４６，９４７ マ
ルチプレクサ ５３０ ライトプログラムカウンタ ５３２ ローカルライトプログラムカウンタ ５３４ リードプログラムカウンタ ５３６ ローカルリードプログラムカウンタ ７００ 処理エンジン機構 ７０２，７０４，７０６，８６２ レジスタファイル ７０８，７１０，７１２，７１４，７１６，７１８，８
３２，８３６，８６６レジスタ ８０８ ディスパッチコントローラ ８１０ 命令バッファ ８１２，８１４，８８０，８８２ デコーダ ８１６ 検証論理 ８２０，８５０ パイプライン ８２２，８２４，８２６，８２８，８５２，８５４，８
５６，８５８，８８４パイプラインステージ ８３０，８６０ ローカルパイプラインコントローラ ８３８，８６８ ローカルインターロック制御論理 ８３４，８６４ レジスタファイル制御論理 ８８３，８８４ 併合論理 ８８６ 調停論理 ８９０ レジスタアクセス制御論理

Claims (25)

    【特許請求の範囲】
  1. 【請求項１】 複数のパイプラインステージを有するプ
    ロセッサパイプラインと複数の資源とパイプライン保護
    機構とを含む処理エンジンを具備するデジタルシステム
    であって、 前記パイプライン保護機構が、 各被保護資源に対する前記パイプラインステージ間のア
    クセス競合を予測するための別々の調停論理を含み、 各調停論理の出力が、前記パイプラインのステージを選
    択的に停止させるための停止制御信号を形成するように
    接続されて資源アクセス競合を回避する、 デジタルシステム。
  2. 【請求項２】 各調停論理が、特定形式の単一のジェネ
    リック調停関数として定義することができる、請求項１
    記載の処理エンジン。
  3. 【請求項３】 前記ジェネリック調停関数が、前記処理
    エンジンのジェネリック的調停論理内に埋め込まれてい
    る、請求項２記載の処理エンジン。
  4. 【請求項４】 前記パイプラインのステージを制御する
    パイプライン制御論理を含み、 該パイプライン制御論理が、前記調停論理から出力され
    る前記停止制御信号を受信するように接続されている、 請求項３記載の処理エンジン。
  5. 【請求項５】 前記パイプライン保護機構が、各調停論
    理の出力を併合して前記パイプラインの選択的停止を制
    御する停止制御信号を形成して資源アクセス競合を回避
    する出力併合論理を含む、請求項４記載の処理エンジ
    ン。
  6. 【請求項６】 各調停論理が、前記パイプラインからア
    クセス情報を受信するように接続されている、請求項５
    記載の処理エンジン。
  7. 【請求項７】 各調停論理が、該調停論理に関連する前
    記被保護資源に関連する制御信号をさらに受信するよう
    に接続されている、請求項６記載の処理エンジン。
  8. 【請求項８】 前記パイプラインからアクセス情報を受
    信して各被保護資源に対するアクセス情報を引き出すよ
    うに接続されているデコーダステージをさらに含む、請
    求項７記載の処理エンジン。
  9. 【請求項９】 前記もう１つの制御信号が、前記デコー
    ダステージから出力される、請求項８記載の処理エンジ
    ン。
  10. 【請求項１０】 前記デコーダステージが、複数のアク
    セスデコーダを含み、 各アクセスデコーダが、各パイプラインステージに関連
    しており、 前記パイプライン保護機構が、少なくとも１つの被保護
    資源に対して、前記アクセスデコーダからの前記資源に
    対するアクセス情報を併合する入力併合論理を含む、請
    求項６記載の処理エンジン。
  11. 【請求項１１】 前記アクセス情報が、未決アクセスに
    関連する、請求項１０記載の処理エンジン。
  12. 【請求項１２】 前記パイプラインから現在のアクセス
    情報を受信して各被保護資源に対する現在のアクセス情
    報を引き出すように接続された現在アクセスデコーダス
    テージをさらに含み、 被保護資源に対する前記調停論理が、該被保護資源に対
    する現在のアクセス情報を受信するようにさらに接続さ
    れている、 請求項１１記載の処理エンジン。
  13. 【請求項１３】 前記現在アクセスデコーダステージ
    が、レジスタファイルに対するデコーダステージであ
    る、請求項１２記載の処理エンジン。
  14. 【請求項１４】 前記現在アクセス情報が、前記入力併
    合論理にも供給される、請求項１３記載の処理エンジ
    ン。
  15. 【請求項１５】 各被保護資源に対して該資源に対する
    各入力併合論理をさらに含む、請求項１０記載の処理エ
    ンジン。
  16. 【請求項１６】 複数の資源の中の少なくとも１つの資
    源が、１群のレジスタとレジスタとレジスタのフィール
    ドとレジスタのサブフィールドとからなるグループから
    選択される、請求項１記載の処理エンジン。
  17. 【請求項１７】 キーボードアダプタを介して前記プロ
    セッサに接続された一体型キーボードと、 ディスプレイアダプタを介して前記プロセッサに接続さ
    れたディスプレイと、前記プロセッサに接続された無線
    周波数（ＲＦ）回路と、 該ＲＦ回路に接続されたアンテナと、 をさらに含む、請求項１記載のデジタルシステム。
  18. 【請求項１８】 複数のパイプラインステージを有する
    プロセッサパイプラインと複数の資源とを含む処理エン
    ジン内のパイプラインを保護する方法であって、 各被保護資源に対して、資源を別々に調停して前記パイ
    プラインステージ間のアクセス競合を予測するステップ
    と、 前記各資源に対する前記調停の結果に応じて前記パイプ
    ラインのステージを選択的に停止して資源アクセス競合
    を回避するステップと、 を含む、方法。
  19. 【請求項１９】 各被保護資源に対する調停論理が、ジ
    ェネリック調停関数から引き出される、請求項１８記載
    の方法。
  20. 【請求項２０】 前記ジェネリック調停関数が、前記パ
    イプラインに対するすべての潜在的資源アクセス競合を
    表す、請求項１９記載の方法。
  21. 【請求項２１】 少なくとも選択されたパイプラインス
    テージからのアクセス情報が、各被保護資源に対するア
    クセス情報を引き出すように復号される、請求項２０記
    載の方法。
  22. 【請求項２２】 少なくとも１つの被保護資源に対し
    て、複数のパイプラインステージに対するアクセス情報
    が、該資源に対する調停論理による調停のために併合さ
    れる、請求項２１記載の方法。
  23. 【請求項２３】 前記アクセス情報が、未決アクセスに
    関連する、請求項２２記載の方法。
  24. 【請求項２４】 アクセス情報が、現在の資源アクセス
    に関連する、請求項２３記載の方法。
  25. 【請求項２５】 プロセッサのパイプラインステージ間
    の考えられる競合を定義するジェネリック関数を有する
    マルチステージプロセッサのハードウェア設計をソフト
    ウェアテストする方法であって、 命令セット・ラテンシ・テーブルとともに前記ジェネリ
    ック関数を適用してテストパターン発生器を生成するス
    テップと、 前記テストパターン発生器を適用して前記ハードウェア
    設計をテストするステップと、 を含む、方法。
JP11321530A 1998-10-06 1999-10-06 パイプライン保護 Pending JP2000305779A (ja)

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