JP2000322408A - 線形ベクトル計算 - Google Patents

線形ベクトル計算

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Abstract

(57)【要約】 【課題】 Ｎ個の係数を有するＮ個のベクトルの一次結
合として出力ベクトルを計算する処理エンジンを得る。 【解決手段】 処理エンジンは、第１の入力ベクトルの
Ｎ個の係数の各表現を保持する係数レジスタ９４０を含
む。係数レジスタの選択部分を各係数表現に対してテス
トするテストユニット９５０が設けられる。算術演算装
置９７０は、テスト結果に応じて第２の入力ベクトルの
座標を選択的に加減算して出力ベクトルの各座標を計算
する。ＡＬＵ演算と並列な係数テスト演算を使用して消
費電力が低く維持される。出力ベクトルＶＹの各座標を
Ｎ＋１ステップアルゴリズムにより計算することがで
き、この計算はＡＬＵと並列に作動するビットテストユ
ニットにより行われる。ＣＰＵレジスタのビットＣi+1
がアドレス指定されテンポラリレジスタでテストされ第
２の入力ベクトルＸijの座標の条件付き加減算が実施さ
れる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、デジタル処理シス
テムにおける線形ベクトルの計算に関する。
【０００２】
【従来の技術】特に、本発明は、Ｎ個の係数を有するＮ
個のベクトル
【０００３】
【外２】
【０００４】（以下、
【０００５】
【外３】
【０００６】は「ＶＸ」と記す。）の一次結合として定
義される任意のベクトル
【０００７】
【外４】
【０００８】（以下、「ＶＹ」と記す。）の計算に関す
る。
【０００９】
【数１】
【００１０】いくつかの信号処理アプリケーション、た
とえばＧＳＭ（Global System forMobiles）ハーフレー
トボコーダの処理演算は、
【００１１】
【外５】
【００１２】係数に対する有効なアルゴリズム依存処理
を必要とする。このような処理演算の例は、係数の円順
列と、係数の値の補数処理とである。
【００１３】典型的なデジタル信号プロセッサ（ＤＳ
Ｐ）のインプリメンテーションは次のようである。ま
ず、
【００１４】
【外６】
【００１５】係数が、倍数ビット（１６，３
２，．．．）で符号化された分数（１／２，−１／２）
にビット表現（０，１）から変換される。次に、各ＶＹ
ベクトル座標
【００１６】
【外７】
【００１７】が、Ｎステップアルゴリズムにより計算さ
れる。計算は、次式で表される乗算および累算ユニット
により行われ、
【００１８】
【数２】
【００１９】ここで、
【００２０】
【外８】
【００２１】はベクトルＶＸiの座標である。
【００２２】２つのメモリオペランド（Ｃi，Ｘij）お
よび乗算オペランドが計算の各ステップに必要であるこ
とが分かるであろう。係数アドレス指定がアドレス発生
ユニットを使用して行われ、必要ならば、間接メモリア
ドレス指定、たとえば巡回ポスト変更アドレス指定が行
われる。
【００２３】この既知の方法の欠点は、多数のメモリア
ドレス指定演算およびオペランドフェッチ演算を必要と
することである。そのため、バスの可用性が低減され、
すべてのバス演算を駆動するのに大きな消費電力が必要
となる。乗算演算の使用にも大きな消費電力が必要であ
る。
【００２４】
【発明が解決しようとする課題】現在の処理エンジン設
計では、生態学的および経済的見地の両方から消費電力
を低減することが望ましい。特に、限定的ではないが、
移動体電気通信応用などの移動体処理応用では、必要以
上に性能を犠牲にすることなく消費電力をできるだけ低
く維持することが望ましい。
【００２５】
【課題を解決するための手段】本発明の第１の態様によ
れば、Ｎ個の係数を有するＮ個の入力ベクトルの一次結
合として出力ベクトルを計算する処理エンジンが提供さ
れる。処理エンジンは、第１の入力ベクトルに対するＮ
個の係数の表現を保持する係数レジスタを含んでいる。
各係数表現に対する係数レジスタの選択部分をテストす
るテストユニットが設けられている。係数表現のテスト
結果に応じて第２の入力ベクトルに対する入力ベクトル
座標の選択的加算および／または減算によって出力ベク
トルの各座標を計算する算術演算ユニットが設けられて
いる。
【００２６】本発明の一実施例では、線形ベクトルの結
合の計算に関して従来技術に比べていくつかの利点を達
成することができる。
【００２７】ＭＡＣ命令ではなくＡＬＵ命令と組み合わ
せたテスト命令（たとえば、ビットテスト命令）が使用
されるため、序文に記載した従来技術に従って作動する
処理エンジンの消費電力を低減することができる。ま
た、計算のステップ当たり２つのデータメモリアクセス
ではなくたった一つのデータメモリアクセスが必要とさ
れる。
【００２８】メモリリソースアクセス競合によるプロセ
ッサストールがないため、実行性能は、序文に記載した
従来技術に従って作動する処理エンジンのそれとほぼ同
等である。また、所望により、並列実行を行って１サイ
クルの最小オーバヘッドを隠蔽することができる。
【００２９】アドレス発生ユニットを使用してＣＰＵレ
ジスタにメモリアドレスおよびビットアドレスを発生す
ることができるフレキシブルアドレス指定が提供され
る。ハードウェアオーバヘッドは最小である。
【００３０】本発明の一実施例では、第１の入力ベクト
ルに対してビット（０，１）として表される
【００３１】
【外９】
【００３２】係数が、ＣＰＵレジスタに格納される。
【００３３】出力ベクトルＶＹの各座標は、Ｎ＋１ステ
ップアルゴリズムで計算される。その計算は、ＡＬＵユ
ニットと並列に作動するビットテストユニットで行われ
る。
【００３４】
【数３】
【００３５】計算のステップ
【００３６】
【外１０】
【００３７】において、ＣＰＵレジスタのビットＣi+1
がアドレス指定され、テストされたビットはテンポラリ
レジスタに格納され、第２の入力ベクトルＸijの座標の
条件付き加算／減算が、そのテストされたビットに基づ
いて行われる。
【００３８】係数テスト結果に応じた第２の入力ベクト
ルの座標の選択的加算／減算の前に係数テスト結果を格
納するテスト状態レジスタを設けることができる。
【００３９】テストユニットがテストする適切な係数表
現（たとえば、１以上のビット）を保持する係数レジス
タの一部（たとえば、ビット位置またはビットフィール
ド）を選択するレジスタビットポインタアドレスを発生
するアドレス発生器を設けることができる。同じまたは
異なるアドレス発生器が、第２の入力ベクトルに対する
座標を検索するためのメモリアドレスを発生することも
できる。同じデータアドレス発生ハードウェアが使用さ
れる場合には、シリコンが経済的に使用され、使用時の
消費電力も経済的となる。係数レジスタは、Ｎよりも多
いビットを含むことができる。ポスト変更を伴う巡回ビ
ットアドレス指定を使用して、レジスタを効率的に使用
し、係数をラップラウンドまたはモジュロ形式で変更す
ることができる。
【００４０】メモリオペランドがフェッチされ、係数表
現（たとえば、ビット）が計算の各ステップに対してテ
ストされる。テストユニットは、ビットテストユニット
とすることができる。
【００４１】本発明の一例では、ビットテストユニット
は、ベクトルＶＹの座標ＶＹjの計算のステップｉ＋１
で作動して係数Ｃi+1をテストすることができ、また、
算術演算装置は、それと並列に作動して計算のステップ
ｉで実行された係数レジスタのビットＣiのテスト結果
に応じてオペランドＸijの条件付き加算／減算を実行す
ることができる。
【００４２】したがって、出力ベクトル座標の計算は、
一連のＮ＋１ステップとして実行され得る。
【００４３】処理エンジンは、デジタル信号プロセッサ
の形とすることができ、集積回路に集積することができ
る。
【００４４】本発明は、データ入力装置，ディスプレ
イ，アンテナおよび上述した処理エンジンを含む電気通
信装置も提供する。
【００４５】本発明の他の態様によれば、処理エンジン
でＮ個の係数を有する入力ベクトルの一次結合として出
力ベクトルを計算する方法が提供される。この方法は、
第１の入力ベクトルのＮ個の係数の各々の表現を係数レ
ジスタに保持するステップと、第１の入力ベクトルの各
係数表現を選択的にテストするステップと、第１の入力
ベクトルの係数表現のテスト結果に応じた第２のベクト
ルの座標の選択的加算および／または減算によって出力
ベクトルの座標を計算するステップと、を含む。
【００４６】本発明の一実施例では、出力ベクトルＶＹ
の座標の計算は一連のＮ＋１ステップとして実行され、
計算のステップ
【００４７】
【外１１】
【００４８】において、第１の入力ベクトルの係数を表
すビットＣi+1が、そのビットをテストする係数レジス
タでアドレス指定され、テストされたビットが、ビット
テスト結果レジスタに格納され、第２の入力ベクトルの
Ｘij座標の条件付き加算および減算の１つが、計算のス
テップｉで実行された係数レジスタのビットＣiのテス
トの結果としてビットテストレジスタに格納されたビッ
トに応じて実行される。
【００４９】１つのメモリオペランド（Ｘij）しか計算
の各ステップに対して必要としないことが分かるであろ
う。係数アドレス指定は、アドレス発生ユニットを介し
て行うことができ、任意の間接レジスタビットアドレス
指定が使用される（たとえば、巡回ポスト変更）。
【００５０】
【発明の実施の形態】本発明は、たとえば特定用途集積
回路（ＡＳＩＣ）で実現されるデジタル信号プロセッサ
（ＤＳＰ）に特に応用されるが、他の形式の処理エンジ
ンにも応用される。
【００５１】図１は、本発明の一実施例を有するマイク
ロプロセッサ１０のブロック図である。マイクロプロセ
ッサ１０は、デジタル信号プロセッサ（ＤＳＰ）であ
る。分かり易くするために、図１は、マイクロプロセッ
サ１０の本発明の一実施例を理解するのに関係のある部
分のみを示す。ＤＳＰの一般的構造の詳細は、よく知ら
れており、他で容易に確かめることができる。たとえ
ば、フレデリック・ブートウドらの米国特許第５，０７
２，４１８号には、ＤＳＰが詳細に記載されており、本
開示の一部としてここに援用する。ギャリー・スオボダ
らの米国特許第５，３２９，４７１号には、ＤＳＰのテ
ストおよびエミュレート方法が詳細に記載されており、
本開示の一部としてここに援用する。マイクロプロセッ
サの分野の当業者であれば本発明を製造し使用できるよ
うに、マイクロプロセッサ１０の本発明の一実施例に関
連する部分の詳細が、以下に十分詳しく説明される。
【００５２】本発明の態様から利益を得ることができる
いくつかのシステムの例が、本開示の一部としてここに
援用される米国特許第５，０７２，４１８号に、特に米
国特許第５，０７２，４１８号の図２〜図１８に記載さ
れている。性能を改善するかコストを低減する本発明の
一態様を組み入れたマイクロプロセッサを使用して、米
国特許第５，０７２，４１８号に記載されたシステムを
さらに改善することができる。そのようなシステムは、
限定はしないが、産業プロセスコントロール，自動車シ
ステム，モータコントロール，ロボットコントロールシ
ステム，衛星電気通信システム，エコーキャンセリング
システム，モデム，ビデオイメージングシステム，音声
認識システムおよび暗号付ボコーダ−モデムシステムな
どを含む。
【００５３】図１のマイクロプロセッサのさまざまなア
ーキテクチュア上の特徴および完全な命令セットの説明
が、同じ譲受人による特許出願第 号（ＴＩ−
２８４３３）に記載されており、本開示の一部としてこ
こに援用する。
【００５４】次に、本発明によるプロセッサの一例の基
本的アーキテクチュアについて説明する。図１は、本発
明の一つの典型的な実施例を形成するプロセッサ１０の
全体略図である。プロセッサ１０は、処理エンジン１０
０とプロセッサバックプレーン２０とを含んでいる。本
実施例では、プロセッサは、特定用途集積回路（ＡＳＩ
Ｃ）に実現されたデジタル信号プロセッサ１０である。
【００５５】図１に示すように、処理エンジン１００
は、処理コア１０２と処理コア１０２を処理コア１０２
の外部のメモリユニットとインターフェイスさせるメモ
リインターフェイスすなわち管理ユニット１０４とを有
する中央処理装置（ＣＰＵ）を形成する。
【００５６】プロセッサバックプレーン２０は、バック
プレーンバス２２を含み、それには処理エンジンのメモ
リ管理ユニット１０４が接続されている。バックプレー
ンバス２２には、命令キャッシュメモリ２４，周辺装置
２６および外部インターフェイス２８も接続されてい
る。
【００５７】他の実施例では、異なる構成および／また
は異なる技術を使用して本発明を実現できることが分か
るであろう。たとえば、処理エンジン１００はプロセッ
サ１０を形成することができ、プロセッサバックプレー
ン２０はそこから分離されている。処理エンジン１００
は、たとえば、バックプレーンバス２２，周辺装置およ
び外部インターフェイスを支持するバックプレーン２０
から独立してその上に搭載されたＤＳＰであり得る。処
理エンジン１００は、たとえば、ＤＳＰではなくマイク
ロプロセッサとすることができ、ＡＳＩＣ技術以外の技
術で実現することができる。処理エンジンまたは処理エ
ンジンを含むプロセッサは１つ以上の集積回路に実現す
ることができる。
【００５８】図２は、処理コア１０２の一実施例の基本
構造を示す。図から分かるように、処理コア１０２は、
４つの要素、すなわち、命令バッファユニット（Ｉユニ
ット）１０６と３つの実行ユニットとを含んでいる。実
行ユニットは、プログラムフローユニット（Ｐユニッ
ト）１０８と、アドレスデータフローユニット（Ａユニ
ット）１１０と、命令バッファユニット（Ｉユニット）
１０６から復号された命令を実行しプログラムフローを
制御かつ監視するデータ計算ユニット（Ｄユニット）１
１２とである。
【００５９】図３は、処理コア１０２のＰユニット１０
８，Ａユニット１１０およびＤユニット１１２を詳細に
示すとともに、処理コア１０２のさまざまな要素を接続
するバス構造を示す。Ｐユニット１０８は、たとえば、
ループ制御回路と、ＧｏＴｏ／分岐制御回路と、リピー
トカウンタレジスタおよび割込みマスク，フラグまたは
ベクトルレジスタのようなプログラムフローを制御し監
視するさまざまなレジスタとを含んでいる。Ｐユニット
１０８は、汎用データライトバス（ＥＢ，ＦＢ）１３
０，１３２とデータリードバス（ＣＢ，ＤＢ）１３４，
１３６とアドレス定数バス（ＫＡＢ）１４２とに結合さ
れている。さらに、Ｐユニット１０８は、ＣＳＲ，ＡＣ
ＢおよびＲＧＤとラベルされたさまざまなバスを介して
Ａユニット１１０およびＤユニット１１２内のサブユニ
ットに結合されている。
【００６０】図３に示すように、本実施例では、Ａユニ
ット１１０はレジスタファイル３０とデータアドレス発
生サブユニット（ＤＡＧＥＮ）３２と算術および論理演
算装置（ＡＬＵ）３４とを含んでいる。Ａユニットレジ
スタファイル３０はさまざまなレジスタを含み、それら
中には、アドレス発生だけでなくデータフローにも使用
できる１６ビットポインタレジスタ（ＡＲ０，．．．，
ＡＲ７）およびデータレジスタ（ＤＲ０，．．．，ＤＲ
３）がある。さらに、レジスタファイルは、１６ビット
巡回バッファレジスタと７ビットデータページレジスタ
とを含んでいる。汎用バス（ＥＢ，ＦＢ，ＣＢ，ＤＢ）
１３０，１３２，１３４，１３６だけでなく、データ定
数バス１４０およびアドレス定数バス１４２がＡユニッ
トレジスタファイル３０に結合されている。Ａユニット
レジスタファイル３０は、それぞれ反対方向に作動する
１方向性バス１４４，１４６によってＡユニットＤＡＧ
ＥＮユニット３２に結合されている。ＤＡＧＥＮユニッ
ト３２は、１６ビットＸ／Ｙレジスタと、たとえば処理
エンジン１００内のアドレス発生を制御し監視する係数
およびスタックポインタレジスタとを含んでいる。
【００６１】Ａユニット１１０は、加算，減算およびＡ
ＮＤ，ＯＲおよびＸＯＲ論理演算子などのＡＬＵに典型
的に関連する機能だけでなくシフタ機能も含むＡＬＵ３
４も含んでいる。ＡＬＵ３４は、汎用バス（ＥＢ，Ｄ
Ｂ）１３０，１３６および命令定数データバス（ＫＤ
Ｂ）１４０にも結合されている。ＡユニットＡＬＵは、
Ｐユニット１０８レジスタファイルからレジスタ内容を
受信するＰＤＡバスによってＰユニット１０８に結合さ
れている。ＡＬＵ３４は、アドレスおよびデータレジス
タ内容を受信するバスＲＧＡ，ＲＧＢとレジスタファイ
ル３０のアドレスおよびデータレジスタに転送するバス
ＲＧＤとによってＡユニットレジスタファイル３０にも
結合されている。
【００６２】図から分かるように、Ｄユニット１１２
は、Ｄユニットレジスタファイル３６と、ＤユニットＡ
ＬＵ３８と、Ｄユニットシフタ４０と、２つの乗算およ
び累算ユニット（ＭＡＣ１，ＭＡＣ２）４２，４４とを
含んでいる。Ｄユニットレジスタファイル３６とＤユニ
ットＡＬＵ３８とＤユニットシフタ４０とは、バス（Ｅ
Ｂ，ＦＢ，ＣＢ，ＤＢ，ＫＤＢ）１３０，１３２，１３
４，１３６，１４０に結合され、また、ＭＡＣユニット
４２，４４は、バス（ＣＢ，ＤＢ，ＫＤＢ）１３４，１
３６，１４０とデータリードバス（ＢＢ）１４４とに結
合されている。Ｄユニットレジスタファイル３６は、４
０ビット累算器（ＡＣ０，．．．，ＡＣ３）と１６ビッ
ト遷移レジスタとを含んでいる。また、Ｄユニット１１
２は、Ａユニット１１０の１６ビットポインタおよびデ
ータレジスタをソースとして利用したり、４０ビット累
算器の他にデスティネーションレジスタを利用すること
ができる。Ｄユニットレジスタファイル３６は、累算器
ライトバス（ＡＣＷ０，ＡＣＷ１）１４６，１４８を介
してＤユニットＡＬＵ３８およびＭＡＣ１＆２ ４２，
４４から、また、累算器ライトバス（ＡＣＷ１）１４８
を介してＤユニットシフタ４０から、データを受信す
る。データは、累算器リードバス（ＡＣＲ０，ＡＣＲ
１）１５０，１５２を介してＤユニットレジスタファイ
ル累算器からＤユニットＡＬＵ３８，Ｄユニットシフタ
４０およびＭＡＣ１＆２ ４２，４４に読み出される。
ＤユニットＡＬＵ３８とＤユニットシフタ４０とは、Ｅ
ＦＣ，ＤＲＢ，ＤＲ２およびＡＣＢとラベルされたさま
ざまなバスを介してＡユニット１０８のサブユニットに
も結合されている。
【００６３】図４を参照すると、３２ワード命令バッフ
ァキュー（ＩＢＱ）５０２を含む命令バッファユニット
１０６が示されている。ＩＢＱ５０２は、８ビットバイ
ト５０６に論理的に分割された３２×１６ビットレジス
タ５０４を含んでいる。命令は、３２ビットプログラム
バス（ＰＢ）１２２を介してＩＢＱ５０２に到来する。
命令は、ローカルライトプログラムカウンタ（ＬＷＰ
Ｃ）５３２によって指示される位置に３２ビットサイク
ルでフェッチされる。ＬＷＰＣ５３２は、Ｐユニット１
０８に位置されたレジスタに含まれている。Ｐユニット
１０８は、ローカルリードプログラムカウンタ（ＬＲＰ
Ｃ）５３６レジスタとライトプログラムカウンタ（ＷＰ
Ｃ）５３０レジスタおよびリードプログラムカウンタ
（ＲＰＣ）５３４レジスタとをも含んでいる。ＬＲＰＣ
５３６は、命令デコーダ５１２，５１４にロードされる
次の一つまたは複数の命令のＩＢＱ５０２内の位置を指
示する。すなわち、ＬＲＰＣ５３４は、デコーダ５１
２，５１４に現在ディスパッチされている命令のＩＢＱ
５０２内の位置を指示する。ＷＰＣは、パイプラインに
対する命令コードの次の４バイトの始まりのプログラム
メモリ内のアドレスを指示する。ＩＢＱ内への各フェッ
チに対して、プログラムメモリからの次の４バイトが命
令境界とは無関係にフェッチされる。ＲＰＣ５３４は、
デコーダ５１２，５１４に現在ディスパッチされている
命令のプログラムメモリ内のアドレスを指示する。
【００６４】命令は、４８ビットワードに形成され、マ
ルチプレクサ５２０，５２１を介して４８ビットバス５
１６によって命令デコーダ５１２，５１４にロードされ
る。当業者ならば、命令は４８ビット以外のワードに形
成することができること、また、本発明は前記した特定
の実施例に限定されるものではないことが、分かるであ
ろう。
【００６５】バス５１６は、任意の１命令サイクル中
に、デコーダ当たり１つずつ、最大２つの命令をロード
することができる。命令の組合せは、４８ビットバスの
両端間にわたって適合する８，１６，２４，３２，４０
および４８ビットのフォーマットの任意の組合せとする
ことができる。１サイクル中に１命令しかロードできな
い場合には、デコーダ１，５１２がデコーダ２，５１４
に優先してロードされる。次に、各命令は、それらを実
行するために、また、命令または演算が実行されるべき
データにアクセスするために、各機能ユニットに転送さ
れる。命令デコーダに通される前に、命令はバイト境界
上でアラインされる。アライメントは、その復号中に前
の命令に対して引き出されたフォーマットに基づいて行
われる。バイト境界を有する命令のアライメントに関連
する多重化は、マルチプレクサ５２０，５２１で実行さ
れる。
【００６６】プロセッサコア１０２は７ステージパイプ
ラインを介して命令を実行し、その各ステージは図５を
参照して説明される。
【００６７】パイプラインの第１ステージは、ＰＲＥ−
ＦＥＴＣＨ（Ｐ０）ステージ２０２であり、このステー
ジ中に、メモリインターフェイスまたはメモリ管理ユニ
ット１０４のアドレスバス（ＰＡＢ）１１８上にアドレ
スを表明することによって次のプログラムメモリ位置が
アドレス指定される。
【００６８】次のステージ、ＦＥＴＣＨ（Ｐ１）ステー
ジ２０４では、プログラムメモリが読み出され、Ｉユニ
ット１０６がメモリ管理ユニット１０４からＰＢバス１
２２を介して充填される。
【００６９】パイプラインはＰＲＥ−ＦＥＴＣＨおよび
ＦＥＴＣＨステージ中に割り込まれて逐次プログラムフ
ローを中断してプログラムメモリ内の他の命令、たとえ
ば分岐命令を指示することができる点で、ＰＲＥ−ＦＥ
ＴＣＨおよびＦＥＴＣＨステージは残りのパイプライン
ステージから独立している。
【００７０】次に、命令バッファ内の次の命令が、第３
ステージＤＥＣＯＤＥ（Ｐ２）２０６でデコーダ５１２
または複数のデコーダ５１４にディスパッチされ、そこ
で、命令は、復号されて、その命令を実行する実行ユニ
ット、たとえばＰユニット１０８，Ａユニット１１０ま
たはＤユニット１１２にディスパッチされる。復号ステ
ージ２０６は、命令のクラスを示す第１の部分と命令の
フォーマットを示す第２の部分と命令に対するアドレス
指定モードを示す第３の部分とを含む命令の少なくとも
一部を復号することを含んでいる。
【００７１】次のステージはＡＤＤＲＥＳＳ（Ｐ３）ス
テージ２０８であり、そこでは、命令内で使用されるデ
ータのアドレスが計算されるか、命令がプログラム分岐
すなわちジャンプを必要とする場合には新しいプログラ
ムアドレスが計算される。各計算は、Ａユニット１１０
またはＰユニット１０８でそれぞれ行われる。
【００７２】ＡＣＣＥＳＳ（Ｐ４）ステージ２１０で
は、リードオペランドのアドレスが出力されたのち、Ｘ
ｍｅｍ間接アドレス指定モードを有するＤＡＧＥＮ Ｘ
演算子でアドレスが発生されているメモリオペランド
が、間接アドレス指定されたＸメモリ（Ｘｍｅｍ）から
読み出される。
【００７３】パイプラインの次のステージはＲＥＡＤ
（Ｐ５）ステージ２１２であり、そこでは、Ｙｍｅｍ間
接アドレス指定モードを有するＤＡＧＥＮ Ｙ演算子内
または係数アドレスモードを有するＤＡＧＥＮ Ｃ演算
子内でアドレスが発生されているメモリオペランドが、
読み出される。命令の結果が書き込まれるメモリ位置の
アドレスが出力される。
【００７４】デュアルアクセスの場合には、リードオペ
ランドをＹパスで発生し、ライトオペランドをＸパスで
発生することもできる。
【００７５】最後に、命令がＡユニット１１０内または
Ｄユニット１１２内で実行される実行ＥＸＥＣ（Ｐ６）
ステージ２１４がある。次に、結果がデータレジスタま
たは累算器に格納されるか、リード／モディファイ／ラ
イト用またはストア命令用のメモリに書き込まれる。さ
らに、シフト演算がＥＸＥＣステージ中に累算器内のデ
ータになされる。
【００７６】次に、パイプラインプロセッサの動作の基
本的原理について図６を参照して説明する。図６から分
かるように、第１の命令３０２に対して、連続パイプラ
インステージが期間Ｔ1〜Ｔ7にわたって行われる。各期
間はプロセッサマシンクロックに対するクロックサイク
ルである。前の命令が次のパイプラインステージに移行
しているため、第２の命令３０４が期間Ｔ2でパイプラ
インに入ることができる。第３の命令３０６に対して、
ＰＲＥ−ＦＥＴＣＨステージ２０２が期間Ｔ3で行われ
る。図６から分かるように、７ステージパイプラインに
対して、合計７つの命令を同時に処理することができ
る。７つの命令３０２〜３１４の全てに対して、図６は
期間Ｔ7でそれら全てが処理中であることを示してい
る。このような構造は命令の処理に一形式の並列性を付
加する。
【００７７】図７に示すように、本発明のこの実施例
は、２４ビットアドレスバス１１４および双方向１６ビ
ットデータバス１１６を介して外部メモリユニット（不
図示）に結合されるメモリ管理ユニット１０４を含んで
いる。さらに、メモリ管理ユニット１０４は２４ビット
アドレスバス１１８および３２ビット双方向データバス
１２０を介してプログラム格納メモリ（不図示）に結合
されている。メモリ管理ユニット１０４は３２ビットプ
ログラムリードバス（ＰＢ）１２２を介してマシンプロ
セッサコア１０２のＩユニット１０６にも結合されてい
る。Ｐユニット１０８，Ａユニット１１０およびＤユニ
ット１１２はデータリードおよびデータライトバスおよ
び対応するアドレスバスを介してメモリ管理ユニット１
０４に結合されている。Ｐユニット１０８はさらにプロ
グラムアドレスバス１２８に結合されている。
【００７８】より詳細には、Ｐユニット１０８は２４ビ
ットプログラムアドレスバス１２８と２つの１６ビット
データライトバス（ＥＢ，ＦＢ）１３０，１３２と２つ
の１６ビットデータリードバス（ＣＢ，ＤＢ）１３４，
１３６とによってメモリ管理ユニット１０４に結合され
ている。Ａユニット１１０は、２つの２４ビットデータ
ライトアドレスバス（ＥＡＢ，ＦＡＢ）１６０，１６２
と２つの１６ビットデータライトバス（ＥＢ，ＦＢ）１
３０，１３２と３つのデータリードアドレスバス（ＢＡ
Ｂ，ＣＡＢ，ＤＡＢ）１６４，１６６，１６８と２つの
１６ビットデータリードバス（ＣＢ，ＤＢ）１３４，１
３６とを介してメモリ管理ユニット１０４に結合されて
いる。Ｄユニット１１２は、２つのデータライトバス
（ＥＢ，ＦＢ）１３０，１３２と３つのデータリードバ
ス（ＢＢ，ＣＢ，ＤＢ）１４４，１３４，１３６とを介
してメモリ管理ユニット１０４に結合されている。
【００７９】図７は、たとえば分岐命令を転送する、Ｉ
ユニット１０６からＰユニット１０８への命令の通過を
参照符号１２４で表示している。さらに、図７は、Ｉユ
ニット１０６からＡユニット１１０およびＤユニット１
１２へのデータの通過を参照符号１２６，１２８でそれ
ぞれ表示している。
【００８０】本発明のこの実施例では、処理エンジン１
００はいくつかのフォーマットでマシン命令に応答す
る。さまざまなフォーマットのこのような命令の例を以
下に示す。
【００８１】８ビット命令：○○○○ ○○○○ これは、８ビット命令、たとえばメモリマップ修飾子
（ＭＭＡＰ()）またはリードポート修飾子（readpor
t()）を表す。このような修飾子は単に８ビット操作符
号（○○○○ ○○○○）を含むのみである。このよう
な場合、並列性はインプリシットである。
【００８２】１６ビット命令：○○○○ ○○○○Ｅ Ｆ
ＳＳＳ ＦＤＤＤ これは、１６ビット命令、たとえばデスティネーション
レジスタの内容（たとえば、ｄｓｔ）がそのレジスタの
前の内容（ｄｓｔ）とソースレジスタの内容（ｓｒｃ）
との和となる命令、すなわち、
【００８３】
【数４】
【００８４】の一例を表わす。
【００８５】このような命令は、１ビットパラレルイネ
ーブルフィールド（Ｅ）と４ビットソースレジスタ識別
子（ＦＳＳＳ）と４ビットデスティネーションレジスタ
識別子（ＦＤＤＤ）とを有する７ビット操作符号（○○
○○ ○○○）である。
【００８６】１６ビット命令：○○○○ ＦＤＤＤ ＰＰ
ＰＭ ＭＭＭＩ これは、たとえばデスティネーションレジスタの内容
（たとえば、ｄｓｔ）がメモリ位置の内容（Ｓｍｅｍ）
となる、すなわち、
【００８７】
【数５】
【００８８】１６ビット命令のもう１つの例である。
【００８９】このような命令は、４ビット操作符号（○
○○○）と４ビットデスティネーションレジスタ識別子
（ＦＤＤＤ）と３ビットポインタアドレス（ＰＰＰ）と
４ビットアドレス変更子（Ｍ ＭＭＭ）と直接／間接ア
ドレスインジケータ（Ｉ）とを含んでいる。
【００９０】２４ビット命令：○○○○ ○○○Ｅ ＬＬ
ＬＬ ＬＬＬＬ ｏＣＣＣ ＣＣＣＣ これは、２４ビット命令、たとえば条件分岐命令および
条件が満たされる場合のオフセット（Ｌ８）を表す、す
なわち、
【００９１】
【数６】
【００９２】の一例を表わす。
【００９３】このような命令は、１ビットパラレルイネ
ーブルフィールド（Ｅ）と８ビット分岐オフセット（Ｌ
ＬＬＬ ＬＬＬＬ）と１ビット操作符号拡張（ｏ）と７
ビット条件フィールド（ＣＣＣ ＣＣＣＣ）とを有する
７ビット操作符号（○○○○○○○）を含んでいる。
【００９４】２４ビット命令：○○○○ ○○○○ ＰＰ
ＰＭ ＭＭＭＩ ＳＳＤＤ ｏｏＵ％ これは、２４ビット命令のもう１つの例、たとえば累算
器の内容（ＡＣy）がもう１つの累算器の内容（ＡＣx）
およびメモリ位置の内容（随意丸めがある）の二乗の和
を丸めた結果となり、データレジスタの内容（ＤＲ３）
が随意メモリ位置の内容となる単一メモリオペランド命
令、すなわち、
【００９５】
【数７】
【００９６】のもう１つの例である。
【００９７】このような命令は、８ビット操作符号（○
○○○ ○○○○）と３ビットポインタアドレス（ＰＰ
Ｐ）と４ビットアドレス変更子（Ｍ ＭＭＭ）と１ビッ
ト直接／間接アドレスインジケータフィールド（Ｉ）と
２ビットソース累算器識別子（ＳＳ）と２ビットデステ
ィネーション累算器識別子（ＤＤ）と２ビット操作符号
拡張（ｏｏ）と更新条件フィールド（ｕ）と１ビット丸
めオプションフィールド（％）とを含んでいる。
【００９８】３２ビット命令：○○○○ ○○○○ ＰＰ
ＰＭ ＭＭＭＩ ＫＫＫＫ ＫＫＫＫＫＫＫＫ ＫＫＫＫ これは、３２ビット命令、たとえばメモリ位置（Ｓｍｅ
ｍ）の一定値（Ｋ１６）との符号比較に応じてテストレ
ジスタの内容（ＴＣ１）が１または０に設定される命
令、すなわち、
【００９９】
【数８】
【０１００】の一例である。
【０１０１】このような命令は、８ビット操作符号（○
○○○ ○○○○）と３ビットポインタアドレス（ＰＰ
Ｐ）と４ビットアドレス変更子（Ｍ ＭＭＭ）と１ビッ
ト直接／間接アドレスインジケータフィールド（Ｉ）と
１６ビット定数フィールド（ＫＫＫＫ ＫＫＫＫ ＫＫＫ
Ｋ ＫＫＫＫ）とを含んでいる。
【０１０２】ビット操作命令は、メモリアクセスを行う
単一メモリ命令と同じフォーマットを有している。図８
は、このような命令の一例を示す。ビット操作命令の例
は、ビットテスト命令，ビットセット命令，ビットクリ
ア命令およびビット補数命令である。図８に示すよう
に、ビット操作命令９００は、操作符号に対する演算フ
ィールド９０２とアドレス指定フィールド９０４とデー
タレジスタ選択フィールド９０６とを含んでいる。下記
の表１に示すように、命令のアドレス指定フィールド
は、実行された命令とは独立してＣＰＵのアドレス発生
を制御する。
【０１０３】
【表１】
【０１０４】序文で述べたように、本発明は、デジタル
処理システムにおける線形ベクトルの結合に関する。
【０１０５】後述するように、本発明のこの実施例は、
ビットテストの結果に応じて加算または減算を実行する
命令を使用する。このタイプのいくつかの命令フォーマ
ットが下記の表２に示されている。
【０１０６】
【表２】
【０１０７】図９は、ベクトルの一次結合の従来のイン
プリメンテーションの表現である。
【０１０８】最初に、
【０１０９】
【外１２】
【０１１０】係数が、ビット表現（０，１）から２n補
数形式のＮビットで符号化された分数（１／２，−１／
２）に変換される。次に、ＶＹベクトル座標
【０１１１】
【外１３】
【０１１２】がＮステップアルゴリズムにより計算され
る。計算は、乗算および累算ユニットにより次式で表さ
れるように行われる。
【０１１３】
【数９】
【０１１４】ここで、
【０１１５】
【外１４】
【０１１６】はベクトルＶＸiの座標である。
【０１１７】図１０は、本発明の一実施例に従って実施
されるベクトルの一次結合の別の表現である。すなわ
ち、本発明の一実施例において、ベクトルの一次結合は
次式に従って計算される。
【０１１８】
【数１０】
【０１１９】ここで、係数Ｃi＝０は−１の乗算を表
す。または、係数Ｃi＝０は＋１の乗算を表すことがで
きる。
【０１２０】ビット（０，１）として表される
【０１２１】
【外１５】
【０１２２】係数は、ＣＰＵレジスタ内に格納され、ま
た、各ＶＹベクトル座標は、ＡＬＵユニットと並列動作
するビットテストユニットによりＮ＋１ステップアルゴ
リズムで計算される。
【０１２３】計算のステップ
【０１２４】
【外１６】
【０１２５】において、 − ＣＰＵのビットＣi+1がアドレス指定され、 − このビットがテンポラリレジスタでテストされ、 − Ｘijオペランドの条件付き加算／減算が実行され
る。
【０１２６】図１１は、複合命令、特に条件付き加算／
減算命令と並列のビットテスト命令を使用して図３に関
して前記した処理エンジンの要素を制御する方法の全体
略図である。
【０１２７】簡単のため図１１の命令９００におけるフ
ィールドの順序は図８に関して変更されていることに注
意願いたい。
【０１２８】アドレス指定フィールド９０４は、２つの
アドレス、すなわち、ビットアドレスおよびメモリオペ
ランドアドレスを含む。
【０１２９】アドレスフィールド９０４の内容が、ライ
ン９１２を介して第１および第２のマルチプレクサ９１
８，９２２およびアドレス発生ユニット９１０（図３の
ＡユニットＤＡＧＥＮ３２の一部を形成する）に供給さ
れる。直接／間接ビットが第１のマルチプレクサ９１８
に供給される。アドレスビットもライン９１２からライ
ン９１４を介して第１のマルチプレクサ９１８に供給さ
れる。直接／間接アドレスビットにより表示されるアド
レスが直接アドレスである場合には、ライン９１６を介
して供給される直接／間接アドレスビットにより、マル
チプレクサ９１８は、ライン９１４を介して供給される
直接アドレスビットを選択できるようにされる。アドレ
スが間接アドレスである場合には、ライン９２４を介し
て第２のマルチプレクサ９２２に供給されるビットが、
ポインタレジスタファイル９２０のレジスタの内容を選
択する。第２のマルチプレクサ９２２への入力は、ポイ
ンタレジスタファイル９２０からのライン９２５によっ
て形成される。ライン９２４上のビットにより識別され
るポインタレジスタ９２０（図３のＡユニットレジスタ
ファイル３０内のアドレスポインタレジスタＡＲX［１
６］の１つとすることができる）の内容が、間接アドレ
ス入力９２６を介して第１のマルチプレクサ９１８に供
給される。この場合、ライン９１６を介して供給される
直接／間接ビットは、マルチプレクサ９１８への間接ア
ドレス入力９２６を選択する。その結果、適切な直接ま
たは間接アドレスがアドレス発生ユニット９１０に供給
される。アドレス指定フィールド９０４から供給される
変更演算ビットは、９０９においてアドレス発生ユニッ
ト９１０にも供給される。変更演算の結果である変更ア
ドレスが、ライン９２８を介してアドレス発生ユニット
９１０から出力されポインタレジスタファイル９２０に
入力される。アドレス発生ユニット９１０からは発生ア
ドレスも出力される。発生アドレスは、ライン９３０を
介してデータメモリアドレスバス９３２に供給されてメ
モリオペランドと関連を持つか、ライン９３４を介して
ビット操作ユニット９５０に供給されてビットアドレス
と関連を持つ。アドレス発生ユニット９１０は、ポスト
変更を有する巡回アドレス指定を行うように構成するこ
とができる。同じまたは異なるハードウェアを使用し
て、ビットレジスタアドレス指定またはメモリオペラン
ドアドレス指定用のアドレスを発生することができる。
【０１３０】データレジスタ選択フィールド９０６の内
容が第３および第４のマルチプレクサ９４６，９４７に
供給される。第３のマルチプレクサ９４６に供給される
レジスタ選択ビットによって、データレジスタ９４０
（図３のＡユニットレジスタファイル３０のデータレジ
スタＤＲX［１６］またはＡＲX［１６］とすることがで
きる）の選択をライン９４８を介してビット操作ユニッ
ト９５０に出力することができる。このレジスタは係数
【０１３１】
【外１７】
【０１３２】を含む。レジスタは、係数に対して厳密に
必要な長さ（たとえば、ＮビットではなくＮ＋１ビッ
ト）よりも長くすることができる。それにより、係数
は、レジスタを“ラップ−ラウンド”するように配列し
て、ポスト変更を有する巡回ビットアドレス指定を利用
してレジスタをアドレス指定することができる。すなわ
ち、係数
【０１３３】
【外１８】
【０１３４】は最初にＮ＋１ビットレジスタの１からＮ
ビットに保持されるものとする。すると、第１の変更ビ
ットはビット位置Ｎに格納することができ、第２の変更
ビットはビット位置１に格納することができ（位置１の
前に格納されたビットは前のステップで既に使用されて
いる）、以下同様である。ビット操作ユニットは、図３
のＡユニットＡＬＵ３４の一部を形成することができ
る。そのため、補数ビットがライン９５６を介してビッ
ト操作ユニット９５０からデータレジスタファイル９４
０に帰還される。ビット操作演算ビットがライン９５
２，９６４を介して命令９００の演算フィールド９０２
からビット操作ユニット９５０に供給される。ビット操
作ユニット９５８の出力は、テスト状態レジスタファイ
ル９６０（図３のＡユニットに対する状態レジスタのテ
ストレジスＴＣ１またはＴＣ２とすることができる）に
供給される。ライン９４２を介してデータレジスタ選択
フィールド９０６から供給されるレジスタ選択ビットも
第４のマルチプレクサ９４７に供給される。それによ
り、パス９６４を介してＡＬＵ９７０（図３のＤユニッ
トＡＬＵ３８とすることができる）に入力するベクトル
ＶＹの部分座標ＶＹjを選択する累算器レジスタファイ
ルＡＣX［４０］からの出力を選択することができる。
ＡＬＵ演算ビットは、ライン９５２を介して演算フィー
ルド９０２からも供給される。ＡＬＵ９７０には、デー
タメモリリードバス９６８およびライン９６６を介して
メモリ座標Ｘijも供給される。テストした係数Ｃiを含
むテスト状態レジスタ／ファイル９６０からの出力は、
ライン９６２を介してＡＬＵ９７０ｎｉ供給される。変
更データは、ＡＬＵ９７０からデータレジスタファイル
９４０に出力９７２されて、そこに格納される。
【０１３５】図１２は、線形ベクトルの計算方法におけ
る一連のステップを示すフロー図である。本方法のさま
ざまなステップを図１１を参照して説明する。
【０１３６】この方法に従って、ベクトルＶＹの各座標
∀１≦ｊ≦Ｍが次々に計算される。Ｓ０において、最初
のベクトル座標Ｊ＝１についてプロセスが開始する。Ｓ
１において、最初の入力ベクトルに対する係数がデータ
レジスタファイル９４０に格納される。Ｓ２において、
その座標を計算するプロセスの最初のステップ（ステッ
プｉ＝１）は、命令９００のアドレス指定フィールド９
０４からのレジスタビットアドレス情報を使用したデー
タアドレス発生ユニット９１０におけるアドレス計算に
より決定される、データレジスタファイル９４０内のデ
ータレジスタ９４０内のビットＣ1をアドレス指定する
ことを含んでいる。このビットはテストされて、その結
果（ここでは、テストしたビット値）がテスト状態レジ
スタファイル９６０に格納される。命令９００のアドレ
ス指定フィールド９０４内のアドレス情報を使用して、
最初のｘijメモリオペランドに対するアドレスもアドレ
ス発生ユニットにおいて発生され、そのオペランドの取
出しが行われる。
【０１３７】Ｓ３において、このプロセスがステップｉ
＋１に対して継続され、Ｓ２に示すステップがビットＣ
i+1について行われて、オペランドＸi+1,jに対するオペ
ランドフェッチが開始される。並列して、Ｘijオペラン
ドの条件付き加算／減算が行われる。これは、このプロ
セスのｉ＋１＝２からＮに対してステップＳ４，Ｓ５を
介して繰り返される。したがって、各反復において、命
令９００のアドレス指定フィールド９０４からのレジス
タビットアドレス情報を使用したデータ発生ユニット９
１０におけるアドレス計算により決定される、データレ
ジスタファイル９４０内のデータレジスタ内のビットＣ
i+1がアドレス指定される。このビットはテストされ
て、その結果（ここでは、テストしたビット値）がテス
ト状態レジスタファイル９６０に格納される。命令９０
０のアドレス指定フィールド９０４内のアドレス情報を
使用して、最初のメモリオペランドに対するアドレスも
アドレス発生ユニットにおいて発生され、そのオペラン
ドのフェッチが行われる。オペランドＸijの条件付き加
算／減算もＡＬＵ９７０において行われる。ここでは、
前のステップで格納されたＣiに対するテストされたビ
ット値が１であれば、Ｘijが加算され、前のステップで
格納されたＣiに対するテストされたビット値が０であ
れば、減算される。（もちろん、別の実施例では、テス
トされたビット値以外の値をビット状態レジスタファイ
ルに格納してＡＬＵにおいて加算するか減算するかの決
定を異なるものとすることができることに留意願いた
い。しかしながら、最も直接的な方法は本実施例で説明
したものである）。
【０１３８】すなわち、計算の
【０１３９】
【外１９】
【０１４０】に対する各反復において、ＣＰＵレジスタ
のビットＣi+1がアドレス指定され、このビットがテン
ポラリレジスタにおいてテストされ、Ｘijオペランドの
条件付き加算／減算が行われる。
【０１４１】Ｓ４において、Ｉ＜Ｎであれば、ＩはＳ５
において増分されて、制御はＳ３に戻る。Ｉ＝Ｎであれ
ば、制御はＳ６に通される。Ｓ６において、Ｘij（Ｉ＝
Ｎ）の最終の条件付き加算／減算が行われる。
【０１４２】Ｓ６において、ベクトルＶＹの座標がさら
に計算され（すなわち、ｊ＜Ｍ）、Ｓ７において、パス
９５６上の補数帰還によりデータレジスタファイル９４
０内のデータレジスタ内の係数が更新される。前記した
ように、これはポスト変更を有する巡回ビットアドレス
指定でも達成することができる。また、ｊの値が増分さ
れて、制御はＳ２に戻る。
【０１４３】それ以上座標が計算されない場合には、す
なわちｊ＝Ｍの場合には、Ｓ８でベクトルＶＹの計算が
終了する。
【０１４４】したがって、このプロセスは下記の計算を
行うことができる。
【０１４５】
【数１１】
【０１４６】図１３は、図１のプロセッサ１０を内蔵す
る集積回路４０の略図である。集積回路は特定用途集積
回路（ＡＳＩＣ）技術を使用して実現することができ
る。図から分かるように、集積回路は複数の表面実装コ
ンタクト４２を含んでいる。しかしながら、集積回路
は、他の構成を含むことができ、たとえば、回路下面上
の複数のピンがゼロ挿入力ソケット内に実装される構成
や、その他任意の適切な構成とすることができる。
【０１４７】たとえば図１３におけるような集積回路内
に内蔵されるプロセッサ１０などの処理エンジンの１つ
の応用は、移動ワイヤレス電気通信装置などの電気通信
装置である。図１４に、このような電気通信装置の一例
を示す。図１４に示す特定の例では、電気通信装置は、
キーボードまたはキーボード１２およびディスプレイ１
４のような一体型ユーザ入力装置付き移動電話機１１で
ある。ディスプレイは、たとえば液晶ディスプレイやＴ
ＦＴディスプレイなどの適切な技術を使用して実現する
ことができる。プロセッサ１０は、キーボード１２に接
続され、そこで適切なキーボードアダプタ（不図示）を
介してディスプレイ１４に接続され、そこで適切なディ
スプレイアダプタ（不図示）を介して電気通信インター
フェイスすなわちトランシーバ１６、たとえば無線周波
数（ＲＦ）回路を含むワイヤレス電気通信インターフェ
イスに接続される。無線周波数回路は、プロセッサ１０
を含む集積回路４０に内蔵したり、独立したものとする
ことができる。
【０１４８】２つのベクトルの一次結合を効率的に計算
する方法，システムおよび装置について説明してきた。
特定の実施例に関して説明してきたが、本発明はそれに
限定はされず、発明の範囲内で多くの変更，追加および
／または置換を行えることが分かるであろう。
【０１４９】ここで使用した用語「加えられる」，「接
続される」および「接続」は、電気接続経路内に付加素
子がある場合も含めて、電気的に接続されることを意味
する。
【０１５０】実施例について本発明を説明してきたが、
この明細書には制約的な意味合いはない。当業者なら
ば、この明細書を読めば本発明の他のさまざまな実施例
が自明であろう。したがって、添付した特許請求の範囲
は発明の真の範囲および精神に含まれる実施例のこのよ
うないかなる変更も包含するものとする。
【０１５１】本出願は１９９８年１０月６日に欧州で出
願されたＳ．Ｎ．９８４０２４６５．３（ＴＩ−２７６
７９ＥＵ）および１９９８年１０月６日に欧州で出願さ
れたＳ．Ｎ．９８４０２４５５．４（ＴＩ−２８４３３
ＥＵ）に優先権を請求するものである。
【図面の簡単な説明】
【図１】本発明の実施例に従ったプロセッサの略ブロッ
ク図である。
【図２】図１のプロセッサのコアの略図である。
【図３】図１のプロセッサのコアのさまざまな実行ユニ
ットのより詳細な略ブロック図である。
【図４】図１のプロセッサの命令バッファキューおよび
命令デコーダコントローラの略図である。
【図５】図１のプロセッサのパイプラインフェーズの表
現である。
【図６】図１のプロセッサにおけるパイプラインの動作
例の線図である。
【図７】図１のプロセッサのパイプラインの動作を説明
するためのプロセッサのコアの略表現である。
【図８】ビットテスト命令の略表現である。
【図９】ベクトルの一次結合の従来の表現。
【図１０】本発明の実施例に従って実施されるベクトル
の一次結合の代替表である。
【図１１】図１のプロセッサの要素の全体略図である。
【図１２】本発明に従った線形ベクトルの計算方法にお
ける一連のステップを示す略図である。
【図１３】図１のプロセッサを内蔵した集積回路の略表
現である。
【図１４】図１のプロセッサを内蔵した電気通信装置の
略表現である。
【符号の説明】
１０ マイクロプロセッサ ２０ プロセッサバックプレーン ２２ バックプレーンバス ２４ 命令キャッシュメモリ ２６ 周辺装置 ２８ 外部インターフェイス ３０ レジスタファイル ３２ データアドレス発生サブユニット ３４，９７０ ＡＬＵ ３６ Ｄユニットレジスタファイル ３８ ＤユニットＡＬＵ ４０ Ｄユニットシフタ ４２，４４ 累算ユニット １００ 処理エンジン １０２ 処理コア １０４ インターフェイスユニット １０６ 命令バッファユニット １０８ プログラムフローユニット １１０ アドレスデータフローユニット １１２ データ通信ユニット １１８ アドレスバス １２０ データバス １２２ プログラムリードバス １２８ プログラムアドレスバス １３０，１３２ データライトバス １３４，１３６，１４４ データリードバス １４０ 命令定数データバス １４２ アドレス定数バス １４６，１４８ 累算器ライトバス １５０，１５２ 累算器リードバス １６０，１６２ データライトアドレスバス ５０２ 命令バッファキュー ５０４ レジスタ ５１２，５１４ 命令デコーダ ５２０，５２１，９１８，９２２，９４６，９４７ マ
ルチプレクサ ５３０ ライトプログラムカウンタ ５３２ ローカルライトプログラムカウンタ ５３４ リードプログラムカウンタ ５３６ ローカルリードプログラムカウンタ ９１０ アドレス発生ユニット ９２０ ポインタレジスタファイル ９３２ データメモリアドレスバス ９４０ データレジスタファイル ９５０ ビット操作ユニット ９６０ テスト状態レジスタファイル ９６８ データメモリリードバス ９７０ 算術演算装置
───────────────────────────────────────────────────── フロントページの続き (72)発明者 カリム ドジャファリアン フランス国 ベンセ，バティメント ビー １，レス トスカネス，ボウレバルド ド ゥ ラ レイネ ジーン 453 (72)発明者 ジルベルト ラウレンティ フランス国 セント ポール ドゥ ベン セ，シェマン ドゥ セント エティー ネ，1490

Claims (20)

    【特許請求の範囲】
  1. 【請求項１】 Ｎ個の係数を有するＮ個の入力ベクトル
    の結合として出力ベクトルを計算する処理エンジンを含
    むデジタルシステムであって、 前記処理エンジンが、 第１の入力ベクトル用の係数の表現を保持する係数レジ
    スタと、 該係数レジスタの選択部分を係数表現に対してテストす
    るテストユニットと、 該係数表現テストの結果に応じて第２の入力ベクトルの
    入力ベクトル座標を選択的に加算および／または減算す
    ることによって出力ベクトルの各座標を計算する算術演
    算装置と、 を含む、デジタルシステム。
  2. 【請求項２】 係数表現テスト結果に応じて入力ベクト
    ル座標を選択的に加算／減算する前に前記係数表現テス
    ト結果を格納する少なくとも１つのテスト状態レジスタ
    をさらに含む、請求項１記載の処理エンジン。
  3. 【請求項３】 アドレス発生器をさらに含む、請求項２
    記載の処理エンジン。
  4. 【請求項４】 前記アドレス発生器が、前記テストユニ
    ットによるテスト用の前記係数レジスタの一部を選択す
    るレジスタビットアドレスを発生する、請求項３記載の
    処理エンジン。
  5. 【請求項５】 前記レジスタビットアドレスが、少なく
    とも１ビットの少なくともビットフィールドをアドレス
    指定する、請求項４記載の処理エンジン。
  6. 【請求項６】 前記アドレス発生器が、巡回ビットアド
    レス指定を行う、請求項５記載の処理エンジン。
  7. 【請求項７】 前記レジスタが、複数のレジスタの中か
    ら選択可能なものである、請求項６記載の処理エンジ
    ン。
  8. 【請求項８】 前記アドレス発生器が、入力ベクトル座
    標を検索するメモリアドレスを発生する、請求項７記載
    の処理エンジン。
  9. 【請求項９】 前記処理エンジンによって処理された単
    一命令に応答して、１つのメモリオペランドをフェッチ
    させ、１つの係数レジスタ表現をテストさせるように作
    動することができる、請求項８記載の処理エンジン。
  10. 【請求項１０】 前記テストユニットがビットテストユ
    ニットであり、前記算術演算装置が算術論理演算装置で
    ある、請求項９記載の処理エンジン。
  11. 【請求項１１】 前記テストユニットが、前記レジスタ
    のビットを前記係数を表すものとしてテストするように
    作動することができる、請求項１０記載の処理エンジ
    ン。
  12. 【請求項１２】 前記ビットテストユニットが、出力ベ
    クトルＶＹの座標ＶＹjの計算のステップｉ＋１におい
    て前記第１の入力ベクトルの係数Ｃi+1をテストするよ
    うに作動することができ、前記算術演算装置が、それと
    並列に作動して前記計算のステップｉで行われた前記第
    １の入力ベクトルの係数Ｃiのテスト結果に応じて前記
    第２の入力ベクトルの座標Ｘijの条件付き加算／減算を
    行うように作動することができる、請求項１記載の処理
    エンジン。
  13. 【請求項１３】 キーボードアダプタを介して前記プロ
    セッサに接続された一体型キーボードと、 ディスプレイアダプタを介して前記プロセッサに接続さ
    れたディスプレイと、 前記プロセッサに接続された無線周波（ＲＦ）回路と、 ＲＦ回路に接続されたアンテナと、 をさらに含む、請求項１記載のデジタルシステム。
  14. 【請求項１４】 各々がＮ個の係数を有する複数の入力
    ベクトルから出力ベクトルを処理エンジン内で計算する
    方法であって、 第１の入力ベクトルのＮ個の係数の各々の表現を係数レ
    ジスタに保持するステップと、 前記第１の入力ベクトルの係数表現をテストするステッ
    プと、 前記第１の入力ベクトルの前記係数表現の前記テストの
    結果に応じて第２の入力ベクトルの座標を選択的に加算
    および／または減算することによって出力ベクトルの座
    標を計算するステップと、 を含む、方法。
  15. 【請求項１５】 係数表現テスト結果に応じて前記第２
    の入力ベクトルの座標を選択的に加算／減算する前に前
    記係数表現テスト結果を格納するステップをさらに含
    む、請求項１４記載の方法。
  16. 【請求項１６】 前記テストユニットによってテストす
    る前記第１のベクトルの係数表現を選択する係数レジス
    タアドレスを発生するステップをさらに含む、請求項１
    ５記載の方法。
  17. 【請求項１７】 前記第２のベクトルの座標を検索する
    メモリアドレスを発生するステップをさらに含む、請求
    項１６記載の方法。
  18. 【請求項１８】 前記係数レジスタ内の第１のベクトル
    の１つの係数をテストして、前記出力ベクトルの係数の
    計算の各ステップに対してメモリから前記第２のベクト
    ルの１つの座標をフェッチするステップをさらに含む、
    請求項１７記載の方法。
  19. 【請求項１９】 前記第１の入力ベクトルの係数をビッ
    トとして表現するステップをさらに含む、請求項１８記
    載の方法。
  20. 【請求項２０】 【外１】 となるように計算を反復するステップをさらに含み、 前記係数レジスタ内の前記第１の入力ベクトルの係数を
    表すビットＣi+1をそのビットをテストするためにアド
    レス指定するステップと、 前記テストされたビットをビットテスト結果レジスタに
    格納するステップと、 前記計算のステップｉにおいて行われた前記係数レジス
    タのビットＣiについてのテストの結果、前記ビットテ
    スト結果レジスタに格納されたビットに応じて前記第２
    の入力ベクトルのＸijオペランドの条件付き加算および
    減算の１つを行うステップと、 が全て、前記処理エンジンによって実行された単一命令
    に応答して並列に行われる、請求項１４記載の方法。
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