JP2020526825A - ベクトル要素内のビット値のテスト - Google Patents
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Abstract
Description
Claims (21)
- 命令をデコードし、前記命令に応じた制御信号を生成する命令デコード回路と、
前記命令デコード回路によって生成された前記制御信号に応えてデータ処理動作を実行するデータ処理回路と、
を備える装置であって、
前記命令デコード回路は、
ソースベクトルレジスタおよびインデックスを指定するビットテスト命令に応答し、前記データ処理回路が複数の結果ビットを生成するためにソースベクトルレジスタ内に格納された複数の要素に対してビットテスト手順を実行させようにし、
ここで、前記ビットテスト手順は、前記複数の要素の各処理済み要素について、前記インデックスによって示される前記ソースベクトルレジスタの前記処理済み要素内のビット位置のテストビットの値に応じて前記複数の結果ビットのそれぞれの結果ビットを設定することを含む、
装置。 - 前記ビットテスト手順を受ける前記複数の要素は、前記ソースベクトルレジスタの全ての要素を含む、請求項1に記載の装置。
- 前記ビットテスト手順では、支配述語ビット値のセットのそれぞれの述語ビットが第1所定値を有するとき、前記複数の要素のうちの1つの要素は前記処理済み要素として前記ビットテスト手順を受ける、請求項1または2に記載の装置。
- 前記支配述語ビット値のセット内のいくつかの値は、前記ソースベクトルレジスタ内のいくつかの要素と一致する、請求項3に記載の装置。
- 前記ビットテスト命令は、前記支配述語ビット値のセットを指定する、請求項3または4に記載の装置。
- 前記ビットテスト命令は、前記支配述語ビット値のセットを保持するレジスタを指定する、請求項5に記載の装置。
- 前記ビットテスト手順では、前記支配述語ビット値のセットの前記それぞれの述語ビットが前記第1所定値を有していないとき、前記複数の結果ビットの前記それぞれの結果ビットが第2所定値に設定される、請求項3から6のいずれか一項に記載の装置。
- 前記データ処理回路は、前記複数の結果ビットを結果レジスタ内に格納するように配置されている、請求項1から7のいずれか一項に記載の装置。
- 前記結果レジスタは、前記ビットテスト命令で指定される、請求項8に記載の装置。
- 前記複数の結果ビットのカウントは、前記ソースベクトルレジスタ内に格納された前記複数の要素のカウントと一致する、請求項1から9のいずれか一項に記載の装置。
- 前記ビットテスト手順において、前記複数の結果ビットの前記それぞれの結果ビットは、前記テストビットの前記値と一致するように設定されている、請求項1から10のいずれか一項に記載の装置。
- 前記ビットテスト手順において、前記複数の結果ビットの前記それぞれの結果ビットは、前記テストビットの前記値と一致しないように設定されている、請求項1から10のいずれか一項に記載の装置。
- 前記命令デコード回路はさらなるビットテスト命令に応答し、これによって前記データ処理回路は、さらなるビットテスト手順を実行し、ここで、当該さらなるビットテスト手順は、さらなるテストビットの値と一致しないようにさらなる複数の結果ビットのさらなるそれぞれの結果ビットを設定することを含む、請求項11に記載の装置。
- 前記命令デコード回路はさらなるビットテスト命令に応答し、これによって前記データ処理回路は、さらなるビットテスト手順を実行し、ここで、当該さらなるビットテスト手順は、さらなるテストビットの値と一致するようにさらなる複数の結果ビットのさらなるそれぞれの結果ビットを設定することを含む、請求項12に記載の装置。
- 前記インデックスは、前記ビットテスト命令の即値である、請求項1から14のいずれか一項に記載の装置。
- 前記インデックスは、前記ビットテスト命令で指定されたスカラーインデックスレジスタに格納されたスカラー値である、請求項1から14のいずれか一項に記載の装置。
- 前記ビットテスト命令は、複数のインデックス値を保持するベクトルインデックスレジスタを指定し、前記ビットテスト手順において、前記複数の要素の各処理済み要素について、前記インデックスが前記複数のインデックス値のそれぞれのインデックス値によって与えられる、請求項1から14のいずれか一項に記載の装置。
- データ処理装置を動作させる方法であって、
命令をデコードし、前記命令に応じた制御信号を生成するステップと、
生成された前記制御信号に応えてデータ処理動作を実行するステップと、
ソースベクトルレジスタおよびインデックスを指定するビットテスト命令に応えて、複数の結果ビットを生成するために前記ソースベクトルレジスタ内に格納された複数の要素に対するビットテスト手順の実行を行わせるステップと、
を備え、
前記ビットテスト手順は、前記複数の要素の各処理済み要素について、
前記インデックスによって示される前記ソースベクトルレジスタの前記処理済み要素内のビット位置のテストビットの値に応じて前記複数の結果ビットのそれぞれの結果ビットを設定することを備える、
方法。 - 命令をデコードし、前記命令に応じた制御信号を生成する手段と、
生成された前記制御信号に応えてデータ処理動作を実行する手段と、
ソースベクトルレジスタおよびインデックスを指定するビットテスト命令に応えて、複数の結果ビットを生成するために前記ソースベクトルレジスタ内に格納された複数の要素に対するビットテスト手順の実行を行わせる手段と、
を備える装置であって、
前記ビットテスト手順は、前記複数の要素の各処理済み要素について、
前記インデックスによって示される前記ソースベクトルレジスタの前記処理済み要素内のビット位置のテストビットの値に応じて前記複数の結果ビットのそれぞれの結果ビットを設定することを備える、
装置。 - 命令をデコードし、前記命令に応じた制御信号を生成するための命令デコードプログラムロジックと、
前記命令デコードプログラムロジックによって生成された前記制御信号に応えてデータ処理動作を実行するためのデータ処理プログラムロジックと、
を備える命令実行環境を提供するようにホストデータ処理装置を制御するためのコンピュータプログラムであって、
前記命令デコードプログラムロジックは、前記データ処理プログラムロジックに、
複数の結果ビットを生成するためにソースベクトルデータ構造内に格納された複数の要素に対してビットテスト手順を実行させるため、前記ソースベクトルデータ構造およびインデックスを指定するビットテスト命令に応答し、前記ビットテスト手順は、前記複数の要素の各処理済み要素について、
前記インデックスによって示される前記ソースベクトルデータ構造の前記処理済み要素内のビット位置のテストビットの値に応じて前記複数の結果ビットのそれぞれの結果ビットを設定することを含む、
コンピュータプログラム。 - 請求項20に記載のコンピュータプログラムを非一時的に格納するコンピュータ可読記憶媒体。
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