JP2000215059A

JP2000215059A - 命令並列性検証装置付きプロセッサ

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Publication number: JP2000215059A
Application number: JP11321524A
Authority: JP
Inventors: Gilbert Laurenti; ラウレンティジルベルト; Karim Djafarian; ドジャファリアンカリム; Vincent Gillet; ジィレェトビィセント; Icharudo Laurent; イチャルドラウレント
Original assignee: Texas Instruments Inc
Current assignee: Texas Instruments Inc
Priority date: 1998-10-06
Filing date: 1999-10-06
Publication date: 2000-08-04
Also published as: EP0992893A1; EP0992893B1; DE69840406D1

Abstract

(57)【要約】【課題】命令並列性の有効性を検証する方法および機
構を提供する。【解決手段】第１および第２のデコーダは、第１およ
び第２の命令を復号して、第１および第２の制御信号を
発生する。第１および第２の制御信号は、第１および第
２のリソース制御信号と、第１および第２のアドレス発
生制御信号と、第１および第２の位置の第１および第２
の命令の有効性を示す第１および第２の有効性信号とを
それぞれ含む。第１および第２の制御信号を調停すると
ともに第１および第２の制御信号を併合して、１組の並
列性規則に従って命令実行のパワーを制御する調停およ
び併合論理が設けられる。条件付実行ユニットは、調停
および併合論理からの偽条件信号に応答して、制御信号
の効果を禁止または修正する。並列性規則によって、効
率的な命令実行が行われ、リソース競合が回避される。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、処理エンジンにお
ける命令並列性の検証に関する。特に、本発明は、命令
並列性の検証を行う処理エンジンと処理エンジンにおけ
る命令並列性の検証方法とに関する。

【０００２】

【従来の技術】並列命令実行を行う処理エンジンでは、
リソース競合が起こる可能性がある。リソース競合は、
レジスタ，算術演算装置，バスおよびメモリ位置などの
ような共通リソースの並列使用を必要とする２つの命令
から生じることがある。

【０００３】リソース競合を回避するためには、並列命
令を有効とするある規則を確立することが望ましい。命
令を実行するためにコンパイルするとき、これらの規則
に従う必要がある。しかしながら、実行する前に命令の
並列性の有効性を検証して実行時に競合を回避すること
がさらに望ましい。

【０００４】

【発明が解決しようとする課題】ロバスト性および動作
の予測性を提供することができる検証方法が必要とされ
ている。好ましくは、体系的デバッギングは、命令の考
えられる不法な組合せを考慮できなければならない。

【０００５】

【課題を解決するための手段】本発明は、命令並列性の
有効性を検証する方法および機構を提供しようとするも
のである。

【０００６】本発明の第１の態様によれば、命令を並列
に実行する処理エンジンが提供される。処理エンジン
は、第１の位置の（たとえば、より低いプログラムアド
レスに対する）第１の命令と第２の位置の（たとえば、
より高いプログラムアドレスに対する）第２の命令との
少なくとも２つの命令を保持する命令バッファを含んで
いる。復号論理は、第１の制御信号を発生する第１の命
令の復号および第２の制御信号を発生する第２の命令の
復号を行う。調停論理は、第１の制御信号と第２の制御
信号との間の調停を行い、１組の並列性規則に従って命
令の並列実行を制御するように作動する。

【０００７】調停論理と組み合わせて第１および第２の
命令に対する第１および第２のデコーダを設けることに
より、並列性規則に従って命令を復号して処理する構造
が提供され、リソース競合を回避しながら命令を効果的
かつ効率的に復号することができる。

【０００８】処理エンジンの調停論理の動作により、ロ
バストで予測可能な検証方法を実現することができる。
この調停論理は処理エンジンハードウェアの一部を形成
するため、予測可能なプログラミングモデル挙動を達成
することができる。不法な命令対の実行が試みられる場
合には、本発明の実施例の統合検証により、少なくとも
部分的に予測可能な方法で実行することができる。

【０００９】第１および第２の制御信号は、第１および
第２の位置の第１および第２の命令の有効性を示す各有
効性信号をそれぞれ含むことができる。調停論理は、第
１の有効性信号と第２の有効性信号との間の調停を行う
データアドレス発生制御信号調停論理を含むことができ
る。第１および第２の制御信号は、第１および第２のデ
ータアドレス発生制御信号をそれぞれ含むこともでき
る。データアドレス発生制御信号調停論理は、１組の並
列性規則に従って第１のデータアドレス発生制御信号と
第２のデータアドレス発生制御信号との間の調停を行う
ように作動することもできる。

【００１０】データアドレス発生制御信号調停論理は、
データアドレス発生制御信号調停の結果に応じてデータ
アドレス発生制御信号の効果を禁止および／または修正
するように選択的に作動する。特に、データアドレス発
生制御信号調停論理は、並列性規則に従って無効である
データアドレス発生制御信号組合せの検出に応答して偽
条件信号を発生するように作動することができる。条件
付実行ユニットは、偽条件信号に応答して、データアド
レス発生制御信号の印加を禁止および／または修正する
ことができる。

【００１１】第１および第２のデータアドレス発生制御
信号から併合データアドレス発生制御信号を発生するデ
ータアドレス発生制御信号併合論理を設けることができ
る。

【００１２】データアドレス発生ユニットは、第１およ
び第２および／または併合アドレス発生制御信号に応答
することができる。

【００１３】第１および第２の制御信号は、第１および
第２のリソース制御信号をそれぞれ含むこともできる。
調停論理は、並列性規則に従って第１のリソース制御信
号と第２のリソース制御信号との間の調停を行うリソー
ス制御信号調停論理を含むことができる。

【００１４】リソース制御信号調停論理は、リソース制
御信号調停の結果に応じてリソース制御信号の効果を禁
止および／または修正するように選択的に作動すること
ができる。特に、リソース制御信号調停論理は、並列性
規則に従って無効であるリソース制御信号組合せの検出
に応答して偽条件信号を発生するように作動することが
できる。条件付実行ユニットは、偽条件信号に応答し
て、リソース制御信号の効果を禁止および／または修正
することができる。

【００１５】第１および第２のリソース制御信号から併
合リソース信号を発生するためのリソース制御信号併合
論理を設けることができる。

【００１６】算術演算装置やプログラムユニットのよう
な実行ユニットは、第１および第２および／または併合
リソース制御信号に応答することができる。

【００１７】リソース制御信号併合論理は、第１および
第２の命令に対する共通バスリソース（たとえば、アク
セスされるバスまたはバスアクセスの順序）へのアクセ
スを制御するように作動することができる。また、並列
性規則に従って命令の順序を修正するように作動するこ
ともできる。

【００１８】処理ユニットは、たとえば、デジタル信号
プロセッサの形式とすることができる。処理エンジンは
集積回路に集積することができる。

【００１９】本発明の他の態様によれば、前記任意の請
求項に従った処理エンジンを含む電気通信装置が提供さ
れる。電気通信装置は、たとえば、ユーザ入力装置，デ
ィスプレイ，ワイヤレス電気通信インターフェイスおよ
びアンテナを含むことができる。

【００２０】本発明のさらに他の態様によれば、処理エ
ンジンで並列に命令を実行する方法が提供され、処理エ
ンジンは、第１の位置の（たとえば、より低いプログラ
ムアドレスに対する）第１の命令と第２の位置の（たと
えば、より高いプログラムアドレスに対する）第２の命
令との少なくとも２つの命令を保持する命令バッファを
含んでいる。この方法は、以下のステップを含んでい
る。ａ）第１の命令を復号して第１の制御信号を発生するス
テップ。ｂ）第２の命令を復号して第２の制御信号を発生するス
テップ。ｃ）１組の並列性規則に従って命令の並列実行を制御す
るために第１の制御信号と第２の制御信号との間の調停
を行うステップ。

【００２１】

【発明の実施の形態】本発明は、たとえば特定用途集積
回路（ＡＳＩＣ）で実現されるデジタル信号プロセッサ
（ＤＳＰ）に特に応用されるが、他の形式の処理エンジ
ンにも応用される。

【００２２】図１は、本発明の一実施例を有するマイク
ロプロセッサ１０のブロック図である。マイクロプロセ
ッサ１０は、デジタル信号プロセッサ（ＤＳＰ）であ
る。分かり易くするために、図１は、マイクロプロセッ
サ１０の本発明の一実施例を理解するのに関係のある部
分のみを示す。ＤＳＰの一般的構造の詳細は、よく知ら
れており、他で容易に確かめることができる。たとえ
ば、フレデリック・ブートウドらの米国特許第５，０７
２，４１８号には、ＤＳＰが詳細に記載されており、本
開示の一部としてここに援用する。ギャリー・スオボダ
らの米国特許第５，３２９，４７１号には、ＤＳＰのテ
ストおよびエミュレート方法が詳細に記載されており、
本開示の一部としてここに援用する。マイクロプロセッ
サの分野の当業者であれば本発明を製造し使用できるよ
うに、マイクロプロセッサ１０の本発明の一実施例に関
連する部分の詳細が、以下に十分詳しく説明される。

【００２３】本発明の態様から利益を得ることができる
いくつかのシステムの例が、本開示の一部としてここに
援用される米国特許第５，０７２，４１８号に、特に米
国特許第５，０７２，４１８号の図２〜図１８に記載さ
れている。性能を改善するかコストを低減する本発明の
一態様を組み入れたマイクロプロセッサを使用して、米
国特許第５，０７２，４１８号に記載されたシステムを
さらに改善することができる。そのようなシステムは、
限定はしないが、産業プロセスコントロール，自動車シ
ステム，モータコントロール，ロボットコントロールシ
ステム，衛星電気通信システム，エコーキャンセリング
システム，モデム，ビデオイメージングシステム，音声
認識システムおよび暗号付ボコーダ−モデムシステムな
どを含む。

【００２４】図１のマイクロプロセッサのさまざまなア
ーキテクチュア上の特徴および完全な命令セットの説明
が、同じ譲受人による特許出願第９８４０２４５５．４
号（ＴＩ−２８４３３）に記載されており、本開示の一
部としてここに援用する。

【００２５】次に、本発明によるプロセッサの一例の基
本的アーキテクチュアについて説明する。図１は、本発
明の一つの典型的な実施例を形成するプロセッサ１０の
全体略図である。プロセッサ１０は、処理エンジン１０
０とプロセッサバックプレーン２０とを含んでいる。本
実施例では、プロセッサは、特定用途集積回路（ＡＳＩ
Ｃ）に実現されたデジタル信号プロセッサ１０である。

【００２６】図１に示すように、処理エンジン１００
は、処理コア１０２と処理コア１０２を処理コア１０２
の外部のメモリユニットとインターフェイスさせるメモ
リインターフェイスすなわち管理ユニット１０４とを有
する中央処理装置（ＣＰＵ）を形成する。

【００２７】プロセッサバックプレーン２０は、バック
プレーンバス２２を含み、それには処理エンジンのメモ
リ管理ユニット１０４が接続されている。バックプレー
ンバス２２には、命令キャッシュメモリ２４，周辺装置
２６および外部インターフェイス２８も接続されてい
る。

【００２８】他の実施例では、異なる構成および／また
は異なる技術を使用して本発明を実現できることが分か
るであろう。たとえば、処理エンジン１００はプロセッ
サ１０を形成することができ、プロセッサバックプレー
ン２０はそこから分離されている。処理エンジン１００
は、たとえば、バックプレーンバス２２，周辺装置およ
び外部インターフェイスを支持するバックプレーン２０
から独立してその上に搭載されたＤＳＰであり得る。処
理エンジン１００は、たとえば、ＤＳＰではなくマイク
ロプロセッサとすることができ、ＡＳＩＣ技術以外の技
術で実現することができる。処理エンジンまたは処理エ
ンジンを含むプロセッサは１つ以上の集積回路に実現す
ることができる。

【００２９】図２は、処理コア１０２の一実施例の基本
構造を示す。図から分かるように、処理コア１０２は、
４つの要素、すなわち、命令バッファユニット（Ｉユニ
ット）１０６と３つの実行ユニットとを含んでいる。実
行ユニットは、プログラムフローユニット（Ｐユニッ
ト）１０８と、アドレスデータフローユニット（Ａユニ
ット）１１０と、命令バッファユニット（Ｉユニット）
１０６から復号された命令を実行しプログラムフローを
制御かつ監視するデータ計算ユニット（Ｄユニット）１
１２とである。

【００３０】図３は、処理コア１０２のＰユニット１０
８，Ａユニット１１０およびＤユニット１１２を詳細に
示すとともに、処理コア１０２のさまざまな要素を接続
するバス構造を示す。Ｐユニット１０８は、たとえば、
ループ制御回路と、ＧｏＴｏ／分岐制御回路と、リピー
トカウンタレジスタおよび割込みマスク，フラグまたは
ベクトルレジスタのようなプログラムフローを制御し監
視するさまざまなレジスタとを含んでいる。Ｐユニット
１０８は、汎用データライトバス（ＥＢ，ＦＢ）１３
０，１３２とデータリードバス（ＣＢ，ＤＢ）１３４，
１３６とアドレス定数バス（ＫＡＢ）１４２とに結合さ
れている。さらに、Ｐユニット１０８は、ＣＳＲ，ＡＣ
ＢおよびＲＧＤとラベルされたさまざまなバスを介して
Ａユニット１１０およびＤユニット１１２内のサブユニ
ットに結合されている。

【００３１】図３に示すように、本実施例では、Ａユニ
ット１１０はレジスタファイル３０とデータアドレス発
生サブユニット（ＤＡＧＥＮ）３２と算術および論理演
算装置（ＡＬＵ）３４とを含んでいる。Ａユニットレジ
スタファイル３０はさまざまなレジスタを含み、それら
中には、アドレス発生だけでなくデータフローにも使用
できる１６ビットポインタレジスタ（ＡＲ０，．．．，
ＡＲ７）およびデータレジスタ（ＤＲ０，．．．，ＤＲ
３）がある。さらに、レジスタファイルは、１６ビット
巡回バッファレジスタと７ビットデータページレジスタ
とを含んでいる。汎用バス（ＥＢ，ＦＢ，ＣＢ，ＤＢ）
１３０，１３２，１３４，１３６だけでなく、データ定
数バス１４０およびアドレス定数バス１４２がＡユニッ
トレジスタファイル３０に結合されている。Ａユニット
レジスタファイル３０は、それぞれ反対方向に作動する
１方向性バス１４４，１４６によってＡユニットＤＡＧ
ＥＮユニット３２に結合されている。ＤＡＧＥＮユニッ
ト３２は、１６ビットＸ／Ｙレジスタと、たとえば処理
エンジン１００内のアドレス発生を制御し監視する係数
およびスタックポインタレジスタとを含んでいる。

【００３２】Ａユニット１１０は、加算，減算およびＡ
ＮＤ，ＯＲおよびＸＯＲ論理演算子などのＡＬＵに典型
的に関連する機能だけでなくシフタ機能も含むＡＬＵ３
４も含んでいる。ＡＬＵ３４は、汎用バス（ＥＢ，Ｄ
Ｂ）１３０，１３６および命令定数データバス（ＫＤ
Ｂ）１４０にも結合されている。ＡユニットＡＬＵは、
Ｐユニット１０８レジスタファイルからレジスタ内容を
受信するＰＤＡバスによってＰユニット１０８に結合さ
れている。ＡＬＵ３４は、アドレスおよびデータレジス
タ内容を受信するバスＲＧＡ，ＲＧＢとレジスタファイ
ル３０のアドレスおよびデータレジスタに転送するバス
ＲＧＤとによってＡユニットレジスタファイル３０にも
結合されている。

【００３３】図から分かるように、Ｄユニット１１２
は、Ｄユニットレジスタファイル３６と、ＤユニットＡ
ＬＵ３８と、Ｄユニットシフタ４０と、２つの乗算およ
び累算ユニット（ＭＡＣ１，ＭＡＣ２）４２，４４とを
含んでいる。Ｄユニットレジスタファイル３６とＤユニ
ットＡＬＵ３８とＤユニットシフタ４０とは、バス（Ｅ
Ｂ，ＦＢ，ＣＢ，ＤＢ，ＫＤＢ）１３０，１３２，１３
４，１３６，１４０に結合され、また、ＭＡＣユニット
４２，４４は、バス（ＣＢ，ＤＢ，ＫＤＢ）１３４，１
３６，１４０とデータリードバス（ＢＢ）１４４とに結
合されている。Ｄユニットレジスタファイル３６は、４
０ビット累算器（ＡＣ０，．．．，ＡＣ３）と１６ビッ
ト遷移レジスタとを含んでいる。また、Ｄユニット１１
２は、Ａユニット１１０の１６ビットポインタおよびデ
ータレジスタをソースとして利用したり、４０ビット累
算器の他にデスティネーションレジスタを利用すること
ができる。Ｄユニットレジスタファイル３６は、累算器
ライトバス（ＡＣＷ０，ＡＣＷ１）１４６，１４８を介
してＤユニットＡＬＵ３８およびＭＡＣ１＆２４２，
４４から、また、累算器ライトバス（ＡＣＷ１）１４８
を介してＤユニットシフタ４０から、データを受信す
る。データは、累算器リードバス（ＡＣＲ０，ＡＣＲ
１）１５０，１５２を介してＤユニットレジスタファイ
ル累算器からＤユニットＡＬＵ３８，Ｄユニットシフタ
４０およびＭＡＣ１＆２４２，４４に読み出される。
ＤユニットＡＬＵ３８とＤユニットシフタ４０とは、Ｅ
ＦＣ，ＤＲＢ，ＤＲ２およびＡＣＢとラベルされたさま
ざまなバスを介してＡユニット１０８のサブユニットに
も結合されている。

【００３４】図４を参照すると、３２ワード命令バッフ
ァキュー（ＩＢＱ）５０２を含む命令バッファユニット
１０６が示されている。ＩＢＱ５０２は、８ビットバイ
ト５０６に論理的に分割された３２×１６ビットレジス
タ５０４を含んでいる。命令は、３２ビットプログラム
バス（ＰＢ）１２２を介してＩＢＱ５０２に到来する。
命令は、ローカルライトプログラムカウンタ（ＬＷＰ
Ｃ）５３２によって指示される位置に３２ビットサイク
ルでフェッチされる。ＬＷＰＣ５３２は、Ｐユニット１
０８に位置されたレジスタに含まれている。Ｐユニット
１０８は、ローカルリードプログラムカウンタ（ＬＲＰ
Ｃ）５３６レジスタとライトプログラムカウンタ（ＷＰ
Ｃ）５３０レジスタおよびリードプログラムカウンタ
（ＲＰＣ）５３４レジスタとをも含んでいる。ＬＲＰＣ
５３６は、命令デコーダ５１２，５１４にロードされる
次の一つまたは複数の命令のＩＢＱ５０２内の位置を指
示する。すなわち、ＬＲＰＣ５３４は、デコーダ５１
２，５１４に現在ディスパッチされている命令のＩＢＱ
５０２内の位置を指示する。ＷＰＣは、パイプラインに
対する命令コードの次の４バイトの始まりのプログラム
メモリ内のアドレスを指示する。ＩＢＱ内への各フェッ
チに対して、プログラムメモリからの次の４バイトが命
令境界とは無関係にフェッチされる。ＲＰＣ５３４は、
デコーダ５１２，５１４に現在ディスパッチされている
命令のプログラムメモリ内のアドレスを指示する。

【００３５】命令は、４８ビットワードに形成され、マ
ルチプレクサ５２０，５２１を介して４８ビットバス５
１６によって命令デコーダ５１２，５１４にロードされ
る。当業者ならば、命令は４８ビット以外のワードに形
成することができること、また、本発明は前記した特定
の実施例に限定されるものではないことが、分かるであ
ろう。

【００３６】バス５１６は、任意の１命令サイクル中
に、デコーダ当たり１つずつ、最大２つの命令をロード
することができる。命令の組合せは、４８ビットバスの
両端間にわたって適合する８，１６，２４，３２，４０
および４８ビットのフォーマットの任意の組合せとする
ことができる。１サイクル中に１命令しかロードできな
い場合には、デコーダ１，５１２がデコーダ２，５１４
に優先してロードされる。次に、各命令は、それらを実
行するために、また、命令または演算が実行されるべき
データにアクセスするために、各機能ユニットに転送さ
れる。命令デコーダに通される前に、命令はバイト境界
上でアラインされる。アライメントは、その復号中に前
の命令に対して引き出されたフォーマットに基づいて行
われる。バイト境界を有する命令のアライメントに関連
する多重化は、マルチプレクサ５２０，５２１で実行さ
れる。

【００３７】プロセッサコア１０２は７ステージパイプ
ラインを介して命令を実行し、その各ステージは図５を
参照して説明される。

【００３８】パイプラインの第１ステージは、ＰＲＥ−
ＦＥＴＣＨ（Ｐ０）ステージ２０２であり、このステー
ジ中に、メモリインターフェイスまたはメモリ管理ユニ
ット１０４のアドレスバス（ＰＡＢ）１１８上にアドレ
スを表明することによって次のプログラムメモリ位置が
アドレス指定される。

【００３９】次のステージ、ＦＥＴＣＨ（Ｐ１）ステー
ジ２０４では、プログラムメモリが読み出され、Ｉユニ
ット１０６がメモリ管理ユニット１０４からＰＢバス１
２２を介して充填される。

【００４０】パイプラインはＰＲＥ−ＦＥＴＣＨおよび
ＦＥＴＣＨステージ中に割り込まれて逐次プログラムフ
ローを中断してプログラムメモリ内の他の命令、たとえ
ば分岐命令を指示することができる点で、ＰＲＥ−ＦＥ
ＴＣＨおよびＦＥＴＣＨステージは残りのパイプライン
ステージから独立している。

【００４１】次に、命令バッファ内の次の命令が、第３
ステージＤＥＣＯＤＥ（Ｐ２）２０６でデコーダ５１２
または複数のデコーダ５１４にディスパッチされ、そこ
で、命令は、復号されて、その命令を実行する実行ユニ
ット、たとえばＰユニット１０８，Ａユニット１１０ま
たはＤユニット１１２にディスパッチされる。復号ステ
ージ２０６は、命令のクラスを示す第１の部分と命令の
フォーマットを示す第２の部分と命令に対するアドレス
指定モードを示す第３の部分とを含む命令の少なくとも
一部を復号することを含んでいる。

【００４２】次のステージはＡＤＤＲＥＳＳ（Ｐ３）ス
テージ２０８であり、そこでは、命令内で使用されるデ
ータのアドレスが計算されるか、命令がプログラム分岐
すなわちジャンプを必要とする場合には新しいプログラ
ムアドレスが計算される。各計算は、Ａユニット１１０
またはＰユニット１０８でそれぞれ行われる。

【００４３】ＡＣＣＥＳＳ（Ｐ４）ステージ２１０で
は、リードオペランドのアドレスが出力されたのち、Ｘ
ｍｅｍ間接アドレス指定モードを有するＤＡＧＥＮＸ
演算子でアドレスが発生されているメモリオペランド
が、間接アドレス指定されたＸメモリ（Ｘｍｅｍ）から
読み出される。

【００４４】パイプラインの次のステージはＲＥＡＤ
（Ｐ５）ステージ２１２であり、そこでは、Ｙｍｅｍ間
接アドレス指定モードを有するＤＡＧＥＮＹ演算子内
または係数アドレスモードを有するＤＡＧＥＮＣ演算
子内でアドレスが発生されているメモリオペランドが、
読み出される。命令の結果が書き込まれるメモリ位置の
アドレスが出力される。

【００４５】デュアルアクセスの場合には、リードオペ
ランドをＹパスで発生し、ライトオペランドをＸパスで
発生することもできる。

【００４６】最後に、命令がＡユニット１１０内または
Ｄユニット１１２内で実行される実行ＥＸＥＣ（Ｐ６）
ステージ２１４がある。次に、結果がデータレジスタま
たは累算器に格納されるか、リード／モディファイ／ラ
イト用またはストア命令用のメモリに書き込まれる。さ
らに、シフト演算がＥＸＥＣステージ中に累算器内のデ
ータになされる。

【００４７】次に、パイプラインプロセッサの動作の基
本的原理について図６を参照して説明する。図６から分
かるように、第１の命令３０２に対して、連続パイプラ
インステージが期間Ｔ₁〜Ｔ₇にわたって行われる。各期
間はプロセッサマシンクロックに対するクロックサイク
ルである。前の命令が次のパイプラインステージに移行
しているため、第２の命令３０４が期間Ｔ₂でパイプラ
インに入ることができる。第３の命令３０６に対して、
ＰＲＥ−ＦＥＴＣＨステージ２０２が期間Ｔ₃で行われ
る。図６から分かるように、７ステージパイプラインに
対して、合計７つの命令を同時に処理することができ
る。７つの命令３０２〜３１４の全てに対して、図６は
期間Ｔ₇でそれら全てが処理中であることを示してい
る。このような構造は命令の処理に一形式の並列性を付
加する。

【００４８】図７に示すように、本発明のこの実施例
は、２４ビットアドレスバス１１４および双方向１６ビ
ットデータバス１１６を介して外部メモリユニット（不
図示）に結合されるメモリ管理ユニット１０４を含んで
いる。さらに、メモリ管理ユニット１０４は２４ビット
アドレスバス１１８および３２ビット双方向データバス
１２０を介してプログラム格納メモリ（不図示）に結合
されている。メモリ管理ユニット１０４は３２ビットプ
ログラムリードバス（ＰＢ）１２２を介してマシンプロ
セッサコア１０２のＩユニット１０６にも結合されてい
る。Ｐユニット１０８，Ａユニット１１０およびＤユニ
ット１１２はデータリードおよびデータライトバスおよ
び対応するアドレスバスを介してメモリ管理ユニット１
０４に結合されている。Ｐユニット１０８はさらにプロ
グラムアドレスバス１２８に結合されている。

【００４９】より詳細には、Ｐユニット１０８は２４ビ
ットプログラムアドレスバス１２８と２つの１６ビット
データライトバス（ＥＢ，ＦＢ）１３０，１３２と２つ
の１６ビットデータリードバス（ＣＢ，ＤＢ）１３４，
１３６とによってメモリ管理ユニット１０４に結合され
ている。Ａユニット１１０は、２つの２４ビットデータ
ライトアドレスバス（ＥＡＢ，ＦＡＢ）１６０，１６２
と２つの１６ビットデータライトバス（ＥＢ，ＦＢ）１
３０，１３２と３つのデータリードアドレスバス（ＢＡ
Ｂ，ＣＡＢ，ＤＡＢ）１６４，１６６，１６８と２つの
１６ビットデータリードバス（ＣＢ，ＤＢ）１３４，１
３６とを介してメモリ管理ユニット１０４に結合されて
いる。Ｄユニット１１２は、２つのデータライトバス
（ＥＢ，ＦＢ）１３０，１３２と３つのデータリードバ
ス（ＢＢ，ＣＢ，ＤＢ）１４４，１３４，１３６とを介
してメモリ管理ユニット１０４に結合されている。

【００５０】図７は、たとえば分岐命令を転送する、Ｉ
ユニット１０６からＰユニット１０８への命令の通過を
参照符号１２４で表示している。さらに、図７は、Ｉユ
ニット１０６からＡユニット１１０およびＤユニット１
１２へのデータの通過を参照符号１２６，１２８でそれ
ぞれ表示している。

【００５１】本発明のこの実施例では、処理エンジン１
００はいくつかのフォーマットでマシン命令に応答す
る。さまざまなフォーマットのこのような命令の例を以
下に示す。

【００５２】８ビット命令：○○○○ ○○○○ これは、８ビット命令、たとえばメモリマップ修飾子
（ＭＭＡＰ()）またはリードポート修飾子（readpor
t()）を表す。このような修飾子は単に８ビット操作符
号（○○○○ ○○○○）を含むのみである。このよう
な場合、並列性はインプリシットである。

【００５３】１６ビット命令：○○○○ ○○○ＥＦＳ
ＳＳＦＤＤＤこれは、１６ビット命令、たとえばデスティネーション
レジスタの内容（たとえば、ｄｓｔ）がそのレジスタの
前の内容（ｄｓｔ）とソースレジスタの内容（ｓｒｃ）
との和となる命令、すなわち、

【００５４】

【数１】

【００５５】の一例を表わす。

【００５６】このような命令は、１ビットパラレルイネ
ーブルフィールド（Ｅ）と４ビットソースレジスタ識別
子（ＦＳＳＳ）と４ビットデスティネーションレジスタ
識別子（ＦＤＤＤ）とを有する７ビット操作符号（○○
○○ ○○○）である。

【００５７】１６ビット命令：○○○○ ＦＤＤＤＰＰ
ＰＭＭＭＭＩこれは、たとえばデスティネーションレジスタの内容
（たとえば、ｄｓｔ）がメモリ位置の内容（Ｓｍｅｍ）
となる、すなわち、

【００５８】

【数２】

【００５９】１６ビット命令のもう１つの例である。

【００６０】このような命令は、４ビット操作符号（○
○○○）と４ビットデスティネーションレジスタ識別子
（ＦＤＤＤ）と３ビットポインタアドレス（ＰＰＰ）と
４ビットアドレス変更子（ＭＭＭＭ）と直接／間接ア
ドレスインジケータ（Ｉ）とを含んでいる。

【００６１】２４ビット命令：○○○○ ○○○ＥＬＬ
ＬＬＬＬＬＬｏＣＣＣＣＣＣＣこれは、２４ビット命令、たとえば条件分岐命令および
条件が満たされる場合のオフセット（Ｌ８）を表す、す
なわち、

【００６２】

【数３】

【００６３】の一例を表わす。

【００６４】このような命令は、１ビットパラレルイネ
ーブルフィールド（Ｅ）と８ビット分岐オフセット（Ｌ
ＬＬＬＬＬＬＬ）と１ビット操作符号拡張（ｏ）と７
ビット条件フィールド（ＣＣＣＣＣＣＣ）とを有する
７ビット操作符号（○○○○○○○）を含んでいる。

【００６５】２４ビット命令：○○○○ ○○○○ ＰＰ
ＰＭＭＭＭＩＳＳＤＤｏｏＵ％これは、２４ビット命令のもう１つの例、たとえば累算
器の内容（ＡＣ_y）がもう１つの累算器の内容（ＡＣ_x）
およびメモリ位置の内容（随意丸めがある）の二乗の和
を丸めた結果となり、データレジスタの内容（ＤＲ３）
が随意メモリ位置の内容となる単一メモリオペランド命
令、すなわち、

【００６６】

【数４】

【００６７】のもう１つの例である。

【００６８】このような命令は、８ビット操作符号（○
○○○ ○○○○）と３ビットポインタアドレス（ＰＰ
Ｐ）と４ビットアドレス変更子（ＭＭＭＭ）と１ビッ
ト直接／間接アドレスインジケータフィールド（Ｉ）と
２ビットソース累算器識別子（ＳＳ）と２ビットデステ
ィネーション累算器識別子（ＤＤ）と２ビット操作符号
拡張（ｏｏ）と更新条件フィールド（ｕ）と１ビット丸
めオプションフィールド（％）とを含んでいる。

【００６９】３２ビット命令：○○○○ ○○○○ ＰＰ
ＰＭＭＭＭＩＫＫＫＫＫＫＫＫＫＫＫＫＫＫＫＫこれは、３２ビット命令、たとえばメモリ位置（Ｓｍｅ
ｍ）の一定値（Ｋ１６）との符号比較に応じてテストレ
ジスタの内容（ＴＣ１）が１または０に設定される命
令、すなわち、

【００７０】

【数５】

【００７１】の一例である。

【００７２】このような命令は、８ビット操作符号（○
○○○ ○○○○）と３ビットポインタアドレス（ＰＰ
Ｐ）と４ビットアドレス変更子（ＭＭＭＭ）と１ビッ
ト直接／間接アドレスインジケータフィールド（Ｉ）と
１６ビット定数フィールド（ＫＫＫＫＫＫＫＫＫＫＫ
ＫＫＫＫＫ）とを含んでいる。

【００７３】ハードデュアル命令：○○○○ ○○○○
ＸＸＸＭＭＭＹＹＹＭＭＭＳＳＤＤｏｏｏｘｓｓ
Ｕ％これは、「ハードデュアルアクセス命令」と呼ぶことが
できる３２ビットデュアルアクセス命令、または、たと
えばプログラマによってのようにプログラムされたデュ
アル命令であるハードプログラムされたデュアルメモリ
命令である。このような命令は２つのＤＡＧＥＮ演算子
を必要とする。第２の命令は並列に実行することができ
る。それは、典型的には、レジスタまたは制御命令であ
る。バス競合がないかぎり、メモリスタック命令も並列
に実行することができる。このような命令の一例は次の
ようである。

【００７４】

【数６】

【００７５】この命令は、８ビット操作符号（○○○○
○○○○），４ビットアドレス変更子（ＭＭＭＭ）付
き３ビットＸｍｅｍポインタアドレス（ＸＸＸ），４ビ
ットアドレス変更子（ＭＭＭＭ）付き３ビットＹｍｅ
ｍポインタアドレス（ＹＹＹ），２ビットソースアキュ
ムレータ（ＡＣ_x）識別子（ＳＳ），２ビットデスティ
ネーションアキュムレータ（ＡＣ_y）識別子（ＤＤ），
３ビット操作符号拡張（ｏｏｏ），ドントケアビット
（ｘ），２ビットソースアキュムレータ識別子（ｓ
ｓ），１ビットオプショナルＤＲ３更新フィールド
（Ｕ）および１ビットオプショナル丸めフィールド
（％）を含んでいる。

【００７６】図８は、命令対およびソフトデュアル命令
を形成する命令の組合せを示す表である。このような命
令対では、対の第１の命令は常にメモリ操作である。第
２の命令もメモリ命令である場合、それはソフトデュア
ル命令すなわち複合命令として構成されることが分かる
であろう。

【００７７】命令対の第２の位置に（すなわち、対のよ
り高いプログラムアドレスに対して）配置される命令
は、一対の命令の第１の命令と並列に命令を実施できる
かどうかを示す並列イネーブルフィールド（Ｅビット）
を含んでいる。並列イネーブルビットは、命令間の命令
フォーマット境界から所定のオフセットで配置される。
デコーダは、命令実行を制御するために「Ｅ」ビットに
応答するように構成される。

【００７８】命令対で最初にメモリ操作をさせる理由
は、プロセッサパイプラインのアドレス復号ステージに
入るときに、デコーダは、命令のフォーマットを知ら
ず、フォーマット境界がどこであるかさえも知らないた
めである。メモリアドレス復号化は、良好な命令スルー
プットを保証するパイプラインのクリティカルステージ
の１つである。したがって、命令の正確な性質が確認さ
れる前であっても復号を開始できるようにするために
は、復号されるメモリ命令に対するアドレスビットの位
置およびサイズを確実に知る必要がある。

【００７９】メモリ命令が第１の命令として命令対内に
配置されるように強制することにより生じるもう１つの
利点は、並列演算が許可されるかどうかを示すフィール
ドをメモリ命令に含める必要がないことである。そのた
め、命令セットはより効率的となり符号サイズを改善す
ることができる。

【００８０】他のもう１つの利点は、命令対の第２の命
令を復号するのに必要なハードウェアは、命令対の第１
の命令を復号するためのハードウェアのサブセットであ
るしか必要としないことである。第１の命令は、命令対
の第２の命令よりも低いプログラムアドレスを有する命
令対の命令である。したがって、命令対の高いプログラ
ムアドレスを有する命令用の復号ハードウェアは、命令
対の低いプログラムアドレスを有する命令用の復号ハー
ドウェアのサブセットとすることができる。それによ
り、復号ハードウェアの実現および動作に必要なシリコ
ン面積および消費電力を低減することができる。

【００８１】命令対の２つの命令を並列処理できる場合
には、それは各復号および実行ステージで行われる。し
かしながら、物理的なバスタイミング制約により、バス
転送はふらつくことがある。

【００８２】図９は、デュアル命令を含むさまざまなタ
イプの命令に対するメモリアクセスが行われるパイプラ
インステージを示す。図４と同様に、図示するパイプラ
インステージは単なる説明用にすぎないことに留意すべ
きである。実際上、プリフェッチおよびフェッチステー
ジは残りのステージから独立したフローを形成する。

【００８３】図９を図５と比べると、Ｐ１はフェッチス
テージ、Ｐ２は復号ステージ、Ｐ３はアドレス計算ステ
ージ、Ｐ４はアクセスステージ、Ｐ５はリードステー
ジ、Ｐ６は実行ステージを表す。Ｂは、Ｂバスを介した
レジスタからの係数リードアクセスを表す。ＣおよびＤ
は、ＣおよびＤバスを介したメモリリードアクセスをそ
れぞれ表す。ＥおよびＦは、ＥおよびＦバスを介したラ
イトアクセスをそれぞれ表す。パイプライン上にバブル
（すなわち、ストール）を生じることなくリードおよび
ライトアクセスを所要サイクルで実行できるようにする
ために、復号はできるだけ早期に行われる。

【００８４】図１０は、デュアルメモリアクセス命令の
特定の形式を示す。それは、並列性を含んでいる２つの
併合されプログラムされた命令から有効に形成される。
図１０のデュアルメモリ命令は、ソフトデュアル命令と
呼ばれ、ここでは複合命令とも呼ばれる。それは、２つ
のプログラムされたシングルメモリアクセス命令をたと
えばコンパイラやアセンブラで命令プロセッサ内で結合
して形成される。すなわち、この複合命令は、デュアル
命令のようにプログラマによってプログラムされたりプ
リプログラムされることはない。この形式の複合命令が
提供されると、両方の命令が同じサイクルで実行される
並列演算によりメモリアクセス性能を改善することがで
きる。下記の特定の例では、ソフトデュアル命令は、デ
ュアル変更子オプションを有する間接アドレッシングに
制限される。その結果、結合した命令サイズに関するサ
イズペナルティなしに並列演算により性能向上を達成す
るようにソフトデュアル命令を符号化することができ
る。

【００８５】ソフトデュアル命令は５ビットタグフィー
ルド７０１によって限定され、図１０に示すように個別
の下記の命令フィールドが構成されている。タグフィー
ルドのサイズは、特定のインプリメンテーションに関す
る制約の結果として生じる。すなわち、 − 全体符号化フォーマットは、２つのプログラムされ
た構成命令の符号化フォーマットの和よりも大きくなら
ないように制約される。 − 全体命令フォーマットサイズは８の倍数である。 − 他のシングル命令に対する操作符号のアベイラビリ
ティ。

【００８６】下記のものがタグフィールド７０１に続
く。 − 第１の命令に対する操作符号フィールドの部分７０
２。 − 第１の命令に対する間接メモリアドレス（ＸＸＸＭ
ＭＭ）７０３および第２の命令に対する間接メモリアド
レス（ＹＹＹＭＭＭ）７０４を含む複合アドレスフィー
ルド７０３／７０４。 − 第１の命令に対する操作符号フィールド７０５の残
部。 − 第１の命令に対するデータフローフィールド７０
６。 − 第２の命令の操作符号に対する操作符号フィールド
７０７。 − 第２の命令に対するデータフローフィールド７０
８。

【００８７】したがって、ソフトデュアル命令に対する
結合アドレス部は、他の任意のデュアル命令に対するも
のとソフトデュアル命令内の同じ位置に保持される。そ
れにより、関連する命令タイプを知ることなくアドレス
復号を開始できる結果、高速アドレス復号の利点が得ら
れる。それを達成するために、上述したように、ソフト
デュアル命令内のビットを幾分再構成する必要があるこ
とが分かるであろう。

【００８８】２つのプログラムされた命令の各々がデー
タアドレス発生（ＤＡＧＥＮ）フィールドを含む上述し
た修正に加えて、それらを結合してソフトデュアル命令
内に結合ＤＡＧＥＮフィールドを形成することができ
る。結合ＤＡＧＥＮフィールドを設けることにより、ソ
フトデュアル命令の後の実行を容易にし速度を速めるこ
とができる。

【００８９】図１１は、２つの独立命令をソフトデュア
ル命令に変換するためのさまざまなステップを示す。２
つの独立命令７２１，７２２はステージ７２０に表示さ
れている。

【００９０】ステージ７２３で示すように、最初の２４
ビット命令７２１は、第１バイト内の８ビット操作符号
７２４と、次のバイト内のシングルメモリ（Ｓｍｅｍ）
アドレス７２５と、次のバイト内のデータフロービット
７２６とを含んでいる。第２の２４ビット命令７２２
は、第１バイト内の８ビット操作符号７２７と、次のバ
イト内のシングルメモリアドレス７２８と、次のバイト
内のデータフロービット７２９とを含んでいる。ステー
ジ７３０において、８操作符号ビットはそれぞれ、各命
令の操作符号バイト７２４，７２７内で「Ｏ」とラベル
されている。シングルメモリアドレス７２５，７２８は
それぞれ、７アドレスビット「Ａ」＋間接／直接インジ
ケータビット「Ｉ」を含むように示されている。それ
は、標準メモリアクセスに対するアドレスが直接または
間接となることがあるためである。図示する例では、粒
度はバイトに基づいている。しかしながら、他の例で
は、８ビット以外に基づいた粒度を利用することができ
る。さらに、２つの命令は対称的とする必要はなく、第
１の命令は第２の命令とは異なるバイト数とすることが
できる。

【００９１】ステージ７３５において、第１の命令の操
作符号７２４は２つの部分に分割される。操作符号７２
４の８ビットのうち７ビットだけを考えればよい。それ
は、（たとえば、ソフトデュアル命令に対して１６進法
でたとえば８０〜ＦＦの所定範囲内に全てのメモリ命令
が操作符号を有することを保証することにより）ソフト
デュアル命令の場合にそれが冗長であることを保証する
ことができるメモリコードマッピングの結果である。後
でステージ７２６，７４０および図１０で分かるよう
に、最初の命令に対する操作符号は分割される。最初の
命令に対する操作符号の３ビットがソフトデュアル命令
タグ７３７と第１および第２の命令に対する結合アドレ
ス７３８との間に配置され、４ビットが結合アドレス７
３８の後に配置される。

【００９２】ステージ７３６では、ソフトデュアル命令
タグ７３７の挿入が示されている。これは、ソフトデュ
アル命令を表すものとしてデコーダによって解釈される
ことがあるタグである。シングルメモリフィールド７２
５，７２８の併合も図示されている。これは全ての命令
が間接アドレスに制限されるために達成することがで
き、それにより、間接／直接フラグが不要である。間接
アドレスは、第１および第２の命令に対する３ビットベ
ースアドレスＸＸＸまたはＹＹＹと３ビット変更子（Ｍ
ＭＭ）とによってそれぞれ表示される。ステージ７３６
は第２の命令の第１のバイト位置への第１の命令に対す
るデータフローの移動を示し、第２の命令に対する操作
符号はその命令の第２のバイト位置に移動される。

【００９３】その結果、図１０に示すソフトデュアル命
令のフォーマットが達成される。ソフトデュアル命令対
２つのシングルメモリアクセス命令に対する符号サイズ
ペナルティがないことが分かる。２つのシングルメモリ
（Ｓｍｅｍ）命令をＸｍｅｍ，Ｙｍｅｍで置換すること
によって、「ソフトデュアル」タグ７０１／７３７を挿
入するのに十分なビットが解放される。ソフトデュアル
タグ自体により、デコーダは命令対をメモリ命令として
復号すべきことを検出することができる。命令セットマ
ッピングを使用してメモリ命令がウィンドウ８０〜ＦＦ
内で符号化されることを保証することができ、それによ
って、第１の操作符号７２４の最上位ビット（ビット
７）をデュアルフィールド符号化を遂行するときに廃棄
することができる。

【００９４】図示する例では、図１１に示したさまざま
なステージは、実行する命令を準備するときに、命令プ
ロセッサ，たとえばコンパイラまたはアセンブラによっ
て実施される。命令プロセッサによって行われるステッ
プは図１２にフロー図で示されている。

【００９５】ステップＳ１において、命令プロセッサ
は、ソフトデュアル命令に結合される可能性のある２つ
の命令の存在を検出する。それを可能とするために、命
令は並列に行うことができかつデータまたはコントロー
ルフロー不整合を生じないものとする必要がある。命令
セット内の各命令は、アドレスジェネレータリソースと
命令をサポートするのに関連したメモリアクセスのタイ
プとを定義するＤＡＧＥＮタグ内のＤＡＧＥＮ変数によ
って限定される。

【００９６】したがって、ステップＳ２において、命令
プロセッサは、ＤＡＧＥＮ変数を解析することによって
２つのスタンドアロンメモリ命令を併合してソフトデュ
アル命令とすることの実行可能性を決定する第１のステ
ップを行う。これがチェックアウトされるものとする
と、命令プリプロセッサは、潜在的バスおよびオペレー
タ競合を解析し、第１および第２の命令の結合に潜在的
なバーがあるかどうかを立証するように作動することが
できる。

【００９７】ステップＳ３において、命令プリプロセッ
サは、ソフトデュアル命令タグ７３７を適用し、図１１
に示すフィールド位置だけでなく操作符号およびアドレ
ス表示も修正する。ステップＳ４において、命令プリプ
ロセッサによってソフトデュアル命令が出力される。

【００９８】図１３は、ソフトデュアル命令に対する復
号プロセスを示す略ブロック図である。図１３は、命令
バッファユニット１０６からの４８ビット命令ワード８
００の復号を示す。

【００９９】図１３に示すように命令ワードの左に配置
される操作符号（ｏｐｃｏｄｅ）から、操作符号復号回
路の論理８０２，８０４は、組込みデュアルまたはソフ
トデュアル命令が復号されるべきかどうかを迅速に検出
することができる。タグ復号論理８０４によるソフトデ
ュアルタグの検出は、「Ｅ」ビットまたはソフトデュア
ル操作符号を選択してフォーマット論理８０６から命令
＃２アライメントおよびリマッピング論理８１８に通す
ようにマルチプレクサ８０８を制御する。シングルアド
レッシング論理８１０およびデュアルアドレッシング論
理８１２は並列に作動して、命令の左端から常に所定の
オフセットで配置されるアドレスフィールドの復号を開
始することができる。デュアル復号論理８０２およびソ
フトデュアルタグフィールド復号論理８０４の出力は、
論理８１４によって結合され、マルチプレクサ８１６へ
の制御入力を形成する。したがって、デュアル命令が検
出されると、デュアルアドレッシング論理８１２の出力
はＤＡＧＥＮコントロールに通され、そうでなければ、
シングルアドレッシング論理８１０の出力がＤＡＧＥＮ
コントロールに通される。

【０１００】上述したように、別の形式では、複合命令
は、この複合命令を形成する一対の命令の別々のＤＡＧ
ＥＮ符号を置換する結合ＤＡＧＥＮ符号を含むことがで
きる。複合命令内のＤＡＧＥＮタグは結合ＤＡＧＥＮ符
号フィールドの存在を識別することができ、デコーダは
ＤＡＧＥＮタグに応答して結合ＤＡＧＥＮ符号フィール
ドを復号するように構成されている。結合ＤＡＧＥＮ符
号フィールドは結合アドレスフィールドの一部を形成す
ることができる。結合ＤＡＧＥＮフィールドにより、実
行速度が有利になる。

【０１０１】命令がソフトデュアル命令であるならば、
復号を実施する前にリマッピングが必要である。したが
って、命令フィールドリマッピング論理８２４は、ソフ
トデュアルタグ復号論理８０４の出力に応答して、その
対の第１の命令に関連する情報のリマッピングを行った
後に、そのリマップされた操作情報を第１の命令用の復
号論理８２６に通す。同様に、命令対の第２の命令のた
めの命令アライメントおよびリマッピング論理８１８
が、ソフトデュアルタグ復号論理８０４の出力に応答し
て、第２のメモリ命令に関連する情報のリマッピングを
行った後に、その情報を第２の命令用の復号論理８２２
に通す。命令アライメントおよびフィールドリマッピン
グ論理８１８は、適切なビット１６，ビット２４，ビッ
ト３２またはビット４０の命令境界に従って第１の命令
のフォーマットに応じて第２の命令をリアラインするよ
うに作動することもできる。

【０１０２】図１０および図１３を参照すると、図１３
に示す復号機構は命令バッファからの命令を復号するよ
うに構成されている。図１０に示すように、復号機構
は、ソフトデュアル命令のタグフィールド内の所定のタ
グに応答して、所定のソフトデュアル命令内の複合アド
レスフィールドからの第１のメモリ命令に対する第１の
メモリアドレスおよび第２のメモリ命令に対する第２の
メモリアドレスを復号する。

【０１０３】並列イネーブルビット復号論理８２０は、
第２の命令を第１の命令と並列に復号して実行できるか
どうかを検証するように作動する。ソフトデュアル命令
は並列イネーブル（「Ｅ」）ビットを含まないため、ソ
フトデュアル命令が検出されると、この論理８２０はデ
ィセーブルされる。

【０１０４】図１４は、ソフトデュアル命令にインター
フェイスするメモリバスの態様を示す略ブロック図であ
り、図１５はソフトデュアル命令用のオペランドフェッ
チ制御を要約する表である。

【０１０５】図１４は、Ｃバス７５０，Ｄバス７５２，
Ｅバス７６０およびＦバス７６２を示し、これらのバス
は、前に参照されているが、個別に識別されてはいな
い。

【０１０６】ソフトデュアルフェッチコントローラ７５
４は、プロセッサコア１０２の命令制御機能の一部を形
成する。それは、オペランドフェッチ機構７５６，７８
２を制御して、第１のデータフローパス７９０に対する
ＸおよびＹオペランド７５８，７８０と第２のデータフ
ローパス７９２に対するＸおよびＹオペランド７８４，
７８６とをＣおよびＤバス７５０，７５２を介してそれ
ぞれフェッチするように作動する。やはりプロセッサコ
ア１０２の命令制御機能の一部を形成するソフトデュア
ルライトコントローラ７５５は、メモリライトインター
フェイス７９４，７９６を制御して、第１のデータフロ
ーパス７９０および第２のデータフローパス７９２から
Ｅバス７６０およびＦバス７６２へのオペランドの各書
込みを制御する。

【０１０７】図１５を形成する表は、ソフトデュアルフ
ェッチコントローラ７５４およびデュアルライトコント
ローラ７５５によって行われるオペランドフェッチおよ
びライトコントロール操作を示す。これは、スタンドア
ロンで行われたシングルメモリ命令と比べた場合のソフ
トデュアルメモリ命令に対するオペランドフェッチフロ
ーの変化を示す。したがって、シングルメモリ命令がス
タンドアロンで実行されると、オペランドレジスタがＤ
バスからロードされて、メモリ要求はＤ要求となり、そ
れにより、２サイクルを必要とする。しかしながら、ソ
フトデュアル命令が実行されると、フェッチコントロー
ラは、Ｙｍｅｍパスに対するオペランドフェッチフロー
を変え、要求がＣ要求へ再指向されるとともに、参照符
号１５００で示すようにオペランドがＤバスではなくＣ
バスからフェッチされるようにする。有利なことに、オ
ペランド＃１およびオペランド＃２は同じサイクル内に
並列にフェッチされる。同じ機構がライトインターフェ
イスに適用される。たとえば、参照符号１５０２で示す
ように、Ｅバス要求をＦバス要求へ再指向することがで
きる。

【０１０８】並列に実行される命令間の競合を回避する
ために、並列実行用の規則を持つことが必要である。本
発明の一実施例では、並列性規則を利用して、エンジン
リソースを処理するためのアクセスの競合が回避され
る。

【０１０９】命令は、１つ以上のソースオペランドと１
つ以上の演算子と１つ以上のデスティネーションオペラ
ンドと内部および外部バスとによって定義される。

【０１１０】ソースおよび／またはデスティネーション
オペランドの例は次のようである。 − Ａ−ユニットレジスタ（ＡＲｘ，ＤＲｘ，ＳＴｘ，
（Ｓ）ＳＰ，ＣＤＰ，ＢＫｘｘ，ＢＯＦｘｘ，ＭＤＰｘ
ｘ，ＤＰ，ＰＤＰ，ＣＳＲ） − Ｄ−ユニットレジスタ（ＡＣｘ，ＴＲＮｘ） − Ｐ−ユニットコントロールレジスタ（ＢＲＣｘ，Ｂ
ＲＳ１，ＲＰＴＣ，ＲＥＡ，ＲＳＡ，ＩＭＲ，ＩＦＲ，
ＰＭＳＴ，ＤＢＩＥＲ，ＩＶＰＤ，ＩＶＰＨ） − メモリオペランド（メモリ位置またはメモリマップ
ドレジスタ） − 定数オペランドの例を表１に示す。

【０１１１】

【表１】

【０１１２】バスの例は、メモリリードバスと、メモリ
ライトバスと、Ｄ−ユニットバスと、Ａ−ユニットバス
と、クロスユニットバスとである。表２は、図３に詳細
に示されているバスを示す。

【０１１３】

【表２】

【０１１４】図１６は、並列性制御用の規則の復号を含
む命令復号機構６００を示す略ブロック図である。次
に、並列性用の規則の要約によりハードウェアを説明す
る。１組の並列性規則のより詳細な例がそれに続く。

【０１１５】図１６は、命令バッファキュー５０２から
抽出される２つの命令６０２，６０４を示す。命令復号
機構は、第１および第２の命令６０２，６０４の復号お
よび命令の並列性の検証を行う。図１６にデータフロー
／プログラミングフローユニット６４２で表されるよう
に、それは、Ａ−ユニット１１０，Ｄ−ユニット１１２
およびＰ−ユニット１０８コントロールに与えられる信
号すなわちオペレーティングフローも発生する。

【０１１６】図１３の命令デコーダ８２６，８２２にそ
れぞれ対応する第１および第２の命令デコーダ６１２，
６１４により、第１および第２の命令６０２，６０４の
別々の復号が可能となる。１組の制御信号が各フローに
対して２つの命令から発生される。

【０１１７】第１の命令デコーダ６１２から、１つ以上
の第１の制御信号６１６は、第１の命令に関連するＤａ
ｔａＡｄｒｅｓｓＧＥＮｅｒａｔｉｏｎモード（ＤＡ
ＧＥＮ１）を表示する。第２の制御信号（Ｖ）６１８
は、このアドレッシングモードが第１の命令位置に対し
て有効であるかどうかを示す有効性ビットである。１つ
以上の第３の信号６２０は、処理エンジン内部のどのバ
スとＡユニットおよびＤユニットＡＬＵ，ＭＡＣ，シフ
タおよびレジスタファイルのいずれとどの演算子とを使
用して命令を実行するかを示す。条件付命令は、６２１
で条件付実行ユニット６３４に出力される条件信号を生
じる。

【０１１８】第２の命令デコーダ６１４から、１つ以上
の第１の制御信号６２２は、第２の命令に関連するＤＡ
ＧＥＮモード（ＤＡＧＥＮ２）を表示する。第２の制
御信号（Ｖ）６２４は、このアドレッシングモードが第
２の命令位置に対して有効であるかどうかを示す有効性
ビットである。１つ以上の第３の信号６２６は、処理エ
ンジン内部のどのバスとＡユニットおよびＤユニットＡ
ＬＵ，ＭＡＣ，シフタおよびレジスタファイルのいずれ
とどの演算子とを使用して命令を実行するかを示す。条
件付命令は、６２７において条件付実行ユニット６３４
に出力される条件信号を生じる。

【０１１９】第１および第２の命令デコーダ６１２，６
１４からの第３の信号６２０，６２６は、並列性調停お
よび併合ユニット６３０に供給される。

【０１２０】第１および第２の命令デコーダ６１２，６
１４からの有効性信号（Ｖ）６１８，６２４およびＤＡ
ＧＥＮモード制御信号６１６，６２２は、ＤＡＧＥＮモ
ード調停ユニット６２８に供給される。

【０１２１】ＤＡＧＥＮモード調停ユニット６２８は、
並列性規則に従ってＤＡＧＥＮモードコンパチビリティ
をチェックするＤＡＧＥＮ調停論理を含んでいる。イン
コンパチブルなＤＡＧＥＮ１およびＤＡＧＥＮ２モ
ードは拒絶されて、偽条件信号６３２を条件付実行ユニ
ット６４０に出力させる。条件付実行ユニットは、偽条
件信号に応答して、たとえば命令をＮｏＯｐｅｒａｔ
ｉｏｎ（ＮＯＰ）に修正することによって、ＤＡＧＥＮ
モード信号の効果および２つの命令の実行を修正または
禁止する。

【０１２２】メモリバスへのＤＡＧＥＮ接続の設計の複
雑性を低減するために、実行されるＤＡＧＥＮ併合操作
を単純化するために、また、メモリバス競合のゆえに、
いくつかのＤＡＧＥＮモード組合せはサポートされない
ことがある。場合によっては、コンパイラは、全ての組
合せをサポートする必要がないように命令の順序をスワ
ップするように作動することができる。したがって、本
例では、表２に記載するように、いくつかのＤＡＧＥＮ
モードはサポートされない（図１７）。

【０１２３】命令１および命令２からのインコンパチブ
ルなリソース要求は拒絶され、これらの要求はたとえば
ＮｏＯｐｅｒａｔｉｏｎ（ＮＯＰ）に修正される。こ
れは、たとえば、２つの命令が同じ演算子，Ａ／Ｄユニ
ットＡＬＵ，ＭＡＣ，ＳＨＩＦＴＥＲおよびレジスタフ
ァイルを要求する場合がそうである。２つの命令が同じ
内部バスを要求する場合には、一方の命令が他方の命令
よりもバスアクセスに対する優先権を有する。競合が発
生する場合、命令１は命令２に勝って内部バスにアクセ
スするようにされている。それにより、パイプラインの
復号ステージにおける並列性チェックの速度が増加する
ことができる。これは、パイプラインの後続ステージに
おいて他方の命令に対して衝突することなく「スムーズ
に」作動するように一方の命令が修正されるためであ
る。この種の詳細化により、デコーダステージタスク
（速度パス）を縮小することができ、同じリソースを一
部共有する命令を使用することができる。これの一例
は、最初の命令からしか状態ビットが更新されない定数
値の共有である。

【０１２４】２つの命令フローからのＤＡＧＥＮモード
制御信号６１６，６２２により図３のＤＡＧＥＮユニッ
ト３２は正しい入力レジスタを選択し、実行する正しい
操作を選択し、正しいデスティネーションレジスタを選
択することができる。ＤＡＧＥＮモード制御信号６１
６，６２２は、パス６３６を介して直接ＤＡＧＥＮユニ
ット３２に通すか、最初にＤＡＧＥＮモード調停６２８
によって併合することができる。したがって、ＤＡＧＥ
Ｎ調停ユニット６２８は、並列性に従って信号６１６，
６２２からのパス６３６上のＤＡＧＥＮ出力信号をそこ
に与えることができ、無効ＤＡＧＥＮモード結合が検出
される場合には、ＤＡＧＥＮ出力信号は禁止または無効
とされる。

【０１２５】並列性調停ユニット６３０は、リソース制
御信号間の調停を行ってリソース制御信号の無効な結合
を検出するための並列性調停論理を含んでいる。たとえ
ば、並列性調停ユニットは演算子を追跡する。命令対内
で同じ演算子が２度発行される場合には、並列性調停ユ
ニットは命令対を無効にする。これは、条件付実行ユニ
ット８３４に偽条件信号６３３を出力することによって
行われる。条件付実行ユニットは、偽条件信号に応答し
て、たとえば命令によって実行される操作に対するデス
ティネーションレジスタの一方または両方の更新を禁止
することにより、リソース制御信号の効果および２つの
命令の実行を修正または禁止する。

【０１２６】並列性調停ユニット６３０は、パス６３８
を介してリソース制御６２０，６２６入力を出力する。
並列性調停ユニットは、随意に、リソース制御信号６２
０，６２６を出力する前に併合および／または修正する
ことができる。したがって、たとえばリソース競合が検
出される場合には、たとえば並列性規則に従って命令の
順序を変更することにより、並列性調停ユニットは共通
バスリソースへの第１および第２の命令のアクセスの順
序を制御するように作動することができる。

【０１２７】並列性調停ユニット６３０からの６３８に
おけるリソース制御信号出力は、図３のＡ−ユニット１
１０（ＡＬＵ３４およびＡ−ユニットレジスタファイル
３０を含む），Ｄ−ユニット（Ｄ−ユニットＡＬＵ３８
とＤ−ユニットＭＡＣ４２，４４とＤ−ユニットシフタ
４０とＤ−ユニットレジスタファイル３６とを含む）お
よびＰ−ユニット１０８の要素に供給される。これらの
制御出力信号により、これらのさまざまな要素は、正し
い入力レジスタを選択し、実行する正しい演算を選択
し、正しいデスティネーションレジスタを選択すること
ができる。

【０１２８】要約すれば、並列性デコーダ機構により、
２つの対称命令デコーダパスの集団が提供され、続い
て、たとえば後述する並列性規則および関連する作動ユ
ニットへの制御信号のディスパッチに従って不法な命令
対を「スムーズに」拒絶しながら２つの命令制御信号パ
スが併合される。条件付実行ユニットは、並列性規則に
応じて命令の実行を禁止し、修正し、または、イネーブ
ルする。

【０１２９】並列性規則の適用を例示するために、次
に、このような一組の規則の一例について説明する。

【０１３０】規則０：全ての規則が考慮されれば、２つ
の命令間の並列性が許される。

【０１３１】規則１：並列命令の全長が４８ビットを越
えず、かつ、命令＃２が並列イネーブルビットをアクテ
ィブとする場合には、２つの命令を並列とすることがで
きる。

【０１３２】規則２：下記のアドレッシング変更子が並
列性を許さない。 −^*ＡＲｎ（＃Ｋ） −^*＋ＡＲｎ（＃Ｋ） −^*ＣＤＰ（＃Ｋ） −^*＋ＣＤＰ（＃Ｋ） −^*ＡＢＳ１６（＃Ｋ） −^*＃Ｋ −^*ｐｏｒｔ（＃Ｋ）

【０１３３】規則３：メモリアクセスの結合から生じる
ソフトデュアル命令は、許されず、実行されないが、２
つの並列「ＮＯＰ」命令により置換される。２進符号修
正は遂行されない。

【０１３４】図１７は、図１６の命令デコーダ６１２，
６１４とＤＡＧＥＮ調停および併合ユニット６２８，６
３２とによって実現されるＤＡＧＥＮ並列性規則を説明
するものである。図１７に示す表のシンタックスは次の
ようである。「−」本例ではサポートされず（別の例では恐らくサ
ポートされる）、アセンブラによって拒絶される。「Ｅ」並列イネーブルビットを介してサポートされ
る。「Ｓ」ソフトデュアル方式を介してサポートされる。「＊」図示する例のハードウェアではサポートされな
い命令対。

【０１３５】アステリスクにより識別される命令対の場
合には、必要なハードウェアを単純化しおよび／または
シリコンサイズを縮小しおよび／またはコンパイラによ
って実行される前に命令反転が遂行されることがあるた
め、命令対はサポートされないことがある。他の実施例
では、これらの命令対の少なくともいくつかはハードウ
ェアによってサポートされる。

【０１３６】図１７において、行は命令番号１に対する
ＤＡＧＥＮモードを表し、列は命令番号２に対するＤＡ
ＧＥＮモードを表す。

【０１３７】図１６からの有効および無効ＤＡＧＥＮモ
ードの比較を次の例で示す。例１：Ｓｍｅｍ＝ＤＲ２／／ＡＣ２＝Ｓｍｅｍこれは、ＳｍｅｍライトとＳｍｅｍリードとの結合（Ｓ
ｍｅｍＷ／／ＳｍｅｍＲ）すなわち「デュアル−Ｗ
Ｒ」（「デュアルライト／リード」）に等しい。これは
未知のＤＡＧＥＮモードである。したがって、命令のこ
の結合は、本実施例のハードウェアによってサポートさ
れかつＤｕａｌ−ＲＷ（デュアルリード／ライト）と呼
ばれる既知のＤＡＧＥＮモードを発生するＡＣ＝Ｓｍｅ
ｍ／／Ｓｍｅｍ＝ＤＲ２として、構成しなければならな
い。

【０１３８】例２：ＡＣ１＝ＤＲ２／／Ｓｍｅｍ＝Ｄ
Ｒ３アドレス発生を必要とする命令が１つだけであれば、こ
の命令は第１の位置となる。したがって、この命令対は
次のように構成しなければならない。

【０１３９】

【数７】

【０１４０】命令復号機構６００は、両方の命令のＤＡ
ＧＥＮクラスを追跡して、それらがソフトデュアル方式
によってサポートされるグループにかかるかどうかを確
認する。

【０１４１】＄（ＤＡＧＥＮ−１）および＄（ＤＡＧＥ
Ｎ−２）がソフトデュアル方式によってサポートされる
サブセットにかかる場合には、ソフトデュアル命令のＤ
ＡＧＥＮクラスを定義するために＄（ＤＡＧＥＮ−１
２）が計算され、２つのオリジナル命令が並列に実行さ
れる。

【０１４２】＄（ＤＡＧＥＮ−１）または＄（ＤＡＧＥ
Ｎ−２）がソフトデュアル方式によってサポートされる
サブセットにかからない場合には、

【０１４３】

【数８】

【０１４４】ＸおよびＹの両方について、後修正は実行
されない。

【０１４５】命令対が廃棄されて強制的に偽条件とされ
ると、前記したように条件付実行ユニット６３４に偽条
件信号が供給される。

【０１４６】図１８は、並列性調停ユニット６３０によ
って実現される演算子並列性規則をより詳細に示す。表
３のシンタックスは次のようである。「−」本例ではサポートされない（他の例では恐らく
サポートされる）。「Ｘ」並列イネーブルビットまたはソフトデュアル方
式を介してサポートされる。

【０１４７】任意のロードまたはストア命令を他の任意
の命令と並列に実行できることを留意すべきである。シ
フトおよびストア命令はＤユニットシフタを使用する。
表３のリストは、ｐｏｒｔ（）限定記号規則を表す。

【０１４８】

【表３】

【０１４９】限定記号は常に第２の位置であることに留
意すべきである。

【０１５０】規則４：Ａ−ユニット内の並列性規則本実施例では、Ａ−ユニット内に４つのタイプの操作が
あり、スワップ操作，ＡＬＵ操作，ロード操作およびス
トア操作である。本実施例では、並列性は、下記の命令
対に対してＡ−ユニット内でサポートされる。 −Ｌｏａｄ／／Ｓｗａｐ −Ｌｏａｄ／／ＡＬＵ −Ｌｏａｄ／／Ｓｔｏｒｅ −Ｌｏａｄ（ｓｉｍｐｌｅ）／／Ｌｏａｄ（ｓｉｍｐｌ
ｅ） −Ｓｔｏｒｅ／／Ｓｗａｐ −Ｓｔｏｒｅ／／ＡＬＵ −Ｓｔｏｒｅ（ｓｉｍｐｌｅ）／／Ｓｔｏｒｅ／（ｓｉ
ｍｐｌｅ） −ＡＬＵ／／Ｓｗａｐ３つ以上のロードがある場合には、命令対は２つの並列
ＮＯＰ命令によって置換される。

【０１５１】規則５：Ｄ−ユニット内の並列性規則本実施例では、Ｄ−ユニット内に５つのタイプの操作が
あり、スワップ操作，ＡＬＵ／ＭＡＣ／ＳＨＩＦＴ操
作，ロード操作，ストア操作およびシフトストア操作で
ある。

【０１５２】本実施例では、下記の命令対に対してＤ−
ユニット内で並列性がサポートされる。 −Ｌｏａｄ／／Ｓｗａｐ −Ｌｏａｄ／／ＡＬＵまたはＭＡＣまたはＳＨＩＦＴ −Ｌｏａｄ／／Ｓｔｏｒｅ −Ｌｏａｄ／／ＳｈｉｆｔＳｔｏｒｅ −Ｌｏａｄ（ｓｉｍｐｌｅ）／／Ｌｏａｄ（ｓｉｍｐｌ
ｅ） −Ｓｔｏｒｅ／／Ｓｗａｐ −ＳｈｉｆｔＳｔｏｒｅ／／Ｓｗａｐ −Ｓｔｏｒｅ／／ＡＬＵまたはＭＡＣまたはＳＨＩＦＴ −ＳｈｉｆｔＳｔｏｒｅ／／ＡＬＵまたはＭＡＣ −Ｓｔｏｒｅ（ｓｉｍｐｌｅ）／／Ｓｔｏｒｅ（ｓｉｍ
ｐｌｅ） −Ｓｔｏｒｅ（ｓｉｍｐｌｅ）／／ＳｈｉｆｔＳｔｏ
ｒｅ −ＡＬＵまたはＭＡＣまたはＳＨＩＦＴ／／Ｓｗａｐ３つ以上のロードがある場合には、命令対は２つの並列
ＮＯＰ命令によって置換される。

【０１５３】別の実施例では、たとえば、ＡＬＵ／／Ｍ
ＡＣ命令，ｓｈｉｆｔ／／ＡＬＵ命令，ｓｈｉｆｔ／／
ＭＡＣ命令，ＭＡＣ／／Ｍａｃ命令などに対してさらに
並列性をサポートすることができる。

【０１５４】規則６：Ｐ−ユニット内の並列性規則Ｐ−ユニット内には３つのタイプの操作がある。コント
ロールフロー操作，ロード操作およびストア操作であ
る。各々の例を表４に示す。

【０１５５】

【表４】

【０１５６】下記命令対に対してＰ−ユニット内で並列
性がサポートされる。 −ＣｏｎｔｒｏｌＦｌｏｗ操作／／ＬＯＡＤ −ＣｏｎｔｒｏｌＦｌｏｗ操作／／Ｓｔｏｒｅ −Ｌｏａｄ／／Ｓｔｏｒｅ −Ｌｏａｄ（ｓｉｍｐｌｅ）／／Ｌｏａｄ（ｓｉｍｐｌ
ｅ） −Ｓｔｏｒｅ（ｓｉｍｐｌｅ）／／Ｓｔｏｒｅ（ｓｉｍ
ｐｌｅ）

【０１５７】規則７：メモリマップアクセスはデータレ
ジスタアクセスに優先する。たとえば、

【０１５８】

【数９】

【０１５９】ＳｍｅｍはＡＣ０レジスタ上のＭＭＲ（メ
モリマップトレジスタ）アクセスである。このような場
合、ＡＣ０の１６ビットフィールドが命令Ｓｍｅｍ＝Ｋ
１６により更新され、ＡＣ０＝ＡＣ０＋ＤＲ３は行われ
ない。しかしながら、この命令は、適切な状態ビットを
更新する効果を有することがある。他のＡＣ０フィール
ドは影響されない。

【０１６０】規則８：スタンドアロン命令が２つの同一
デスティネーションを有する場合には、第２のデスティ
ネーションに優先順位が与えられる。この例を示す。

【０１６１】

【数１０】

【０１６２】規則９：２つの並列命令間にデスティネー
ション競合があれば、命令番号２が命令番号１をオーバ
ライトする。これは状態ビットについても同じである。
この例を示す。

【０１６３】

【数１１】

【０１６４】次のものしか実行されない。ＡＣ１＝ｋ４

【０１６５】規則１０：規則１０は規則９の例外であ
る。命令番号１がＤＡＧＥＮを使用しかつ命令番号２が
Ａ−ユニットスワップ操作であれば、デスティネーショ
ン競合があり得る。このような場合には、ＤＡＧＥＮが
スワップ操作をオーバライトする。

【０１６６】規則１１：２つの並列命令間で共用される
バスリソースのために定数競合がある場合には、命令番
号２の定数が命令番号１の定数をオーバライトする。こ
の例を示す。

【０１６７】

【数１２】

【０１６８】また、ＡＣ１＝ＡＣ１＋Ｋ１６は、Ｋ１６
値を有するＡＣ１＝ＡＣ１＋ｋ４として行われる。

【０１６９】並列命令対毎に使用することができる２つ
の定数バスの周りにアーキテクチュアが配列されてい
る。これらは、ＤＡＧＥＮｘ（ＫＡＢバス）およびＰ−
ユニットによって使用されるパイプラインのアドレスフ
ェーズ内のものと、他のＡ−ユニット演算子およびＤ−
ユニット（ＫＤＢバス）によって使用されるパイプライ
ンの実行フェーズ内のものとである。

【０１７０】規則１２：レジスタからレジスタへのムー
ブ操作は、デスティネーションがどこに位置するかに応
じてＡ−ユニットまたはＤ−ユニット（「バイパス」モ
ード）のＡＬＵを使用する。この例を示す。Ｄ−ユニットＡＬＵを使用してＡＣ１＝ＤＲ２が行われ
る。Ａ−ユニットＡＬＵを使用してＤＲ２＝ＡＣ１が行われ
る。

【０１７１】規則１３：ＤＡＧＥＮに対する優先順位を
オーバライトする。２つのＤＡＧＥＮ演算子間にライト
競合があれば、次のようにオーバライト機構が実行され
る。ＤＡＧＥＮＸがＤＡＧＥＮＹをオーバライトする。（Ｄ
ＡＧＥＮ演算子Ｘ，Ｙ間の競合）ＤＡＧＥＮＸがＤＡＧＥＮ係数をオーバライトする。
（ＤＡＧＥＮ演算子Ｘと係数との間の競合）ＤＡＧＥＮＹがＤＡＧＥＮ係数をオーバライトする。
（ＤＡＧＥＮ演算子Ｙと係数との間の競合）

【０１７２】規則１４：Ｙｍｅｍ＝ＸｍｅｍやＳｍｅｍ
＝Ｋ１６のような命令はＤ−ユニット専用パスを使用す
る。

【０１７３】規則１５：２つの命令は、一方がモノディ
スパッチ命令であれば、並列とすることができる。そう
でなければ、命令対は２つの並列ＮＯＰ命令で置換され
る。

【０１７４】規則１６：ＩＤＬＥ命令はいかなる命令も
並列にサポートしない。特定の規則セットについて説明
してきたが、別の実施例では、異なるタイプおよび／ま
たは組合せの並列演算にもう１つの規則セットを展開で
きることが分かるであろう。

【０１７５】図１６の命令復号機構で利用される１組の
並列性規則の例について説明してきた。

【０１７６】図１９は、並列性規則の実現を可能にする
命令復号方法を示すフロー図である。

【０１７７】ステップＳ２１において、パイプラインス
テージからの２つの命令はそれぞれ、第１および第２の
デコーダ論理６０２，６０４（図１６参照）で復号さ
れ、ＤＡＧＥＮ有効性ビットを有する命令制御信号とＤ
ＡＧＥＮモード信号とリソース制御信号との発生が含ま
れる。

【０１７８】ステップＳ２２において、ＤＡＧＥＮ有効
性信号および／またはＤＡＧＥＮモード制御信号間の調
停がＤＡＧＥＮ調停論理６２８（図１６参照）内で行わ
れる。並列性規則に従って不法な命令対の「スムーズ
な」拒絶を行うために、無効ＤＡＧＥＮモード信号組合
せが検出されると、偽条件信号が条件付実行ユニット６
３４に出力される。

【０１７９】同時に、ステップＳ２３において、リソー
ス制御信号間の調停が並列調停論理６３０で行われる。
並列性規則に従って不法な命令対の「スムーズな」拒絶
を行うために、無効リソース制御信号組合せが検出され
ると、偽条件信号が条件付実行ユニット６３４に出力さ
れる。

【０１８０】ステップＳ２４において、ＤＡＧＥＮモー
ド制御信号が、Ａ−ユニットＤＡＧＥＮ３２を制御する
ＤＡＧＥＮ調停ユニットによって６３６で出力される。
リソース制御信号も、Ｐ−ユニット１０８とＡ−ユニッ
ト１１０およびＤ−ユニット１１２と処理エンジンのバ
スアクセスとを制御する並列性調停論理６３０によって
６３８で出力される。これらの信号の効果は、ＤＡＧＥ
Ｎモード調停ユニット６２８または並列性調停ユニット
６３０からの偽条件信号に応答して条件付実行ユニット
６３４によって６４０においてさらなる制御信号出力で
修正，禁止または置換することができる。

【０１８１】図２０は、図１のプロセッサ１０を内蔵す
る集積回路４０の略図である。集積回路は、特定用途集
積回路（ＡＳＩＣ）技術を使用して実現することができ
る。図から分かるように、集積回路は、表面実装用の複
数のコンタクト４２を含んでいる。しかしながら、集積
回路は、他の構成を含むことができ、たとえば、ゼロ挿
入力ソケットに搭載するための回路の下面上の複数のピ
ンや他の任意適切な構成とすることができる。

【０１８２】たとえば図２０の集積回路に内蔵されてい
るプロセッサ１０のような処理エンジンの１つの応用
は、たとえば移動ワイヤレス電気通信装置のような電気
通信装置である。図２１は、このような電気通信装置の
一例を示す。図２１に示す特定の例では、電気通信装置
は、キーパッドまたはキーボード２１およびディスプレ
イ１４のような一体型ユーザ入力装置を有する移動体電
話機１１である。ディスプレイは、たとえば液晶ディス
プレイやＴＦＴディスプレイのような適切な技術を使用
して実現することができる。プロセッサ１０はキーパッ
ド１２に接続され、そこで適切なキーボードアダプタ
（不図示）を介してディスプレイ１４に接続され、そこ
で適切なディスプレイアダプタ（不図示）を介して電気
通信インターフェイスまたはトランシーバ１６、たとえ
ば無線周波数（ＲＦ）回路を含むワイヤレス電気通信イ
ンターフェイスに接続されている。無線周波数回路は、
プロセッサ１０を含む集積回路４０に内蔵してもよい
し、そこから分離してもよい。ＲＦ回路１６はアンテナ
１８に接続されている。

【０１８３】命令の並列実行用の並列性規則を提供する
処理エンジンについて説明してきた。並列実行を使用す
れば、処理エンジンによる消費電力を低減することがで
きる。並列性規則を使用すれば、命令のロバストで予測
可能な並列実行が可能となる。規則に従って命令組合せ
の範囲を制限すれば、ハードウェアを最適化して冗長性
を低減することができる。たとえば、第２の命令に対す
るデコーダは第１の命令に対するデコーダのサブセット
とすることができ、シリコン面の効率的使用および消費
電力を低減するさらなる可能性がもたらされる。並列性
規則に応答するデコーダハードウェアを提供することに
より、並列性の有効性を自動的に検証することができ、
実行時のリソース競合を回避することができる。体系的
なデバッギングも可能となる。

【０１８４】本発明の特定の実施例について説明してき
たが、本発明の範囲内で多くの修正／追加および／また
は置換を行うことができる。特に、特定の並列性規則セ
ットを有する特定の処理エンジンアーキテクチュアの状
況において本発明を説明してきた。本発明は他のアーキ
テクチュアおよび規則セットにも同等に応用できること
が分かるであろう。

【０１８５】ここで使用した「印加される」，「接続さ
れる」および「接続」という用語は、電気的接続パス内
に付加要素がある場合も含めて、電気的に接続されるこ
とを意味する。

【０１８６】実施例について本発明を説明してきたが、
本明細書に制約的な意味合いはない。当業者ならば、本
明細書を読めば本発明の他のさまざまな実施例が自明で
あろう。したがって、本発明の真の範囲および精神に含
まれる実施例のこのようないかなる修正も添付した特許
請求の範囲に含まれるものとする。

【０１８７】本出願は欧州で１９９８年１０月６日に出
願されたＳ．Ｎ．９８４０２４６０．４（ＴＩ−２７６
８８ＥＵ）および欧州で１９９８年１０月６日に出願さ
れたＳ．Ｎ．９８４０２４５５．４（ＴＩ−２８４３３
ＥＵ）に優先権を請求するものである。

【図面の簡単な説明】

【図１】本発明の実施例に従ったプロセッサの略ブロッ
ク図である。

【図２】図１のプロセッサのコアの略図である。

【図３】図１のプロセッサのコアのさまざまな実行ユニ
ットのより詳細な略ブロック図である。

【図４】図１のプロセッサの命令バッファキューおよび
命令デコーダコントローラの略図である。

【図５】図１のプロセッサのパイプラインフェーズの表
現である。

【図６】図１のプロセッサにおけるパイプラインの動作
例の線図である。

【図７】図１のプロセッサのパイプラインの動作を説明
するためのプロセッサのコアの略表現である。

【図８】デュアル命令の例を示す図である。

【図９】さまざまな命令に対するバスサイクルの相対タ
イミングを示す図である。

【図１０】ソフトデュアル命令の一例を示す図である。

【図１１】ソフトデュアル命令の発生を示す略図であ
る。

【図１２】ソフトデュアル命令の発生のフロー図であ
る。

【図１３】ソフトデュアル命令を実行する構造のブロッ
ク図である。

【図１４】ソフトデュアル命令操作をインターフェイス
するメモリバスを示す図である。

【図１５】ソフトデュアル命令のオペランドフェッチ制
御を示す表である。

【図１６】命令を復号する機構を示す略ブロック図であ
る。

【図１７】並列性規則を説明する表である。

【図１８】並列性規則を説明するもう１つの表である。

【図１９】命令を復号する方法を示すフロー図である。

【図２０】図１のプロセッサを内蔵する集積回路の略図
である。

【図２１】図１のプロセッサを内蔵する電気通信装置の
略図である。

【符号の説明】

１０マイクロプロセッサ２０プロセッサバックプレーン２２バックプレーンバス２４命令キャッシュメモリ２６周辺装置２８外部インターフェイス３０レジスタファイル３２データアドレス発生サブユニット３４ＡＬＵ３６Ｄユニットレジスタファイル３８ＤユニットＡＬＵ４０Ｄユニットシフタ４２，４４累算ユニット１００処理エンジン１０２処理コア１０４インターフェイスユニット１０６命令バッファユニット１０８プログラムフローユニット１１０アドレスデータフローユニット１１２データ通信ユニット１１８アドレスバス１２０データバス１２２プログラムリードバス１２８プログラムアドレスバス１３０，１３２データライトバス１４０命令定数データバス１４６，１４８累算器ライトギス１５０，１５２累算器リードバス１６０，１６２データライトアドレスバス６００命令復号機構６１２，６１４，８２６，８２２命令デコーダ６２８調停ユニット６３０並列性調停ユニット６３４，６４０，８３４条件付実行ユニット６４２データフロー／プログラミングフローユニッ
ト７５０Ｃバス７５２Ｄバス７５４ソフトデュアルフェッチコントローラ７５５ソフトデュアルライトコントローラ７５６，７８２オペランドフェッチ機構７６０Ｅバス７６２Ｆバス７９０，７９２データフローパス７９４，７９６メモリライトインターフェイス

───────────────────────────────────────────────────── フロントページの続き (72)発明者カリムドジャファリアンフランス国，ベンセ，バティメントビー１，レストスカネス，ボウレバルドドゥラレイネジーン 453 (72)発明者ビィセントジィレェトフランス国，レロウレト，シェマンデモウティンス，６ (72)発明者ラウレントイチャルドフランス国，ジュアンレピンス，レピンスブレウス − バディメントシー，アヴニュードゥキャネス 55

Claims

【特許請求の範囲】

【請求項１】命令を並列に実行する処理エンジンを有
するデジタルシステムであって、前記処理エンジンが、第１の位置の第１の命令と第２の位置の第２の命令との
少なくとも２つの命令を保持する命令バッファと、前記第１の命令を復号して第１の制御信号を発生する第
１のデコーダと、前記第２の命令を復号して第２の制御信号を発生する第
２のデコーダと、第１および第２の制御信号間の調停を行って、１組の並
列性規則に従って前記命令の並列実行を制御する調停論
理と、を含む、デジタルシステム。
【請求項２】前記第１の制御信号が、前記第１の位置
の前記第１の命令の有効性を示す第１の有効性信号を含
み、前記第２の制御信号が、前記第２の位置の前記第２の命
令の有効性を示す第２の有効性信号を含み、前記調停論理が、前記第１および第２の有効性信号間の
調停を行うデータアドレス発生制御信号調停論理を含
む、請求項１記載の処理エンジン。
【請求項３】前記第１の制御信号が、少なくとも１つ
の第１のデータアドレス発生制御信号を含み、前記第２の制御信号が、少なくとも１つの第２のデータ
アドレス発生制御信号を含み、前記調停論理が、前記１組の並列性規則に従って前記第
１および第２のデータアドレス発生制御信号間の調停を
行うデータアドレス発生制御信号調停論理を含む、請求項１記載の処理エンジン。
【請求項４】前記第１の制御信号が、前記第１の位置
の前記第１の命令の有効性を示す第１の有効性信号をさ
らに含み、前記第２の制御信号が、前記第２の位置の前記第２の命
令の有効性を示す第２の有効性信号を含み、前記データ発生制御信号調停論理が、前記第１および第
２の有効性信号間を調停するようにさらに作動する、請求項３記載の処理エンジン。
【請求項５】前記データアドレス発生制御信号調停論
理が、前記データアドレス発生制御信号調停の結果に応
じて前記データアドレス発生制御信号の効果を禁止およ
び／または修正するように選択的に作動する、請求項４
記載の処理エンジン。
【請求項６】条件付実行ユニットを含み、前記データアドレス発生制御信号調停論理が、前記並列
性規則に従って無効であるデータアドレス発生制御信号
組合せの検出に応答して偽条件信号を発生するように作
動し、前記条件付実行ユニットが、前記偽条件信号に応答し
て、前記データアドレス発生制御信号の印加を禁止およ
び／または修正する、請求項５記載の処理エンジン。
【請求項７】前記第１および第２のデータアドレス発
生制御信号から併合データアドレス発生制御信号を発生
するデータアドレス発生制御信号併合論理を含む、請求
項６記載の処理エンジン。
【請求項８】前記アドレス発生制御信号に応答するデ
ータアドレス発生ユニットを含む、請求項７記載の処理
エンジン。
【請求項９】前記第１の制御信号が、少なくとも１つ
の第１のリソース制御信号を含み、前記第２の制御信号が、少なくとも１つの第２のリソー
ス制御信号を含み、前記調停論理が、前記並列性規則に従って前記第１およ
び第２のリソース制御信号間の調停を行うリソース制御
信号調停論理を含む、請求項４記載の処理エンジン。
【請求項１０】前記リソース制御信号調停論理が、前
記リソース制御信号調停の結果に応じて前記リソース制
御信号の効果を禁止および／または修正するように選択
的に作動する、請求項９記載の処理エンジン。
【請求項１１】条件付実行ユニットを含み、前記リソース制御信号調停論理が、前記並列性規則に従
って無効であるリソース制御信号組合せの検出に応答し
て偽条件信号を発生するように作動し、前記条件付実行ユニットが、前記偽条件信号に応答し
て、前記リソース制御信号の効果を禁止および／または
修正する、請求項１０記載の処理エンジン。
【請求項１２】前記第１および第２のリソース制御信
号から併合リソース信号を発生するリソース制御信号併
合論理を含む、請求項１１記載の処理エンジン。
【請求項１３】前記リソース制御信号調停論理が、前
記並列性規則に従って命令の順序を修正するように作動
する、請求項９記載の処理エンジン。
【請求項１４】セルラー電話機である請求項１記載の
デジタルシステムであって、キーボードアダプタを介して前記プロセッサに接続され
た一体型キーボードと、ディスプレイアダプタを介して前記プロセッサに接続さ
れたディスプレイと、前記プロセッサに接続された無線周波（ＲＦ）回路と、前記無線周波回路に接続されたアンテナと、を含む、デジタルシステム。
【請求項１５】第１の位置の第１の命令と第２の位置
の第２の命令との少なくとも２つの命令を保持する命令
バッファを含む処理エンジンで並列に命令を実行する方
法であって、ａ）前記第１の命令を復号し、第１の制御信号を発生す
るステップと、ｂ）前記第２の命令を復号し、第２の制御信号を発生す
るステップと、ｃ）前記第１および第２の制御信号間の調停を行って、
１組の並列性規則に従って命令の並列実行を制御するス
テップと、を含む、方法。
【請求項１６】前記第１の制御信号が、前記第１の位
置の前記第１の命令の有効性を示す第１の有効性信号を
含み、前記第２の制御信号が、前記第２の位置の前記第２の命
令の有効性を示す第２の有効性信号を含み、ステップｃ）が、前記第１および第２の有効性信号間の
調停を行うステップを含む、請求項１５記載の方法。
【請求項１７】前記第１の制御信号が、少なくとも１
つの第１のデータアドレス発生制御信号を含み、前記第２の制御信号が、少なくとも１つの第２のデータ
アドレス発生制御信号を含み、ステップｃ）が、前記１組の並列性規則に従って前記第
１および第２のデータアドレス発生制御信号間の調停を
行うステップを含む、請求項１５記載の方法。
【請求項１８】前記第１の制御信号が、前記第１の位
置の前記第１の命令の有効性を示す第１の有効性信号を
さらに含み、前記第２の制御信号が、前記第２の位置の前記第２の命
令の有効性を示す第２の有効性信号を含み、ステップｃ）が、前記第１および第２の有効性信号間の
調停を行うステップをさらに含む、請求項１７記載の方法。
【請求項１９】ステップｃ）が、前記データアドレス
発生制御信号調停の結果に応じて前記データアドレス発
生制御信号の効果を選択的に禁止および／または修正す
るステップをさらに含む、請求項１８記載の方法。
【請求項２０】ステップｃ）が、前記並列性規則に従って無効であるデータアドレス発生
制御信号組合せの検出に応答して、偽条件信号を発生す
るステップをさらに含み、条件付実行ユニットが、偽条件に応答して、前記データ
アドレス発生制御信号の印加を禁止および／または修正
する、請求項１９記載の方法。
【請求項２１】前記第１および第２のデータアドレス
発生制御信号から併合データアドレス発生制御信号を発
生するステップをさらに含む、請求項２０記載の方法。
【請求項２２】前記第１の制御信号が、少なくとも１
つの第１のリソース制御信号を含み、前記第２の制御信号が、少なくとも１つの第２のリソー
ス制御信号を含み、ステップｃ）が、前記並列性規則に従って前記第１およ
び第２のリソース制御信号間の調停を行うステップを含
む、請求項１９記載の方法。
【請求項２３】ステップｃ）が、前記リソース制御信
号調停の結果に応じて前記リソース制御信号の効果を選
択的に禁止および／または修正するステップをさらに含
む、請求項２２記載の方法。
【請求項２４】ステップｃ）が、前記並列性規則に従
って無効であるリソース制御信号組合せの検出に応答し
て、偽条件信号を発生するステップをさらに含み、条件付実行ユニットが、前記偽条件に応答して、前記デ
ータリソース制御信号の印加を禁止および／または修正
する、請求項２３記載の方法。
【請求項２５】前記第１および第２のリソース制御信
号から併合リソース信号を発生するステップをさらに含
む、請求項２４記載の方法。