JP2000215061A

JP2000215061A - 複合メモリアクセス命令

Info

Publication number: JP2000215061A
Application number: JP11321534A
Authority: JP
Inventors: Gilbert Laurenti; ローランティジルベール; Karim Djafarian; ドジャファリアンカリム; Herve Catan; カタンエルブ; Vincent Gillet; ジレバンサン
Original assignee: Texas Instruments Inc
Current assignee: Texas Instruments Inc
Priority date: 1998-10-06
Filing date: 1999-10-06
Publication date: 2000-08-04
Also published as: EP0992892B1; EP0992892A1

Abstract

(57)【要約】【課題】処理エンジンの性能を改善する。【解決手段】処理エンジンは、実行未決単一複合命令
をバッファするように動作する命令バッファを含み、そ
こからの命令を復号する復号機構が、別々のプログラム
されたメモリ命令から形成される複合命令を表す命令の
タグフィールド内の所定のタグ７２６に応答して少なく
とも第１のプログラムされた命令７２１に対する第１の
データフロー制御および第２のプログラムされた命令７
２２に対する第２のデータフロー制御７２９を復号す
る。複合命令を使用して処理エンジンで利用できる帯域
幅を有効利用できる。別々の第１および第２のプログラ
ムされたメモリ命令からソフトデュアルメモリ命令をコ
ンパイルできる。所定の複合命令の複合アドレスフィー
ルド７３８をハード複合メモリ命令すなわちプログラム
される複合命令に対するアドレスフィールドと同じビッ
ト位置に配列できる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、処理エンジンと、
このような処理エンジンでの命令の並列実行に関する。

【０００２】

【従来の技術】多数の命令実行ユニットを使用してマイ
クロプロセッサで命令を並列実行することが知られてい
る。このような並列実行を行うための多くの異なるアー
キテクチュアが知られている。並列実行により全体処理
速度が向上する。典型的には、多数の命令が並列に命令
バッファに与えられたのち並列に復号されて、実行ユニ
ットにディスパッチされる。マイクロプロセッサは、そ
こでソフトウェアを実行するために高い命令スループッ
トを必要とする汎用処理エンジンであり、それは、関係
する特定のソフトウェアアプリケーションに応じて広範
な処理要求を有することがある。さらに、並列性をサポ
ートするために、並列実行の命令のスケジューリングを
制御するための複雑なオペレーティングシステムが必要
とされている。

【０００３】多くの異なるタイプの処理エンジンが知ら
れており、マイクロプロセッサは単なる一例にすぎな
い。たとえば、特に特定の応用に対してデジタル信号プ
ロセッサ（ＤＳＰ）が広く知られている。ＤＳＰは、典
型的には、関連するアプリケーションの性能を最適化す
るように構成され、それを達成するために、より特殊化
された実行ユニットおよび命令セットを利用している。

【０００４】

【発明が解決しようとする課題】本発明は、限定はしな
いが、デジタル信号プロセッサのような処理エンジンの
性能改善に向けられている。

【０００５】

【課題を解決するための手段】本発明の第１の態様によ
れば、単一の実行未決複合命令をバッファするように動
作する命令バッファと、命令バッファからの命令を復号
するように構成された復号機構とを含む処理エンジンが
提供される。復号機構は、命令のタグフィールドの所定
のタグに応答するように構成されており、所定のタグ
は、命令が別々のプログラムされたメモリ命令から形成
される複合命令であることを表す。復号機構は、所定の
タグに応答して、少なくとも第１のプログラムされた命
令に対する第１のデータフロー制御および第２のプログ
ラムされた命令に対する第２のデータフロー制御を復号
するように動作する。

【０００６】したがって、本発明の実施例は、別々のプ
ログラムされた命令を結合することによって形成される
（たとえば、アセンブルまたはコンパイル）複合命令に
応答する復号機構を提供する。このようにして、処理エ
ンジン内で利用できる帯域幅の使用を最適化することが
できる。したがって、適切なメモリ命令のような適切な
プログラムされた命令をアセンブルまたはコンパイルし
て複合命令を形成することができる。複合命令からプロ
グラムされた命令の各成分に対する別々の制御フローを
発生することによって、これらの命令を完全にまたは部
分的に並列に実施して処理エンジンの全体スループット
に好ましい影響を及ぼすことができる。プログラムされ
た各命令に対して復号機構によって発生される制御フロ
ーは、単一命令として命令バッファ内に保持されている
場合には、プログラムされた命令に対して発生されるも
のと同じとすることができる。

【０００７】コンパクトで効率的な符号化が本発明の実
施例で可能とされる。たとえば、メモリ命令は必ず所定
の複合命令の形の命令バッファ内の第１の一対の命令で
あることを保証することによって、メモリアクセス命令
の並列性に効率的な符号化、リアルエステートの効率的
使用および消費電力低減を与えることができる。

【０００８】本発明の実施例では、複合命令は、別々の
プログラムされたメモリ命令から（たとえば、コンパイ
ラやアセンブラのような命令前処理機構を使用して）結
合することによって形成されるソフト複合メモリ命令と
して定義される。特定の実施例では、複合命令はフソト
デュアルメモリ命令、すなわち、別々の第１および第２
のプログラムされたメモリ命令からアセンブルされたデ
ュアルメモリ命令であるが、別の例では３つ以上の命令
をアセンブルして複合命令とすることができる。

【０００９】好ましくは、復号機構は、複合命令内の複
合メモリアドレスからの第１のプログラムされたメモリ
アドレス命令に対する第１のメモリアドレスおよび第２
のプログラムされたメモリ命令に対する第２のメモリア
ドレスを復号するように動作する。特に、複合命令の複
合アドレスフィールドがハードプログラムされたデュア
ルメモリ命令に対するアドレスフィールドと同じビット
位置であれば、これは命令スループットに好ましい影響
を及ぼすことができる。この場合、アドレスの復号は、
命令の操作符号がデュアル命令の第１および第２の命令
のフォーマットに無関係に復号される前に開始すること
ができる。

【００１０】複合命令に対して必要なビット数を減少す
るために、複合命令の複合アドレスフィールド内のメモ
リアドレスは間接アドレスとして配列され、それによっ
て、復号機構はそのような命令に対する間接アドレスを
復号するように動作するだけでよい。デュアル命令は単
一命令よりも少ないオプションをサポートするので、ア
ドレスに対するポスト変更フィールドのサイズを縮小
し、それによって、アドレス自体に必要なビット数を減
少し、かつ、間接／直接インジケータビットを不要とす
ることができる。

【００１１】メモリアクセス命令は、命令バッファ内の
一対の命令の第１の命令として強制することができる。
この場合、ソフトデュアル命令は、２つのメモリ命令に
対応する符号化を有効に提供する。その結果、並列イネ
ーブルフィールドの必要性は回避され、任意のメモリ命
令を暗黙のうちに並列性とすることができる。さらに、
それにより、外部インターフェイス帯域幅を最適化しか
つキャッシュミスを低減しながらアプリケーション符号
サイズを縮小する利点が得られる。

【００１２】命令対の第２の命令に対するデコーダはま
た、第１の命令に対するデコーダのサブセットとするこ
とができ、必要な集積回路リアルエステートおよび処理
エンジンの消費電力が低減される。

【００１３】コンパクトな命令フォーマットを提供する
とともに、アドレスフィールドをハード複合命令に対す
るものと同じ位置に配置できるようにするために、複合
命令は、所定の複合命令の第１の命令に対する分割操作
符号フィールドを含むことができる。たとえば、操作符
号はアドレスフィールドのいずれか側で分割することが
できる。デコーダは、適切なタグフィールドの検出に応
答して、複合命令の第１の命令に対する分割操作符号を
復号することができる。

【００１４】ビット数をさらに減少するために、複合命
令は、所定の複合命令の少なくとも第１の命令に対する
縮小操作符号フィールドを含み、操作符号フィールドが
第１のプログラムされた命令の操作符号フィールドより
も少ないビットを含むようにすることができる。メモリ
命令に対する操作符号の範囲をある範囲内に制約するこ
とによって、第１の操作符号に与える必要のあるビット
数を減少することができる。復号機構は、所定のタグに
応答して複合命令の第１の命令に対する縮小サイズ操作
符号を復号するように構成することができる。

【００１５】上述したさまざまな方策により、所定の複
合命令は、別々のプログラムされた命令の総ビット数と
同じ総ビット数を有するように構成することができる。
プログラムされた命令からのフィールドの再構成によっ
て、他の命令と共通の全体フォーマットを有する所定の
複合命令が得られる。

【００１６】プログラムされた各命令がデータアドレス
発生（ＤＡＧＥＮ）コードフィールドを有する場合に
は、個別のプログラムされた命令の個別のＤＡＧＥＮコ
ードを複合命令内の結合ＤＡＧＥＮコードフィールドに
結合することができる。これにより、複合命令のより迅
速な復号および実行を行うことができる。結合ＤＡＧＥ
Ｎコードフィールドは結合アドレスフィールドの一部を
形成することができる。結合ＤＡＧＥＮコードフィール
ドが与えられる場合には、復号機構は所定のＤＡＧＥＮ
タグに応答して結合ＤＡＧＥＮフィールドを復号するこ
とができる。

【００１７】処理エンジンには、第１および第２のメモ
リアドレスによってそれぞれ識別されるアドレスからの
第１および第２のオペランドを並列にフェッチするよう
に動作するデータフェッチコントローラを設けることが
できる。データライトコントローラも、第１および第２
の命令に対する第１および第２のデータフロー操作の結
果を並列に書き込むように動作することができる。ま
た、デュアル・リード／ライト操作を行うこともでき
る。

【００１８】本発明の実施例では、アセンブラシンタク
スは、ハード複合およびソフト複合シンタクス間を区別
して、並列性に利用できるスロットに対する可視性を与
えることができる。ハード複合命令は、バス／オペレー
タ資源競合がない限り並列イネーブルビットによって表
示される制御フローやレジスタ命令のような非メモリ命
令と並列に実行することができる。

【００１９】本発明の他の態様によれば、上述した処理
エンジンを含むプロセッサ、たとえば必ずしもそうであ
る必要はないがデジタル信号プロセッサが提供される。
プロセッサは、たとえば特定用途集積回路（ＡＳＩＣ）
のような集積回路として実現することができる。

【００２０】上述した処理エンジンを含むデジタル信号
処理システムには、別々のプログラムされたメモリ命令
を結合して複合メモリ命令を形成するように動作する命
令前処理機構を設けることもできる。命令プリプロセッ
サはコンパイラやアセンブラなどとすることができ、そ
れはプログラムされた命令からの複合命令をコンパイル
またはアセンブルするように動作する。この機構は、複
合命令のアセンブリの前に別々のプログラムされたメモ
リ命令を結合できるかを確認するように構成することが
できる。

【００２１】本発明のさらに他の態様によれば、デジタ
ル信号処理システム用の命令プリプロセッサが提供さ
れ、それは、結合することができるプログラムされたメ
モリ命令を確認し、前記確認されたプログラムされたメ
モリ命令からの複合メモリ命令をアセンブルするように
構成される。

【００２２】ここで、「命令プリプロセッサ」という用
語は、コンパイラやアセンブラなどを含む、命令を処理
するすなわち命令をコンパイルおよび／またはアセンブ
ルする任意の機構を含むものと広く解釈すべきことを理
解願いたい。

【００２３】命令プリプロセッサは、たとえばデータ記
憶媒体（ディスク，固体メモリ，電気や光学や他の電磁
気のようなデータ伝送媒体（たとえば、ワイヤレス伝送
媒体））のような搬送媒体上に別々に設けることができ
る。

【００２４】本発明のその他の態様によれば、処理エン
ジンの性能改善方法が提供される。この方法は、別々の
プログラムされたメモリ命令からアセンブルされた複合
命令をバッファするステップであって、複合命令が所定
の複合命令タグを含むタグフィールドを含む、ステップ
と、命令バッファ内の命令のタグフィールド内の所定の
複合命令タグに応答して、複合命令から、少なくとも第
１のプログラムされた命令に対する第１のデータフロー
制御および第２のプログラムされた命令に対する第２の
データフロー制御を復号するステップと、を含んでい
る。

【００２５】

【発明の実施の形態】本発明は、たとえば特定用途集積
回路（ＡＳＩＣ）内に実現されるデジタル信号プロセッ
サ（ＤＳＰ）に特に応用されるが、他の形式の処理エン
ジンにも応用される。

【００２６】図１は、本発明の一実施例を有するマイク
ロプロセッサ１０のブロック図である。マイクロプロセ
ッサ１０は、デジタル信号プロセッサ（ＤＳＰ）であ
る。分かり易くするために、図１は、マイクロプロセッ
サ１０の本発明の一実施例を理解するのに関係のある部
分のみを示す。ＤＳＰの一般的構造の詳細は、よく知ら
れており、他で容易に確かめることができる。たとえ
ば、フレデリック・ブートウドらの米国特許第５，０７
２，４１８号には、ＤＳＰが詳細に記載されており、本
開示の一部としてここに援用する。ギャリー・スオボダ
らの米国特許第５，３２９，４７１号には、ＤＳＰのテ
ストおよびエミュレート方法が詳細に記載されており、
本開示の一部としてここに援用する。マイクロプロセッ
サの分野の当業者であれば本発明を製造し使用できるよ
うに、マイクロプロセッサ１０の本発明の一実施例に関
連する部分の詳細が、以下に十分詳しく説明される。

【００２７】本発明の態様から利益を得ることができる
いくつかのシステムの例が、本開示の一部としてここに
援用される米国特許第５，０７２，４１８号に、特に米
国特許第５，０７２，４１８号の図２〜図１８に記載さ
れている。性能を改善するかコストを低減する本発明の
一態様を組み入れたマイクロプロセッサを使用して、米
国特許第５，０７２，４１８号に記載されたシステムを
さらに改善することができる。そのようなシステムは、
限定はしないが、産業プロセスコントロール，自動車シ
ステム，モータコントロール，ロボットコントロールシ
ステム，衛星電気通信システム，エコーキャンセリング
システム，モデム，ビデオイメージングシステム，音声
認識システムおよび暗号付ボコーダ−モデムシステムな
どを含む。

【００２８】図１のマイクロプロセッサのさまざまなア
ーキテクチュア上の特徴および完全な命令セットの説明
が、同じ譲受人による特許出願第９８４０２４５５．４
号（ＴＩ−２８４３３）に記載されており、本開示の一
部としてここに援用する。

【００２９】次に、本発明によるプロセッサの一例の基
本的アーキテクチュアについて説明する。図１は、本発
明の一つの典型的な実施例を形成するプロセッサ１０の
全体略図である。プロセッサ１０は、処理エンジン１０
０とプロセッサバックプレーン２０とを含んでいる。本
実施例では、プロセッサは、特定用途集積回路（ＡＳＩ
Ｃ）に実現されたデジタル信号プロセッサ１０である。

【００３０】図１に示すように、処理エンジン１００
は、処理コア１０２と処理コア１０２を処理コア１０２
の外部のメモリユニットとインターフェイスさせるメモ
リインターフェイスすなわち管理ユニット１０４とを有
する中央処理装置（ＣＰＵ）を形成する。

【００３１】プロセッサバックプレーン２０は、バック
プレーンバス２２を含み、それには処理エンジンのメモ
リ管理ユニット１０４が接続されている。バックプレー
ンバス２２には、命令キャッシュメモリ２４，周辺装置
２６および外部インターフェイス２８も接続されてい
る。

【００３２】他の実施例では、異なる構成および／また
は異なる技術を使用して本発明を実現できることが分か
るであろう。たとえば、処理エンジン１００はプロセッ
サ１０を形成することができ、プロセッサバックプレー
ン２０はそこから分離されている。処理エンジン１００
は、たとえば、バックプレーンバス２２，周辺装置およ
び外部インターフェイスを支持するバックプレーン２０
から独立してその上に搭載されたＤＳＰであり得る。処
理エンジン１００は、たとえば、ＤＳＰではなくマイク
ロプロセッサとすることができ、ＡＳＩＣ技術以外の技
術で実現することができる。処理エンジンまたは処理エ
ンジンを含むプロセッサは１つ以上の集積回路に実現す
ることができる。

【００３３】図２は、処理コア１０２の一実施例の基本
構造を示す。図から分かるように、処理コア１０２は、
４つの要素、すなわち、命令バッファユニット（Ｉユニ
ット）１０６と３つの実行ユニットとを含んでいる。実
行ユニットは、プログラムフローユニット（Ｐユニッ
ト）１０８と、アドレスデータフローユニット（Ａユニ
ット）１１０と、命令バッファユニット（Ｉユニット）
１０６から復号された命令を実行しプログラムフローを
制御かつ監視するデータ計算ユニット（Ｄユニット）１
１２とである。

【００３４】図３は、処理コア１０２のＰユニット１０
８，Ａユニット１１０およびＤユニット１１２を詳細に
示すとともに、処理コア１０２のさまざまな要素を接続
するバス構造を示す。Ｐユニット１０８は、たとえば、
ループ制御回路と、ＧｏＴｏ／分岐制御回路と、リピー
トカウンタレジスタおよび割込みマスク，フラグまたは
ベクトルレジスタのようなプログラムフローを制御し監
視するさまざまなレジスタとを含んでいる。Ｐユニット
１０８は、汎用データライトバス（ＥＢ，ＦＢ）１３
０，１３２とデータリードバス（ＣＢ，ＤＢ）１３４，
１３６とアドレス定数バス（ＫＡＢ）１４２とに結合さ
れている。さらに、Ｐユニット１０８は、ＣＳＲ，ＡＣ
ＢおよびＲＧＤとラベルされたさまざまなバスを介して
Ａユニット１１０およびＤユニット１１２内のサブユニ
ットに結合されている。

【００３５】図３に示すように、本実施例では、Ａユニ
ット１１０はレジスタファイル３０とデータアドレス発
生サブユニット（ＤＡＧＥＮ）３２と算術および論理演
算装置（ＡＬＵ）３４とを含んでいる。Ａユニットレジ
スタファイル３０はさまざまなレジスタを含み、それら
中には、アドレス発生だけでなくデータフローにも使用
できる１６ビットポインタレジスタ（ＡＲ０，．．．，
ＡＲ７）およびデータレジスタ（ＤＲ０，．．．，ＤＲ
３）がある。さらに、レジスタファイルは、１６ビット
巡回バッファレジスタと７ビットデータページレジスタ
とを含んでいる。汎用バス（ＥＢ，ＦＢ，ＣＢ，ＤＢ）
１３０，１３２，１３４，１３６だけでなく、データ定
数バス１４０およびアドレス定数バス１４２がＡユニッ
トレジスタファイル３０に結合されている。Ａユニット
レジスタファイル３０は、それぞれ反対方向に作動する
１方向性バス１４４，１４６によってＡユニットＤＡＧ
ＥＮユニット３２に結合されている。ＤＡＧＥＮユニッ
ト３２は、１６ビットＸ／Ｙレジスタと、たとえば処理
エンジン１００内のアドレス発生を制御し監視する係数
およびスタックポインタレジスタとを含んでいる。

【００３６】Ａユニット１１０は、加算，減算およびＡ
ＮＤ，ＯＲおよびＸＯＲ論理演算子などのＡＬＵに典型
的に関連する機能だけでなくシフタ機能も含むＡＬＵ３
４も含んでいる。ＡＬＵ３４は、汎用バス（ＥＢ，Ｄ
Ｂ）１３０，１３６および命令定数データバス（ＫＤ
Ｂ）１４０にも結合されている。ＡユニットＡＬＵは、
Ｐユニット１０８レジスタファイルからレジスタ内容を
受信するＰＤＡバスによってＰユニット１０８に結合さ
れている。ＡＬＵ３４は、アドレスおよびデータレジス
タ内容を受信するバスＲＧＡ，ＲＧＢとレジスタファイ
ル３０のアドレスおよびデータレジスタに転送するバス
ＲＧＤとによってＡユニットレジスタファイル３０にも
結合されている。

【００３７】図から分かるように、Ｄユニット１１２
は、Ｄユニットレジスタファイル３６と、ＤユニットＡ
ＬＵ３８と、Ｄユニットシフタ４０と、２つの乗算およ
び累算ユニット（ＭＡＣ１，ＭＡＣ２）４２，４４とを
含んでいる。Ｄユニットレジスタファイル３６とＤユニ
ットＡＬＵ３８とＤユニットシフタ４０とは、バス（Ｅ
Ｂ，ＦＢ，ＣＢ，ＤＢ，ＫＤＢ）１３０，１３２，１３
４，１３６，１４０に結合され、また、ＭＡＣユニット
４２，４４は、バス（ＣＢ，ＤＢ，ＫＤＢ）１３４，１
３６，１４０とデータリードバス（ＢＢ）１４４とに結
合されている。Ｄユニットレジスタファイル３６は、４
０ビット累算器（ＡＣ０，．．．，ＡＣ３）と１６ビッ
ト遷移レジスタとを含んでいる。また、Ｄユニット１１
２は、Ａユニット１１０の１６ビットポインタおよびデ
ータレジスタをソースとして利用したり、４０ビット累
算器の他にデスティネーションレジスタを利用すること
ができる。Ｄユニットレジスタファイル３６は、累算器
ライトバス（ＡＣＷ０，ＡＣＷ１）１４６，１４８を介
してＤユニットＡＬＵ３８およびＭＡＣ１＆２４２，
４４から、また、累算器ライトバス（ＡＣＷ１）１４８
を介してＤユニットシフタ４０から、データを受信す
る。データは、累算器リードバス（ＡＣＲ０，ＡＣＲ
１）１５０，１５２を介してＤユニットレジスタファイ
ル累算器からＤユニットＡＬＵ３８，Ｄユニットシフタ
４０およびＭＡＣ１＆２４２，４４に読み出される。
ＤユニットＡＬＵ３８とＤユニットシフタ４０とは、Ｅ
ＦＣ，ＤＲＢ，ＤＲ２およびＡＣＢとラベルされたさま
ざまなバスを介してＡユニット１０８のサブユニットに
も結合されている。

【００３８】図４を参照すると、３２ワード命令バッフ
ァキュー（ＩＢＱ）５０２を含む命令バッファユニット
１０６が示されている。ＩＢＱ５０２は、８ビットバイ
ト５０６に論理的に分割された３２×１６ビットレジス
タ５０４を含んでいる。命令は、３２ビットプログラム
バス（ＰＢ）１２２を介してＩＢＱ５０２に到来する。
命令は、ローカルライトプログラムカウンタ（ＬＷＰ
Ｃ）５３２によって指示される位置に３２ビットサイク
ルでフェッチされる。ＬＷＰＣ５３２は、Ｐユニット１
０８に位置されたレジスタに含まれている。Ｐユニット
１０８は、ローカルリードプログラムカウンタ（ＬＲＰ
Ｃ）５３６レジスタとライトプログラムカウンタ（ＷＰ
Ｃ）５３０レジスタおよびリードプログラムカウンタ
（ＲＰＣ）５３４レジスタとをも含んでいる。ＬＲＰＣ
５３６は、命令デコーダ５１２，５１４にロードされる
次の一つまたは複数の命令のＩＢＱ５０２内の位置を指
示する。すなわち、ＬＲＰＣ５３４は、デコーダ５１
２，５１４に現在ディスパッチされている命令のＩＢＱ
５０２内の位置を指示する。ＷＰＣは、パイプラインに
対する命令コードの次の４バイトの始まりのプログラム
メモリ内のアドレスを指示する。ＩＢＱ内への各フェッ
チに対して、プログラムメモリからの次の４バイトが命
令境界とは無関係にフェッチされる。ＲＰＣ５３４は、
デコーダ５１２，５１４に現在ディスパッチされている
命令のプログラムメモリ内のアドレスを指示する。

【００３９】命令は、４８ビットワードに形成され、マ
ルチプレクサ５２０，５２１を介して４８ビットバス５
１６によって命令デコーダ５１２，５１４にロードされ
る。当業者ならば、命令は４８ビット以外のワードに形
成することができること、また、本発明は前記した特定
の実施例に限定されるものではないことが、分かるであ
ろう。

【００４０】バス５１６は、任意の１命令サイクル中
に、デコーダ当たり１つずつ、最大２つの命令をロード
することができる。命令の組合せは、４８ビットバスの
両端間にわたって適合する８，１６，２４，３２，４０
および４８ビットのフォーマットの任意の組合せとする
ことができる。１サイクル中に１命令しかロードできな
い場合には、デコーダ１，５１２がデコーダ２，５１４
に優先してロードされる。次に、各命令は、それらを実
行するために、また、命令または演算が実行されるべき
データにアクセスするために、各機能ユニットに転送さ
れる。命令デコーダに通される前に、命令はバイト境界
上でアラインされる。アライメントは、その復号中に前
の命令に対して引き出されたフォーマットに基づいて行
われる。バイト境界を有する命令のアライメントに関連
する多重化は、マルチプレクサ５２０，５２１で実行さ
れる。

【００４１】プロセッサコア１０２は７ステージパイプ
ラインを介して命令を実行し、その各ステージは図５を
参照して説明される。

【００４２】パイプラインの第１ステージは、ＰＲＥ−
ＦＥＴＣＨ（Ｐ０）ステージ２０２であり、このステー
ジ中に、メモリインターフェイスまたはメモリ管理ユニ
ット１０４のアドレスバス（ＰＡＢ）１１８上にアドレ
スを表明することによって次のプログラムメモリ位置が
アドレス指定される。

【００４３】次のステージ、ＦＥＴＣＨ（Ｐ１）ステー
ジ２０４では、プログラムメモリが読み出され、Ｉユニ
ット１０６がメモリ管理ユニット１０４からＰＢバス１
２２を介して充填される。

【００４４】パイプラインはＰＲＥ−ＦＥＴＣＨおよび
ＦＥＴＣＨステージ中に割り込まれて逐次プログラムフ
ローを中断してプログラムメモリ内の他の命令、たとえ
ば分岐命令を指示することができる点で、ＰＲＥ−ＦＥ
ＴＣＨおよびＦＥＴＣＨステージは残りのパイプライン
ステージから独立している。

【００４５】次に、命令バッファ内の次の命令が、第３
ステージＤＥＣＯＤＥ（Ｐ２）２０６でデコーダ５１２
または複数のデコーダ５１４にディスパッチされ、そこ
で、命令は、復号されて、その命令を実行する実行ユニ
ット、たとえばＰユニット１０８，Ａユニット１１０ま
たはＤユニット１１２にディスパッチされる。復号ステ
ージ２０６は、命令のクラスを示す第１の部分と命令の
フォーマットを示す第２の部分と命令に対するアドレス
指定モードを示す第３の部分とを含む命令の少なくとも
一部を復号することを含んでいる。

【００４６】次のステージはＡＤＤＲＥＳＳ（Ｐ３）ス
テージ２０８であり、そこでは、命令内で使用されるデ
ータのアドレスが計算されるか、命令がプログラム分岐
すなわちジャンプを必要とする場合には新しいプログラ
ムアドレスが計算される。各計算は、Ａユニット１１０
またはＰユニット１０８でそれぞれ行われる。

【００４７】ＡＣＣＥＳＳ（Ｐ４）ステージ２１０で
は、リードオペランドのアドレスが出力されたのち、Ｘ
ｍｅｍ間接アドレス指定モードを有するＤＡＧＥＮＸ
演算子でアドレスが発生されているメモリオペランド
が、間接アドレス指定されたＸメモリ（Ｘｍｅｍ）から
読み出される。

【００４８】パイプラインの次のステージはＲＥＡＤ
（Ｐ５）ステージ２１２であり、そこでは、Ｙｍｅｍ間
接アドレス指定モードを有するＤＡＧＥＮＹ演算子内
または係数アドレスモードを有するＤＡＧＥＮＣ演算
子内でアドレスが発生されているメモリオペランドが、
読み出される。命令の結果が書き込まれるメモリ位置の
アドレスが出力される。

【００４９】デュアルアクセスの場合には、リードオペ
ランドをＹパスで発生し、ライトオペランドをＸパスで
発生することもできる。

【００５０】最後に、命令がＡユニット１１０内または
Ｄユニット１１２内で実行される実行ＥＸＥＣ（Ｐ６）
ステージ２１４がある。次に、結果がデータレジスタま
たは累算器に格納されるか、リード／モディファイ／ラ
イト用またはストア命令用のメモリに書き込まれる。さ
らに、シフト演算がＥＸＥＣステージ中に累算器内のデ
ータになされる。

【００５１】次に、パイプラインプロセッサの動作の基
本的原理について図６を参照して説明する。図６から分
かるように、第１の命令３０２に対して、連続パイプラ
インステージが期間Ｔ₁〜Ｔ₇にわたって行われる。各期
間はプロセッサマシンクロックに対するクロックサイク
ルである。前の命令が次のパイプラインステージに移行
しているため、第２の命令３０４が期間Ｔ₂でパイプラ
インに入ることができる。第３の命令３０６に対して、
ＰＲＥ−ＦＥＴＣＨステージ２０２が期間Ｔ₃で行われ
る。図６から分かるように、７ステージパイプラインに
対して、合計７つの命令を同時に処理することができ
る。７つの命令３０２〜３１４の全てに対して、図６は
期間Ｔ₇でそれら全てが処理中であることを示してい
る。このような構造は命令の処理に一形式の並列性を付
加する。

【００５２】図７に示すように、本発明のこの実施例
は、２４ビットアドレスバス１１４および双方向１６ビ
ットデータバス１１６を介して外部メモリユニット（不
図示）に結合されるメモリ管理ユニット１０４を含んで
いる。さらに、メモリ管理ユニット１０４は２４ビット
アドレスバス１１８および３２ビット双方向データバス
１２０を介してプログラム格納メモリ（不図示）に結合
されている。メモリ管理ユニット１０４は３２ビットプ
ログラムリードバス（ＰＢ）１２２を介してマシンプロ
セッサコア１０２のＩユニット１０６にも結合されてい
る。Ｐユニット１０８，Ａユニット１１０およびＤユニ
ット１１２はデータリードおよびデータライトバスおよ
び対応するアドレスバスを介してメモリ管理ユニット１
０４に結合されている。Ｐユニット１０８はさらにプロ
グラムアドレスバス１２８に結合されている。

【００５３】より詳細には、Ｐユニット１０８は２４ビ
ットプログラムアドレスバス１２８と２つの１６ビット
データライトバス（ＥＢ，ＦＢ）１３０，１３２と２つ
の１６ビットデータリードバス（ＣＢ，ＤＢ）１３４，
１３６とによってメモリ管理ユニット１０４に結合され
ている。Ａユニット１１０は、２つの２４ビットデータ
ライトアドレスバス（ＥＡＢ，ＦＡＢ）１６０，１６２
と２つの１６ビットデータライトバス（ＥＢ，ＦＢ）１
３０，１３２と３つのデータリードアドレスバス（ＢＡ
Ｂ，ＣＡＢ，ＤＡＢ）１６４，１６６，１６８と２つの
１６ビットデータリードバス（ＣＢ，ＤＢ）１３４，１
３６とを介してメモリ管理ユニット１０４に結合されて
いる。Ｄユニット１１２は、２つのデータライトバス
（ＥＢ，ＦＢ）１３０，１３２と３つのデータリードバ
ス（ＢＢ，ＣＢ，ＤＢ）１４４，１３４，１３６とを介
してメモリ管理ユニット１０４に結合されている。

【００５４】図７は、たとえば分岐命令を転送する、Ｉ
ユニット１０６からＰユニット１０８への命令の通過を
参照符号１２４で表示している。さらに、図７は、Ｉユ
ニット１０６からＡユニット１１０およびＤユニット１
１２へのデータの通過を参照符号１２６，１２８でそれ
ぞれ表示している。

【００５５】本発明のこの実施例では、処理エンジン１
００はいくつかのフォーマットでマシン命令に応答す
る。さまざまなフォーマットのこのような命令の例を以
下に示す。

【００５６】８ビット命令：○○○○ ○○○○ これは、８ビット命令、たとえばメモリマップ修飾子
（ＭＭＡＰ()）またはリードポート修飾子（readpor
t()）を表す。このような修飾子は単に８ビット操作符
号（○○○○ ○○○○）を含むのみである。このよう
な場合、並列性はインプリシットである。

【００５７】１６ビット命令：○○○○ ○○○ＥＦＳ
ＳＳＦＤＤＤこれは、１６ビット命令、たとえばデスティネーション
レジスタの内容（たとえば、ｄｓｔ）がそのレジスタの
前の内容（ｄｓｔ）とソースレジスタの内容（ｓｒｃ）
との和となる命令、すなわち、

【００５８】

【数１】ｄｓｔ＝ｄｓｔ＋ｓｒｃ

【００５９】の一例を表わす。

【００６０】このような命令は、１ビットパラレルイネ
ーブルフィールド（Ｅ）と４ビットソースレジスタ識別
子（ＦＳＳＳ）と４ビットデスティネーションレジスタ
識別子（ＦＤＤＤ）とを有する７ビット操作符号（○○
○○ ○○○）である。

【００６１】１６ビット命令：○○○○ ＦＤＤＤＰＰ
ＰＭＭＭＭＩこれは、たとえばデスティネーションレジスタの内容
（たとえば、ｄｓｔ）がメモリ位置の内容（Ｓｍｅｍ）
となる、すなわち、

【００６２】

【数２】ｄｓｔ＝Ｓｍｅｍ

【００６３】１６ビット命令のもう１つの例である。

【００６４】このような命令は、４ビット操作符号（○
○○○）と４ビットデスティネーションレジスタ識別子
（ＦＤＤＤ）と３ビットポインタアドレス（ＰＰＰ）と
４ビットアドレス変更子（ＭＭＭＭ）と直接／間接ア
ドレスインジケータ（Ｉ）とを含んでいる。

【００６５】２４ビット命令：○○○○ ○○○ＥＬＬ
ＬＬＬＬＬＬｏＣＣＣＣＣＣＣこれは、２４ビット命令、たとえば条件分岐命令および
条件が満たされる場合のオフセット（Ｌ８）を表す、す
なわち、

【００６６】

【数３】ｉｆ（ｃｏｎｄ）ｇｏｔｏＬ８

【００６７】の一例を表わす。

【００６８】このような命令は、１ビットパラレルイネ
ーブルフィールド（Ｅ）と８ビット分岐オフセット（Ｌ
ＬＬＬＬＬＬＬ）と１ビット操作符号拡張（ｏ）と７
ビット条件フィールド（ＣＣＣＣＣＣＣ）とを有する
７ビット操作符号（○○○○○○○）を含んでいる。

【００６９】２４ビット命令：○○○○ ○○○○ ＰＰ
ＰＭＭＭＭＩＳＳＤＤｏｏＵ％これは、２４ビット命令のもう１つの例、たとえば累算
器の内容（ＡＣ_y）がもう１つの累算器の内容（ＡＣ_x）
およびメモリ位置の内容（随意丸めがある）の二乗の和
を丸めた結果となり、データレジスタの内容（ＤＲ３）
が随意メモリ位置の内容となる単一メモリオペランド命
令、すなわち、

【００７０】

【数４】ＡＣ_y＝ｒｎｄ（ＡＣ_x ^*Ｓｍｅｍ^*Ｓｍｅｍ），
ＤＲ３＝Ｓｍｅｍ

【００７１】のもう１つの例である。

【００７２】このような命令は、８ビット操作符号（○
○○○ ○○○○）と３ビットポインタアドレス（ＰＰ
Ｐ）と４ビットアドレス変更子（ＭＭＭＭ）と１ビッ
ト直接／間接アドレスインジケータフィールド（Ｉ）と
２ビットソース累算器識別子（ＳＳ）と２ビットデステ
ィネーション累算器識別子（ＤＤ）と２ビット操作符号
拡張（ｏｏ）と更新条件フィールド（ｕ）と１ビット丸
めオプションフィールド（％）とを含んでいる。

【００７３】３２ビット命令：○○○○ ○○○○ ＰＰ
ＰＭＭＭＭＩＫＫＫＫＫＫＫＫＫＫＫＫＫＫＫＫこれは、３２ビット命令、たとえばメモリ位置（Ｓｍｅ
ｍ）の一定値（Ｋ１６）との符号比較に応じてテストレ
ジスタの内容（ＴＣ１）が１または０に設定される命
令、すなわち、

【００７４】

【数５】ＴＣ１＝（Ｓｍｅｍ＝＝Ｋ１６）

【００７５】の一例である。

【００７６】このような命令は、８ビット操作符号（○
○○○ ○○○○）と３ビットポインタアドレス（ＰＰ
Ｐ）と４ビットアドレス変更子（ＭＭＭＭ）と１ビッ
ト直接／間接アドレスインジケータフィールド（Ｉ）と
１６ビット定数フィールド（ＫＫＫＫＫＫＫＫＫＫＫ
ＫＫＫＫＫ）とを含んでいる。

【００７７】ハードデュアル命令：○○○○ ○○○○
ＸＸＸＭＭＭＹＹＹＭＭＭＳＳＤＤｏｏｏｘｓｓ
Ｕ％これは、「ハードデュアルアクセス命令」と呼ぶことが
できる３２ビットデュアルアクセス命令、または、たと
えばプログラマによってのようにプログラムされたデュ
アル命令であるハードプログラムされたデュアルメモリ
命令である。このような命令は２つのＤＡＧＥＮ演算子
を必要とする。第２の命令は並列に実行することができ
る。それは、典型的には、レジスタまたは制御命令であ
る。バス競合がないかぎり、メモリスタック命令も並列
に実行することができる。このような命令の一例は次の
ようである。

【００７８】

【数６】Ｃ_y＝ｒｎｄ（ＤＲ_x ^*Ｘｍｅｍ），Ｙｍｅｍ＝ＨＩ（ＡＣ_x<<ＤＲ２）ＤＲ３＝Ｘｍｅｍ

【００７９】この命令は、８ビット操作符号（○○○○
○○○○），４ビットアドレス変更子（ＭＭＭＭ）付
き３ビットＸｍｅｍポインタアドレス（ＸＸＸ），４ビ
ットアドレス変更子（ＭＭＭＭ）付き３ビットＹｍｅ
ｍポインタアドレス（ＹＹＹ），２ビットソースアキュ
ムレータ（ＡＣ_x）識別子（ＳＳ），２ビットデスティ
ネーションアキュムレータ（ＡＣ_y）識別子（ＤＤ），
３ビット操作符号拡張（ｏｏｏ），ドントケアビット
（ｘ），２ビットソースアキュムレータ識別子（ｓ
ｓ），１ビットオプショナルＤＲ３更新フィールド
（Ｕ）および１ビットオプショナル丸めフィールド
（％）を含んでいる。

【００８０】図８は、命令対およびソフトデュアル命令
を形成する命令の組合せを示す表である。このような命
令対では、対の第１の命令は常にメモリ操作である。第
２の命令もメモリ命令である場合、それはソフトデュア
ル命令すなわち複合命令として構成されることが分かる
であろう。

【００８１】命令対の第２の位置に（すなわち、対のよ
り高いプログラムアドレスに対して）配置される命令
は、一対の命令の第１の命令と並列に命令を実施できる
かどうかを示す並列イネーブルフィールド（Ｅビット）
を含んでいる。並列イネーブルビットは、命令間の命令
フォーマット境界から所定のオフセットで配置される。
デコーダは、命令実行を制御するために「Ｅ」ビットに
応答するように構成される。

【００８２】命令対で最初にメモリ操作をさせる理由
は、プロセッサパイプラインのアドレス復号ステージに
入るときに、デコーダは、命令のフォーマットを知ら
ず、フォーマット境界がどこであるかさえも知らないた
めである。メモリアドレス復号化は、良好な命令スルー
プットを保証するパイプラインのクリティカルステージ
の１つである。したがって、命令の正確な性質が確認さ
れる前であっても復号を開始できるようにするために
は、復号されるメモリ命令に対するアドレスビットの位
置およびサイズを確実に知る必要がある。

【００８３】メモリ命令が第１の命令として命令対内に
配置されるように強制することにより生じるもう１つの
利点は、並列演算が許可されるかどうかを示すフィール
ドをメモリ命令に含める必要がないことである。そのた
め、命令セットはより効率的となり符号サイズを改善す
ることができる。

【００８４】他のもう１つの利点は、命令対の第２の命
令を復号するのに必要なハードウェアは、命令対の第１
の命令を復号するためのハードウェアのサブセットであ
るしか必要としないことである。第１の命令は、命令対
の第２の命令よりも低いプログラムアドレスを有する命
令対の命令である。したがって、命令対の高いプログラ
ムアドレスを有する命令用の復号ハードウェアは、命令
対の低いプログラムアドレスを有する命令用の復号ハー
ドウェアのサブセットとすることができる。それによ
り、復号ハードウェアの実現および動作に必要なシリコ
ン面積および消費電力を低減することができる。

【００８５】命令対の２つの命令を並列処理できる場合
には、それは各復号および実行ステージで行われる。し
かしながら、物理的なバスタイミング制約により、バス
転送はふらつくことがある。

【００８６】図９は、デュアル命令を含むさまざまなタ
イプの命令に対するメモリアクセスが行われるパイプラ
インステージを示す。図４と同様に、図示するパイプラ
インステージは単なる説明用にすぎないことに留意すべ
きである。実際上、プリフェッチおよびフェッチステー
ジは残りのステージから独立したフローを形成する。

【００８７】図９を図５と比べると、Ｐ１はフェッチス
テージ、Ｐ２は復号ステージ、Ｐ３はアドレス計算ステ
ージ、Ｐ４はアクセスステージ、Ｐ５はリードステー
ジ、Ｐ６は実行ステージを表す。Ｂは、Ｂバスを介した
レジスタからの係数リードアクセスを表す。ＣおよびＤ
は、ＣおよびＤバスを介したメモリリードアクセスをそ
れぞれ表す。ＥおよびＦは、ＥおよびＦバスを介したラ
イトアクセスをそれぞれ表す。パイプライン上にバブル
（すなわち、ストール）を生じることなくリードおよび
ライトアクセスを所要サイクルで実行できるようにする
ために、復号はできるだけ早期に行われる。

【００８８】図１０は、デュアルメモリアクセス命令の
特定の形式を示す。それは、並列性を含んでいる２つの
併合されプログラムされた命令から有効に形成される。
図１０のデュアルメモリ命令は、ソフトデュアル命令と
呼ばれ、ここでは複合命令とも呼ばれる。それは、２つ
のプログラムされたシングルメモリアクセス命令をたと
えばコンパイラやアセンブラで命令プロセッサ内で結合
して形成される。すなわち、この複合命令は、デュアル
命令のようにプログラマによってプログラムされたりプ
リプログラムされることはない。この形式の複合命令が
提供されると、両方の命令が同じサイクルで実行される
並列演算によりメモリアクセス性能を改善することがで
きる。下記の特定の例では、ソフトデュアル命令は、デ
ュアル変更子オプションを有する間接アドレッシングに
制限される。その結果、結合した命令サイズに関するサ
イズペナルティなしに並列演算により性能向上を達成す
るようにソフトデュアル命令を符号化することができ
る。

【００８９】ソフトデュアル命令は５ビットタグフィー
ルド７０１によって限定され、図１０に示すように個別
の下記の命令フィールドが構成されている。タグフィー
ルドのサイズは、特定のインプリメンテーションに関す
る制約の結果として生じる。すなわち、 − 全体符号化フォーマットは、２つのプログラムされ
た構成命令の符号化フォーマットの和よりも大きくならないように制約される。 − 全体命令フォーマットサイズは８の倍数である。 − 他のシングル命令に対する操作符号のアベイラビリ
ティ。

【００９０】下記のものがタグフィールド７０１に続
く。 − 第１の命令に対する操作符号フィールドの部分７０
２。 − 第１の命令に対する間接メモリアドレス（ＸＸＸＭ
ＭＭ）７０３および第２の命令に対する間接メモリアド
レス（ＹＹＹＭＭＭ）７０４を含む複合アドレスフィー
ルド７０３／７０４。 − 第１の命令に対する操作符号フィールド７０５の残
部。 − 第１の命令に対するデータフローフィールド７０
６。 − 第２の命令の操作符号に対する操作符号フィールド
７０７。 − 第２の命令に対するデータフローフィールド７０
８。

【００９１】したがって、ソフトデュアル命令に対する
結合アドレス部は、他の任意のデュアル命令に対するも
のとソフトデュアル命令内の同じ位置に保持される。そ
れにより、関連する命令タイプを知ることなくアドレス
復号を開始できる結果、高速アドレス復号の利点が得ら
れる。それを達成するために、上述したように、ソフト
デュアル命令内のビットを幾分再構成する必要があるこ
とが分かるであろう。

【００９２】２つのプログラムされた命令の各々がデー
タアドレス発生（ＤＡＧＥＮ）フィールドを含む上述し
た修正に加えて、それらを結合してソフトデュアル命令
内に結合ＤＡＧＥＮフィールドを形成することができ
る。結合ＤＡＧＥＮフィールドを設けることにより、ソ
フトデュアル命令の後の実行を容易にし速度を速めるこ
とができる。

【００９３】図１１は、２つの独立命令をソフトデュア
ル命令に変換するためのさまざまなステップを示す。２
つの独立命令７２１，７２２はステージ７２０に表示さ
れている。

【００９４】ステージ７２３で示すように、最初の２４
ビット命令７２１は、第１バイト内の８ビット操作符号
７２４と、次のバイト内のシングルメモリ（Ｓｍｅｍ）
アドレス７２５と、次のバイト内のデータフロービット
７２６とを含んでいる。第２の２４ビット命令７２２
は、第１バイト内の８ビット操作符号７２７と、次のバ
イト内のシングルメモリアドレス７２８と、次のバイト
内のデータフロービット７２９とを含んでいる。ステー
ジ７３０において、８操作符号ビットはそれぞれ、各命
令の操作符号バイト７２４，７２７内で「Ｏ」とラベル
されている。シングルメモリアドレス７２５，７２８は
それぞれ、７アドレスビット「Ａ」＋間接／直接インジ
ケータビット「Ｉ」を含むように示されている。それ
は、標準メモリアクセスに対するアドレスが直接または
間接となることがあるためである。図示する例では、粒
度はバイトに基づいている。しかしながら、他の例で
は、８ビット以外に基づいた粒度を利用することができ
る。さらに、２つの命令は対称的とする必要はなく、第
１の命令は第２の命令とは異なるバイト数とすることが
できる。

【００９５】ステージ７３５において、第１の命令の操
作符号７２４は２つの部分に分割される。操作符号７２
４の８ビットのうち７ビットだけを考えればよい。それ
は、（たとえば、ソフトデュアル命令に対して１６進法
でたとえば８０〜ＦＦの所定範囲内に全てのメモリ命令
が操作符号を有することを保証することにより）ソフト
デュアル命令の場合にそれが冗長であることを保証する
ことができるメモリコードマッピングの結果である。後
でステージ７２６，７４０および図１０で分かるよう
に、最初の命令に対する操作符号は分割される。最初の
命令に対する操作符号の３ビットがソフトデュアル命令
タグ７３７と第１および第２の命令に対する結合アドレ
ス７３８との間に配置され、４ビットが結合アドレス７
３８の後に配置される。

【００９６】ステージ７３６では、ソフトデュアル命令
タグ７３７の挿入が示されている。これは、ソフトデュ
アル命令を表すものとしてデコーダによって解釈される
ことがあるタグである。シングルメモリフィールド７２
５，７２８の併合も図示されている。これは全ての命令
が間接アドレスに制限されるために達成することがで
き、それにより、間接／直接フラグが不要である。間接
アドレスは、第１および第２の命令に対する３ビットベ
ースアドレスＸＸＸまたはＹＹＹと３ビット変更子（Ｍ
ＭＭ）とによってそれぞれ表示される。ステージ７３６
は第２の命令の第１のバイト位置への第１の命令に対す
るデータフローの移動を示し、第２の命令に対する操作
符号はその命令の第２のバイト位置に移動される。

【００９７】その結果、図１０に示すソフトデュアル命
令のフォーマットが達成される。ソフトデュアル命令対
２つのシングルメモリアクセス命令に対する符号サイズ
ペナルティがないことが分かる。２つのシングルメモリ
（Ｓｍｅｍ）命令をＸｍｅｍ，Ｙｍｅｍで置換すること
によって、「ソフトデュアル」タグ７０１／７３７を挿
入するのに十分なビットが解放される。ソフトデュアル
タグ自体により、デコーダは命令対をメモリ命令として
復号すべきことを検出することができる。命令セットマ
ッピングを使用してメモリ命令がウィンドウ８０〜ＦＦ
内で符号化されることを保証することができ、それによ
って、第１の操作符号７２４の最上位ビット（ビット
７）をデュアルフィールド符号化を遂行するときに廃棄
することができる。

【００９８】図示する例では、図１１に示したさまざま
なステージは、実行する命令を準備するときに、命令プ
ロセッサ，たとえばコンパイラまたはアセンブラによっ
て実施される。命令プロセッサによって行われるステッ
プは図１２にフロー図で示されている。

【００９９】ステップＳ１において、命令プロセッサ
は、ソフトデュアル命令に結合される可能性のある２つ
の命令の存在を検出する。それを可能とするために、命
令は並列に行うことができかつデータまたはコントロー
ルフロー不整合を生じないものとする必要がある。命令
セット内の各命令は、アドレスジェネレータリソースと
命令をサポートするのに関連したメモリアクセスのタイ
プとを定義するＤＡＧＥＮタグ内のＤＡＧＥＮ変数によ
って限定される。

【０１００】したがって、ステップＳ２において、命令
プロセッサは、ＤＡＧＥＮ変数を解析することによって
２つのスタンドアロンメモリ命令を併合してソフトデュ
アル命令とすることの実行可能性を決定する第１のステ
ップを行う。これがチェックアウトされるものとする
と、命令プリプロセッサは、潜在的バスおよびオペレー
タ競合を解析し、第１および第２の命令の結合に潜在的
なバーがあるかどうかを立証するように作動することが
できる。

【０１０１】ステップＳ３において、命令プリプロセッ
サは、ソフトデュアル命令タグ７３７を適用し、図１１
に示すフィールド位置だけでなく操作符号およびアドレ
ス表示も修正する。ステップＳ４において、命令プリプ
ロセッサによってソフトデュアル命令が出力される。

【０１０２】図１３は、ソフトデュアル命令に対する復
号プロセスを示す略ブロック図である。図１３は、命令
バッファユニット１０６からの４８ビット命令ワード８
００の復号を示す。

【０１０３】図１３に示すように命令ワードの左に配置
される操作符号（ｏｐｃｏｄｅ）から、操作符号復号回
路の論理８０２，８０４は、組込みデュアルまたはソフ
トデュアル命令が復号されるべきかどうかを迅速に検出
することができる。タグ復号論理８０４によるソフトデ
ュアルタグの検出は、「Ｅ」ビットまたはソフトデュア
ル操作符号を選択してフォーマット論理８０６から命令
＃２アライメントおよびリマッピング論理８１８に通す
ようにマルチプレクサ８０８を制御する。シングルアド
レッシング論理８１０およびデュアルアドレッシング論
理８１２は並列に作動して、命令の左端から常に所定の
オフセットで配置されるアドレスフィールドの復号を開
始することができる。デュアル復号論理８０２およびソ
フトデュアルタグフィールド復号論理８０４の出力は、
論理８１４によって結合され、マルチプレクサ８１６へ
の制御入力を形成する。したがって、デュアル命令が検
出されると、デュアルアドレッシング論理８１２の出力
はＤＡＧＥＮコントロールに通され、そうでなければ、
シングルアドレッシング論理８１０の出力がＤＡＧＥＮ
コントロールに通される。

【０１０４】上述したように、別の形式では、複合命令
は、この複合命令を形成する一対の命令の別々のＤＡＧ
ＥＮ符号を置換する結合ＤＡＧＥＮ符号を含むことがで
きる。複合命令内のＤＡＧＥＮタグは結合ＤＡＧＥＮ符
号フィールドの存在を識別することができ、デコーダは
ＤＡＧＥＮタグに応答して結合ＤＡＧＥＮ符号フィール
ドを復号するように構成されている。結合ＤＡＧＥＮ符
号フィールドは結合アドレスフィールドの一部を形成す
ることができる。結合ＤＡＧＥＮフィールドにより、実
行速度が有利になる。

【０１０５】命令がソフトデュアル命令であるならば、
復号を実施する前にリマッピングが必要である。したが
って、命令フィールドリマッピング論理８２４は、ソフ
トデュアルタグ復号論理８０４の出力に応答して、その
対の第１の命令に関連する情報のリマッピングを行った
後に、そのリマップされた操作情報を第１の命令用の復
号論理８２６に通す。同様に、命令対の第２の命令のた
めの命令アライメントおよびリマッピング論理８１８
が、ソフトデュアルタグ復号論理８０４の出力に応答し
て、第２のメモリ命令に関連する情報のリマッピングを
行った後に、その情報を第２の命令用の復号論理８２２
に通す。命令アライメントおよびフィールドリマッピン
グ論理８１８は、適切なビット１６，ビット２４，ビッ
ト３２またはビット４０の命令境界に従って第１の命令
のフォーマットに応じて第２の命令をリアラインするよ
うに作動することもできる。

【０１０６】図１０および図１３を参照すると、図１３
に示す復号機構は命令バッファからの命令を復号するよ
うに構成されている。図１０に示すように、復号機構
は、ソフトデュアル命令のタグフィールド内の所定のタ
グに応答して、所定のソフトデュアル命令内の複合アド
レスフィールドからの第１のメモリ命令に対する第１の
メモリアドレスおよび第２のメモリ命令に対する第２の
メモリアドレスを復号する。

【０１０７】並列イネーブルビット復号論理８２０は、
第２の命令を第１の命令と並列に復号して実行できるか
どうかを検証するように作動する。ソフトデュアル命令
は並列イネーブル（「Ｅ」）ビットを含まないため、ソ
フトデュアル命令が検出されると、この論理８２０はデ
ィセーブルされる。

【０１０８】図１４は、ソフトデュアル命令にインター
フェイスするメモリバスの態様を示す略ブロック図であ
り、図１５はソフトデュアル命令用のオペランドフェッ
チ制御を要約する表である。

【０１０９】図１４は、Ｃバス７５０，Ｄバス７５２，
Ｅバス７６０およびＦバス７６２を示し、これらのバス
は、前に参照されているが、個別に識別されてはいな
い。

【０１１０】ソフトデュアルフェッチコントローラ７５
４は、プロセッサコア１０２の命令制御機能の一部を形
成する。それは、オペランドフェッチ機構７５６，７８
２を制御して、第１のデータフローパス７９０に対する
ＸおよびＹオペランド７５８，７８０と第２のデータフ
ローパス７９２に対するＸおよびＹオペランド７８４，
７８６とをＣおよびＤバス７５０，７５２を介してそれ
ぞれフェッチするように作動する。やはりプロセッサコ
ア１０２の命令制御機能の一部を形成するソフトデュア
ルライトコントローラ７５５は、メモリライトインター
フェイス７９４，７９６を制御して、第１のデータフロ
ーパス７９０および第２のデータフローパス７９２から
Ｅバス７６０およびＦバス７６２へのオペランドの各書
込みを制御する。

【０１１１】図１５の表は、ソフトデュアルフェッチコ
ントローラ７５４によって行われるオペランドフェッチ
制御操作を示す。これは、スタンドアロンで行われる単
一メモリ命令と比べた場合のソフトデュアルメモリ命令
に対するオペランドフェッチフローへの変化を示す。し
たがって、単一メモリ命令がスタンドアロンで実行され
る場合には、オペランドレジスタはＤバスからロードさ
れ、それにより、メモリ要求はＤバスとなるので、２サ
イクルを要する。しかしながら、ソフトデュアル命令が
実行されると、フェッチコントローラは、Ｙｍｅｍパス
に対するオペランドフェッチフローを変えて、要求がＣ
要求へ再度向けられ、１５００に示すようにオペランド
がＤバスではなくＣバスからフェッチされるようにす
る。オペランド＃１およびオペランド＃２は同じサイク
ル内で並列にフェッチされる。同じ機構がライトインタ
ーフェイスに適用される。たとえば、Ｅバス要求をＦバ
ス要求に再指向することができる。

【０１１２】図１６は、図１のプロセッサ１０を内蔵す
る集積回路４０の略図である。集積回路は、特定用途集
積回路（ＡＳＩＣ）技術を使用して実現することができ
る。図から分かるように、集積回路は表面実装用の複数
のコンタクト４２を含んでいる。しかしながら、集積回
路は他の構成を含むことができ、たとえばゼロ挿入力ソ
ケット内に搭載するための回路下面上の複数のピン、ま
たは他の任意適切な構成とすることができる。

【０１１３】たとえば図１６の集積回路に内蔵されてい
るプロセッサ１０のような処理エンジンの１つの応用
は、たとえば移動体ワイヤレス電気通信装置のような電
気通信装置である。図１７にこのような電気通信装置の
一例を示す。図１７に示す特定の例では、電気通信装置
は、キーパッドまたはキーボード１２およびディスプレ
イ１４のような一体型ユーザ入力装置を有する移動体電
話機１１である。ディスプレイは、たとえば液晶ディス
プレイやＴＦＴディスプレイのような適切な技術を使用
して実現することができる。プロセッサ１０はキーパッ
ド１２に接続され、そこで、適切なキーボードアダプタ
（不図示）を介してディスプレイ１４に接続され、そこ
で、適切なディスプレイアダプタ（不図示）を介して電
気通信インターフェイスまたはトランシーバ１６、たと
えば無線周波数（ＲＦ）回路を含むワイヤレス電気通信
インターフェイスに接続されている。無線周波数回路
は、プロセッサ１０を含む集積回路４０に内蔵しても、
そこから分離してもよい。ＲＦ回路１６はアンテナ１８
に接続されている。

【０１１４】ソフト符号化デュアルメモリアクセス命令
を実行する処理エンジンについて説明してきた。ソフト
デュアル命令機構により２つのメモリアクセス命令を高
い符号化効率で並列に実行することができる。並列性が
増すため、消費電力を低減することができる。また、第
２の命令に対するデコーダは第１の命令に対するデコー
ダのサブセットとすることができ、シリコンリアルエス
テートが効率的に使用され、消費電力をさらに低減する
ことができる。

【０１１５】ここで使用した「印加される」、「接続さ
れる」および「接続」という用語は、電気的接続パス内
に付加要素がある場合も含めて、電気的に接続されるこ
とを意味する。

【０１１６】実施例について本発明を説明してきたが、
本明細書に制約的な意味合いはない。当業者ならば、本
明細書を読めば本発明の他のさまざまな実施例が自明で
あろう。したがって、本発明の真の範囲および精神に含
まれる実施例のこのようないかなる修正も添付した特許
請求の範囲に含まれるものとする。

【０１１７】本出願は欧州で１９９８年１０月６日に出
願されたＳ．Ｎ．９８４０２４５６．２（ＴＩ−２７６
８５ＥＵ）および欧州で１９９８年１０月６日に出願さ
れたＳ．Ｎ．９８４０２４５５．４（ＴＩ−２８４３３
ＥＵ）に優先権を請求するものである。

【図面の簡単な説明】

【図１】本発明の実施例に従ったプロセッサの略ブロッ
ク図である。

【図２】図１のプロセッサのコアの略図である。

【図３】図１のプロセッサのコアのさまざまな実行ユニ
ットのより詳細な略ブロック図である。

【図４】図１のプロセッサの命令バッファキューおよび
命令デコーダコントローラの略図である。

【図５】図１のプロセッサのパイプラインフェーズの表
現である。

【図６】図１のプロセッサにおけるパイプラインの動作
例の線図である。

【図７】図１のプロセッサのパイプラインの動作を説明
するためのプロセッサのコアの略表現である。

【図８】命令対の例を示す図である。

【図９】さまざまな命令に対するバスサイクルの相対タ
イミングを示す図である。

【図１０】ソフトデュアル命令の実行例を示す図であ
る。

【図１１】ソフトデュアル命令の発生を示す略図であ
る。

【図１２】ソフトデュアル命令発生のフロー図である。

【図１３】ソフトデュアル命令を実行する構造のブロッ
ク図である。

【図１４】ソフトデュアル命令操作をインターフェイス
するメモリバスを示す図である。

【図１５】ソフトデュアル命令のオペランドフェッチ制
御を示す表である。

【図１６】図１のプロセッサを内蔵する集積回路の略図
である。

【図１７】図１のプロセッサを内蔵する電気通信装置の
略図である。

【符号の説明】

１０マイクロプロセッサ２０プロセッサバックプレーン２２バックプレーンバス２４命令キャッシュメモリ２６周辺装置２８外部インターフェイス３０レジスタファイル３２データアドレス発生サブユニット３４ＡＬＵ３６Ｄユニットレジスタファイル３８ＤユニットＡＬＵ４０Ｄユニットシフタ４２，４４累算ユニット１００処理エンジン１０２処理コア１０４インターフェイスユニット１０６命令バッファユニット１０８プログラムフローユニット１１０アドレスデータフローユニット１１２データ通信ユニット１１８アドレスバス１２０データバス１２２プログラムリードバス１２８プログラムアドレスバス１３０，１３２データライトバス１４０命令定数データバス１４６，１４８累算器ライトギス１５０，１５２累算器リードバス１６０，１６２データライトアドレスバス５０２命令バッファキュー５０４レジスタ５１２，５１４命令デコーダ５２０，５２１マルチプレクサ５３０ライトプログラムカウンタ５３２ローカルライトプログラムカウンタ５３４リードプログラムカウンタ５３６ローカルリードプログラムカウンタ７５０Ｃバス７５２Ｄバス７５４ソフトデュアルフェッチコントローラ７５５ソフトデュアルライトコントローラ７５６，７８２オペランドフェッチ機構７６０Ｅバス７６２Ｆバス７９０，７９２データフローパス７９４，７９６メモリライトインターフェイス８０２デュアル復号論理８０４ソフトデュアルタグフィールド復号論理８０６フォーマット論理８０８，８１６マルチプレクサ８１０シングルアドレッシング論理８１２デュアルアドレッシング論理８１４論理８１８命令アライメントおよびフィールドリマッピン
グ論理８２２，８２６復号論理８２４命令フィールドリマッピング論理

───────────────────────────────────────────────────── フロントページの続き (72)発明者カリムドジャファリアンフランス国，バチマンビー１，レトスカヌ，ブールバールドラレイヌジャンヌ，453 (72)発明者エルブカタンフランス国，サンローランデュバル，コルニシュファネストク，1050 (72)発明者バンサンジレフランス国，ルルレ，シュマンデムタン，６

Claims

【特許請求の範囲】

【請求項１】処理エンジンを含むデジタルシステムで
あって、前記処理エンジンが、その実行が未決である単一の複合命令をバッファするよ
うに動作する命令バッファと、該命令バッファからの命令を復号するように構成されて
いる復号機構と、を含み、該復号機構が、別々のプログラムされたメモリ命令から
形成された複合命令である命令を表す、命令内の所定の
タグに応答して、少なくとも第１のプログラムされた命
令に対する第１のデータフロー制御および少なくとも第
２のプログラムされた命令に対する第２のデータフロー
制御を復号する、デジタルシステム。
【請求項２】前記複合命令が、別々の第１および第２
のプログラムされたメモリ命令を結合することによって
形成される複合メモリ命令である、請求項１記載の処理
エンジン。
【請求項３】前記復号機構が、前記複合命令内の複合
メモリアドレスフィールドからの第１のプログラムされ
たメモリアドレス命令に対する第１のメモリアドレスお
よび第２のプログラムされたメモリ命令に対する第２の
メモリアドレスを復号するように動作する、請求項２記
載の処理エンジン。
【請求項４】前記複合命令の前記複合アドレスフィー
ルドが、ハードプログラムされたデュアルメモリ命令に
対する前記アドレスフィールドと同じビット位置であ
る、請求項３記載の処理エンジン。
【請求項５】前記複合命令の前記複合アドレスフィー
ルド内の前記メモリアドレスが、間接アドレスであり、前記復号機構が、前記間接アドレスを復号するように動
作する、請求項４記載の処理エンジン。
【請求項６】前記複合命令が、該複合命令の第１のプ
ログラムされた命令に対する分割操作符号フィールドを
含む、請求項１記載の処理エンジン。
【請求項７】前記復号機構が、前記所定のタグに応答
して、前記複合命令の前記第１のプログラムされた命令
に対する分割操作符号を復号する、請求項６記載の処理
エンジン。
【請求項８】前記複合命令が、その操作符号フィール
ドが前記第１のプログラムされた命令の前記操作符号フ
ィールドよりも少ないビットを含む前記複合命令の第１
のプログラムされた命令に対する操作符号フィールドを
含む、請求項７記載の処理エンジン。
【請求項９】前記復号機構が、前記所定のタグに応答
して、前記複合命令の前記第１のプログラムされた命令
に対する縮小サイズ操作符号を復号する、請求項８記載
の処理エンジン。
【請求項１０】前記複合命令が、前記別々のプログラ
ムされた命令の前記ビットの合計と同じ総ビット数を有
する、請求項９記載の処理エンジン。
【請求項１１】前記複合命令が、前記第１および第２
のプログラムされたメモリ命令のデータアドレス発生
（ＤＡＧＥＮ）フィールドから形成された結合ＤＡＧＥ
Ｎフィールドを有する、請求項１記載の処理エンジン。
【請求項１２】前記結合ＤＡＧＥＮフィールドが、結
合アドレスフィールドの一部を形成する、請求項１１記
載の処理エンジン。
【請求項１３】前記復号機構が、所定のＤＡＧＥＮタ
グに応答して、前記結合ＤＡＧＥＮフィールドを復号す
る、請求項１２記載の処理エンジン。
【請求項１４】前記第１および第２のメモリアドレス
によって識別されるアドレスから第１および第２のオペ
ランドを並列にフェッチするように動作するフェッチコ
ントローラを含む、請求項１記載の処理エンジン。
【請求項１５】前記第１および第２のプログラムされ
た命令に対する第１および第２のデータフロー操作の結
果を並列に書き込むように動作するライトコントローラ
を含む、請求項１４記載の処理エンジン。
【請求項１６】メモリアクセス命令を明確に並列実行
できるものと解釈することによってメモリアクセス命令
が並列イネーブルフィールドを含まないように動作す
る、請求項１記載の処理エンジン。
【請求項１７】メモリアクセス命令が、前記命令バッ
ファ内の一対の命令の第１のプログラムされた命令とし
て強制される、請求項１記載の処理エンジン。
【請求項１８】キーボードアダプタを介して前記プロ
セッサに接続された一体型キーボードと、ディスプレイアダプタを介して前記プロセッサに接続さ
れたディスプレイと、前記プロセッサに接続された無線周波数（ＲＦ）回路
と、該ＲＦ回路に接続されたアンテナと、をさらに含む、請求項１記載のデジタルシステム。
【請求項１９】実行用の命令を準備する命令前処理手
段をさらに含み、該命令前処理手段が、別々のプログラムされたメモリ命
令を結合して複合メモリ命令を形成するように動作す
る、請求項１記載のデジタルシステム。
【請求項２０】処理エンジンの性能改善方法であっ
て、別々のプログラムされたメモリ命令から形成される複合
命令をバッファするステップであって、該複合命令が、
所定の複合命令タグを含むタグフィールドを含む、ステ
ップと、前記命令バッファ内の命令の前記タグフィールド内の前
記所定の複合命令タグに応答して、前記複合命令から、
少なくとも第１のプログラムされた命令に対する第１の
データフロー制御および第２のプログラムされた命令に
対する第２のデータフロー制御を復号するステップと、を含む、方法。
【請求項２１】別々の第１および第２のプログラムさ
れたメモリ命令を結合して前記複合命令を形成するステ
ップをさらに含む、請求項２０記載の方法。
【請求項２２】少なくとも前記複合命令の複合アドレ
スフィールドからの前記第１のプログラムされたメモリ
命令に対する第１のメモリアドレスおよび前記第２のプ
ログラムされたメモリ命令に対する第２のメモリアドレ
スを復号するステップをさらに含む、請求項２０記載の
方法。
【請求項２３】ハードプログラムされたデュアルメモ
リ命令に対する前記アドレスフィールドと同じビット位
置からの前記複合命令の前記複合アドレスフィールドを
復号するステップをさらに含む、請求項２２記載の方
法。
【請求項２４】前記複合命令の第１の命令に対する分
割操作符号を復号するステップをさらに含む、請求項２
０記載の方法。
【請求項２５】前記複合命令の前記第１の命令に対す
る縮小サイズ操作符号を復号するステップをさらに含
む、請求項２４記載の方法。
【請求項２６】前記応答ステップが、前記第１および
第２のプログラムされたメモリ命令のデータアドレス発
生（ＤＡＧＥＮ）フィールドから形成される結合ＤＡＧ
ＥＮフィールドを復号するステップを含む、請求項２１
記載の方法。
【請求項２７】前記結合ＤＡＧＥＮフィールドが、結
合アドレスフィールドの一部を形成する、請求項２６記
載の方法。
【請求項２８】前記復号機構が、所定のＤＡＧＥＮタ
グに応答して、前記結合ＤＡＧＥＮフィールドを復号す
る、請求項２６記載の方法。
【請求項２９】第１および第２のメモリアドレスから
それぞれ識別されるアドレスから第１および第２のオペ
ランドを並列にフェッチするステップをさらに含む、請
求項２２記載の方法。
【請求項３０】前記複合命令の第１および第２のプロ
グラムされた命令に対する第１および第２のデータフロ
ー操作の結果を並列に書き込むステップを含む、請求項
２９記載の方法。
【請求項３１】前記結合ステップが、前記別々のプロ
グラムされたメモリ命令を前記複合命令のアセンブリの
前に結合できるかどうかを決定するステップを含む、請
求項２１記載の方法。
【請求項３２】前記結合ステップが、プログラムされたメモリ命令が結合できることを決定す
るステップと、該決定されたプログラムされたメモリ命令を結合して複
合メモリ命令を形成するステップと、をさらに含む、請求項３１記載の方法。