JPH10333886A - 浮動小数点の乗算回路 - Google Patents
浮動小数点の乗算回路Info
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- JPH10333886A JPH10333886A JP14120797A JP14120797A JPH10333886A JP H10333886 A JPH10333886 A JP H10333886A JP 14120797 A JP14120797 A JP 14120797A JP 14120797 A JP14120797 A JP 14120797A JP H10333886 A JPH10333886 A JP H10333886A
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- Japan
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- circuit
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- multiplier
- adder
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Abstract
(57)【要約】
【課題】 浮動小数点の乗算回路の回路規模を縮小す
る。 【解決手段】 値Ａの符号部ＳA と値Ｂの符号部ＳB と
から積Ｃの符号部ＳC を出力するイクスクルーシブオア
回路１１を設ける。値Ａの仮数部ＦA と値Ｂの仮数部Ｆ
B とを乗算する乗算器３１と、この乗算器３１の乗算結
果を正規化して積Ｃの仮数部ＦC を出力する正規化回路
３５とを設ける。値Ａの指数部ＥA と値Ｂの指数部ＥB
とを加算する加算器２１と、この加算器２１の加算結果
を正規化回路３５からの信号にしたがって補正して積Ｃ
の指数部ＥC を出力するインクリメンタ２３とを設け
る。乗算器３１は、２次のブースデコーダおよびセレク
タにより部分積を求めてアレイ式に加算するものとす
る。
る。 【解決手段】 値Ａの符号部ＳA と値Ｂの符号部ＳB と
から積Ｃの符号部ＳC を出力するイクスクルーシブオア
回路１１を設ける。値Ａの仮数部ＦA と値Ｂの仮数部Ｆ
B とを乗算する乗算器３１と、この乗算器３１の乗算結
果を正規化して積Ｃの仮数部ＦC を出力する正規化回路
３５とを設ける。値Ａの指数部ＥA と値Ｂの指数部ＥB
とを加算する加算器２１と、この加算器２１の加算結果
を正規化回路３５からの信号にしたがって補正して積Ｃ
の指数部ＥC を出力するインクリメンタ２３とを設け
る。乗算器３１は、２次のブースデコーダおよびセレク
タにより部分積を求めてアレイ式に加算するものとす
る。
Description
【０００１】
【発明の属する技術分野】この発明は、浮動小数点の乗
算回路に関する。
算回路に関する。
【０００２】
【従来の技術】例えばコンピュータゲーム機において、
３Ｄグラフィックス表示などを行う場合には、乗算処理
により座標軸の演算を高速に行う必要があるとともに、
その処理回数も多くなるので、専用の乗算器が必要にな
る。
３Ｄグラフィックス表示などを行う場合には、乗算処理
により座標軸の演算を高速に行う必要があるとともに、
その処理回数も多くなるので、専用の乗算器が必要にな
る。
【０００３】
【発明が解決しようとする課題】ところが、そのような
乗算器として、浮動小数点で乗算を行うとともに、IEEE
754 規格にしたがったものを採用すると、回路規模が大
きくなり、コストが高くなってしまう。したがって、家
庭用のゲーム機に、そのような乗算器を搭載することは
できない。
乗算器として、浮動小数点で乗算を行うとともに、IEEE
754 規格にしたがったものを採用すると、回路規模が大
きくなり、コストが高くなってしまう。したがって、家
庭用のゲーム機に、そのような乗算器を搭載することは
できない。
【０００４】その点、乗算器として、固定小数点で乗算
を行うものを使用すれば、コストの問題は生じないが、
座標の演算結果の精度が低くなるので、演算結果をソフ
トウエアなどにより補正する必要があり、ソフトウエア
が複雑になってしまう。
を行うものを使用すれば、コストの問題は生じないが、
座標の演算結果の精度が低くなるので、演算結果をソフ
トウエアなどにより補正する必要があり、ソフトウエア
が複雑になってしまう。
【０００５】また、ポリゴンの座標変換は行列同士の積
になるので、積和演算が多用されるが、乗算器と加算器
とを組み合わせて演算をすると、命令の実行に２サイク
ル以上かかってしまい、速度が低下してしまう。
になるので、積和演算が多用されるが、乗算器と加算器
とを組み合わせて演算をすると、命令の実行に２サイク
ル以上かかってしまい、速度が低下してしまう。
【０００６】この発明は、以上のような問題点を解決し
ようとするものである。
ようとするものである。
【０００７】
【課題を解決するための手段】このため、この発明にお
いては、二つの単精度の浮動小数点の値Ａ、Ｂからそれ
らの積Ｃを求める乗算回路において、上記値Ａの符号部
と上記値Ｂの符号部とのイクスクルーシブオアから上記
積Ｃの符号部を出力するイクスクルーシブオア回路と、
上記値Ａの仮数部と上記値Ｂの仮数部とを乗算する乗算
器と、この乗算器の乗算結果を正規化して上記積Ｃの仮
数部を出力する正規化回路と、上記値Ａの指数部と上記
値Ｂの指数部とを加算する加算器と、この加算器の加算
結果を上記正規化回路からの信号にしたがって補正して
上記積Ｃの指数部を出力するインクリメンタとを有し、
上記乗算器は、２次のブースデコーダおよびセレクタに
より部分積を求めてアレイ式に加算いくようにした浮動
小数点の乗算回路とするものである。したがって、縮小
された回路で浮動小数点の乗算が実行される。
いては、二つの単精度の浮動小数点の値Ａ、Ｂからそれ
らの積Ｃを求める乗算回路において、上記値Ａの符号部
と上記値Ｂの符号部とのイクスクルーシブオアから上記
積Ｃの符号部を出力するイクスクルーシブオア回路と、
上記値Ａの仮数部と上記値Ｂの仮数部とを乗算する乗算
器と、この乗算器の乗算結果を正規化して上記積Ｃの仮
数部を出力する正規化回路と、上記値Ａの指数部と上記
値Ｂの指数部とを加算する加算器と、この加算器の加算
結果を上記正規化回路からの信号にしたがって補正して
上記積Ｃの指数部を出力するインクリメンタとを有し、
上記乗算器は、２次のブースデコーダおよびセレクタに
より部分積を求めてアレイ式に加算いくようにした浮動
小数点の乗算回路とするものである。したがって、縮小
された回路で浮動小数点の乗算が実行される。
【０００８】
【発明の実施の形態】図１は、この発明の一例を示す。
そして、IEEE754 の浮動小数点の演算規格には、64ビッ
トの倍精度と、32ビットの単精度とがあるが、この例に
おいては、家庭用のコンピュータゲーム機などに使用さ
れることを考慮して、32ビットの単精度処理に特化した
場合である。
そして、IEEE754 の浮動小数点の演算規格には、64ビッ
トの倍精度と、32ビットの単精度とがあるが、この例に
おいては、家庭用のコンピュータゲーム機などに使用さ
れることを考慮して、32ビットの単精度処理に特化した
場合である。
【０００９】したがって、Ａ×Ｂ＝Ｃの乗算において、
被乗数Ａの符号部ＳA は１ビット、指数部ＥA は８ビッ
ト、仮数部ＦA は23ビットであり、同様に、乗数Ｂおよ
び積Ｃの符号部ＳB 、ＳC は１ビット、指数部ＥB 、Ｅ
C は８ビット、仮数部ＦB 、ＦC は23ビットである。
被乗数Ａの符号部ＳA は１ビット、指数部ＥA は８ビッ
ト、仮数部ＦA は23ビットであり、同様に、乗数Ｂおよ
び積Ｃの符号部ＳB 、ＳC は１ビット、指数部ＥB 、Ｅ
C は８ビット、仮数部ＦB 、ＦC は23ビットである。
【００１０】そして、図１において、符号１Ａ、１Ｂは
値Ａ、Ｂがそれぞれロードされる入力レジスタを示し、
符号１Ｃは演算結果である積Ｃを取り出すための出力レ
ジスタである。
値Ａ、Ｂがそれぞれロードされる入力レジスタを示し、
符号１Ｃは演算結果である積Ｃを取り出すための出力レ
ジスタである。
【００１１】そして、符号部の演算は、符号部ＳA 、Ｓ
B のイクスクルーシブオアから求めるもので、値Ａ、Ｂ
が入力レジスタ１Ａ、１Ｂにロードされると、その符号
部ＳA 、ＳB がイクスクルーシブオア回路１１に供給さ
れて、ＳC ＝ＳA ＾ＳBで示される論理演算により、積
Ｃの符号部ＳC が求められ、この符号部ＳC が出力レジ
スタ１Ｃに供給される。
B のイクスクルーシブオアから求めるもので、値Ａ、Ｂ
が入力レジスタ１Ａ、１Ｂにロードされると、その符号
部ＳA 、ＳB がイクスクルーシブオア回路１１に供給さ
れて、ＳC ＝ＳA ＾ＳBで示される論理演算により、積
Ｃの符号部ＳC が求められ、この符号部ＳC が出力レジ
スタ１Ｃに供給される。
【００１２】また、指数部の演算は、指数部ＥA 、ＥB
の和から所定のバイアス値ＥBIASを減算して求める。そ
して、このとき、 ＥA ＋ＥB −ＥBIAS＝ＥA ＋ＥB ＋（！ＥBIAS＋１） ただし、！ＥBIASは、値ＥBIASの否定値（１の補数値） （！ＥBIAS＋１）は、値ＥBIASの２の補数値 である。
の和から所定のバイアス値ＥBIASを減算して求める。そ
して、このとき、 ＥA ＋ＥB −ＥBIAS＝ＥA ＋ＥB ＋（！ＥBIAS＋１） ただし、！ＥBIASは、値ＥBIASの否定値（１の補数値） （！ＥBIAS＋１）は、値ＥBIASの２の補数値 である。
【００１３】そこで、レジスタ１Ａ、１Ｂから指数部Ｅ
A 、ＥB が10ビットの加算器２１に供給されるととも
に、補数値（！ＥBIAS＋１）が加算器２１に供給され、
加算器２１から、半加算値（キャリーによる桁上げを含
まない加算値）と、先送りしたキャリーとが取り出さ
れ、これらの値が加算器２２に供給されて加算結果ＥAD
Dが取り出される。そして、この加算結果ＥADD には、
仮数部からの正規化処理によるインクリメント処理が行
われるので、値ＥADD はいったんインクリメンタ２３に
供給される。
A 、ＥB が10ビットの加算器２１に供給されるととも
に、補数値（！ＥBIAS＋１）が加算器２１に供給され、
加算器２１から、半加算値（キャリーによる桁上げを含
まない加算値）と、先送りしたキャリーとが取り出さ
れ、これらの値が加算器２２に供給されて加算結果ＥAD
Dが取り出される。そして、この加算結果ＥADD には、
仮数部からの正規化処理によるインクリメント処理が行
われるので、値ＥADD はいったんインクリメンタ２３に
供給される。
【００１４】さらに、仮数部の演算は乗算器３１により
行うものであるが、この乗算器３１は、24ビット×24ビ
ットの２次のブースのアルゴリズムを採用したものとさ
れ、これにレジスタ１Ａ、１Ｂから仮数部ＦA 、ＦB が
供給される。
行うものであるが、この乗算器３１は、24ビット×24ビ
ットの２次のブースのアルゴリズムを採用したものとさ
れ、これにレジスタ１Ａ、１Ｂから仮数部ＦA 、ＦB が
供給される。
【００１５】すなわち、乗算器３１は、２次のブースデ
コーダおよびセレクタにより部分積を求めてアレイ式に
加算いくものであり、求められた部分積は、キャリーを
先送りにした加算器により加算される。この場合、アレ
イ式に順に加算が行われるので、下位と上位との部分積
は入り混じることがなく規則正しく並ぶ。また、半加算
値および下位のキャリーは、そのまま切り捨てることが
できるので、丸め回路は省略される。
コーダおよびセレクタにより部分積を求めてアレイ式に
加算いくものであり、求められた部分積は、キャリーを
先送りにした加算器により加算される。この場合、アレ
イ式に順に加算が行われるので、下位と上位との部分積
は入り混じることがなく規則正しく並ぶ。また、半加算
値および下位のキャリーは、そのまま切り捨てることが
できるので、丸め回路は省略される。
【００１６】さらに、乗算器３１からの半加算値および
先送りしたキャリーが、ラッチ３２、３３を通じて24ビ
ットの加算器３４に供給されて加算され、その加算結果
ＦADD が正規化回路３５に供給される。この正規化回路
３５においては、値ＦADD が、最上位が“１”となるま
で左シフトされ、そのシフト結果のうち、最上位の
“１”のビットの次のビットから23ビットが、仮数部の
演算結果ＦC としてレジスタ１Ｃに供給される。
先送りしたキャリーが、ラッチ３２、３３を通じて24ビ
ットの加算器３４に供給されて加算され、その加算結果
ＦADD が正規化回路３５に供給される。この正規化回路
３５においては、値ＦADD が、最上位が“１”となるま
で左シフトされ、そのシフト結果のうち、最上位の
“１”のビットの次のビットから23ビットが、仮数部の
演算結果ＦC としてレジスタ１Ｃに供給される。
【００１７】また、正規化回路３５において、値ＦADD
が左シフトされた回数を示す値がインクリメンタ２３に
供給されて加算値ＥADD が補正され、その結果が、指数
部の演算結果ＥC としてレジスタ１Ｃに供給される。
が左シフトされた回数を示す値がインクリメンタ２３に
供給されて加算値ＥADD が補正され、その結果が、指数
部の演算結果ＥC としてレジスタ１Ｃに供給される。
【００１８】さらに、このとき、インクリメンタ２３に
おけるオーバーフローおよびアンダーフローが検出回路
２４により検出され、この検出結果により、オーバーフ
ローあるいはアンダーフローを生じたときには、これが
ＣＰＵ４０に通知される。あるいはシステムの構成によ
っては、値Ｃが所定の設定値に差し替えられる。
おけるオーバーフローおよびアンダーフローが検出回路
２４により検出され、この検出結果により、オーバーフ
ローあるいはアンダーフローを生じたときには、これが
ＣＰＵ４０に通知される。あるいはシステムの構成によ
っては、値Ｃが所定の設定値に差し替えられる。
【００１９】以上により、レジスタ１Ｃに浮動小数点の
乗算結果Ｃが取り出される。
乗算結果Ｃが取り出される。
【００２０】こうして、浮動小数点の乗算が行われる
が、この場合、特に上述の乗算回路によれば、家庭用の
コンピュータゲーム機などに使用されることを考慮して
IEEE754 規格のうちの単精度の乗算だけを扱うようにし
たので、回路規模を大幅に縮小することができる。
が、この場合、特に上述の乗算回路によれば、家庭用の
コンピュータゲーム機などに使用されることを考慮して
IEEE754 規格のうちの単精度の乗算だけを扱うようにし
たので、回路規模を大幅に縮小することができる。
【００２１】また、乗算器３１の部分積加算の形式をア
レイ型に構成し、下位をそのまま切り捨てるようにした
ので、丸めのための回路が不要になり、この点からも回
路規模を縮小することができる。
レイ型に構成し、下位をそのまま切り捨てるようにした
ので、丸めのための回路が不要になり、この点からも回
路規模を縮小することができる。
【００２２】さらに、以上のことからコストを低減する
ことができ、家庭用のコンピュータゲーム機などにも使
用することができるとともに、その描画能力あるいは表
現能力を高めることできる。
ことができ、家庭用のコンピュータゲーム機などにも使
用することができるとともに、その描画能力あるいは表
現能力を高めることできる。
【００２３】ところで、仮数部の乗算器３１のうち、部
分積を加算する部分をキャリー先送り型（キャリーセー
ブ型）に構成すると、図２にその一部を示すように、初
段が半加算器ＨＡとされ、次段以降が全加算器ＦＡとさ
れるが、図３に示す例においては、その初段も全加算器
ＦＡとされ、そのキャリー入力に、セレクタ３６を通じ
て第三の値Ｄ（Ｄ0 、Ｄ1 、…は、その各ビット）ある
いは“０”が選択的に入力される場合である。
分積を加算する部分をキャリー先送り型（キャリーセー
ブ型）に構成すると、図２にその一部を示すように、初
段が半加算器ＨＡとされ、次段以降が全加算器ＦＡとさ
れるが、図３に示す例においては、その初段も全加算器
ＦＡとされ、そのキャリー入力に、セレクタ３６を通じ
て第三の値Ｄ（Ｄ0 、Ｄ1 、…は、その各ビット）ある
いは“０”が選択的に入力される場合である。
【００２４】したがって、セレクタ３６により“０”が
選択されて入力されるときには、初段の全加算器ＦＡは
半加算器ＨＡと等価になるので、上記のように、部分積
の加算が行われる。しかし、セレクタ３６により、値Ｄ
が選択されて入力されるときには、部分積の加算に加え
て値Ｄが加算されることになる。
選択されて入力されるときには、初段の全加算器ＦＡは
半加算器ＨＡと等価になるので、上記のように、部分積
の加算が行われる。しかし、セレクタ３６により、値Ｄ
が選択されて入力されるときには、部分積の加算に加え
て値Ｄが加算されることになる。
【００２５】したがって、この乗算器は、必要に応じて
乗算（Ａ×Ｂ）と積和演算（Ａ×Ｂ＋Ｄ）とを選択的に
実行できることになる。
乗算（Ａ×Ｂ）と積和演算（Ａ×Ｂ＋Ｄ）とを選択的に
実行できることになる。
【００２６】そして、このように乗算器に積和演算の機
能を付加することができるので、例えばゲーム機全体と
しての構成を簡略化できるとともに、コストを低減する
ことができる。
能を付加することができるので、例えばゲーム機全体と
しての構成を簡略化できるとともに、コストを低減する
ことができる。
【００２７】
【発明の効果】この発明によれば、回路規模を大幅に縮
小することができるとともに、コストを低減することが
できる。さらに、乗算だけでなく、積和演算も行うこと
ができる。
小することができるとともに、コストを低減することが
できる。さらに、乗算だけでなく、積和演算も行うこと
ができる。
【図１】この発明の一形態を示す系統図である。
【図２】この発明を説明するための系統図である。
【図３】この発明の他の形態の一部を示す系統図であ
る。
る。
１Ａおよび１Ｂ＝入力用レジスタ、１Ｃ＝出力用レジス
タ、１１＝イクスクルーシブオア回路、２１および２２
＝加算器、２３＝インクリメンタ、２４＝検出回路、３
１＝乗算器、３２および３３＝ラッチ、３４＝加算器、
３５＝正規化回路、３６＝セレクタ、４０＝ＣＰＵ
タ、１１＝イクスクルーシブオア回路、２１および２２
＝加算器、２３＝インクリメンタ、２４＝検出回路、３
１＝乗算器、３２および３３＝ラッチ、３４＝加算器、
３５＝正規化回路、３６＝セレクタ、４０＝ＣＰＵ
Claims (4)
- 【請求項１】二つの単精度の浮動小数点の値Ａ、Ｂから
それらの積Ｃを求める乗算回路において、 上記値Ａの符号部と上記値Ｂの符号部とのイクスクルー
シブオアから上記積Ｃの符号部を出力するイクスクルー
シブオア回路と、 上記値Ａの仮数部と上記値Ｂの仮数部とを乗算する乗算
器と、 この乗算器の乗算結果を正規化して上記積Ｃの仮数部を
出力する正規化回路と、 上記値Ａの指数部と上記値Ｂの指数部とを加算する加算
器と、 この加算器の加算結果を上記正規化回路からの信号にし
たがって補正して上記積Ｃの指数部を出力するインクリ
メンタとを有し、 上記乗算器は、２次のブースデコーダおよびセレクタに
より部分積を求めてアレイ式に加算いくようにした浮動
小数点の乗算回路。 - 【請求項２】請求項１に記載の浮動小数点の乗算回路に
おいて、 上記部分積を求める回路の初段を全加算器により構成
し、 この全加算器のキャリー入力に、“０”と任意の値Ｄと
を選択的に供給するようにした浮動小数点の乗算回路。 - 【請求項３】請求項２に記載の浮動小数点の乗算回路に
おいて、 上記全加算器のキャリー入力に、上記“０”と上記値Ｄ
とをセレクタを通じて選択的に供給するようにした浮動
小数点の乗算回路。 - 【請求項４】請求項３に記載の浮動小数点の乗算回路に
おいて、 上記インクリメンタに、オーバーフローおよびアンダー
フローの検出回路を接続するようにした浮動小数点の乗
算回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14120797A JPH10333886A (ja) | 1997-05-30 | 1997-05-30 | 浮動小数点の乗算回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14120797A JPH10333886A (ja) | 1997-05-30 | 1997-05-30 | 浮動小数点の乗算回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10333886A true JPH10333886A (ja) | 1998-12-18 |
Family
ID=15286642
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14120797A Pending JPH10333886A (ja) | 1997-05-30 | 1997-05-30 | 浮動小数点の乗算回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10333886A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100929423B1 (ko) * | 2002-10-11 | 2009-12-03 | 매그나칩 반도체 유한회사 | 부동소수점의 복합 연산 장치 |
| US8041758B2 (en) | 2006-02-23 | 2011-10-18 | Nec Computer Techno, Ltd. | Multiplier and arithmetic unit |
-
1997
- 1997-05-30 JP JP14120797A patent/JPH10333886A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100929423B1 (ko) * | 2002-10-11 | 2009-12-03 | 매그나칩 반도체 유한회사 | 부동소수점의 복합 연산 장치 |
| US8041758B2 (en) | 2006-02-23 | 2011-10-18 | Nec Computer Techno, Ltd. | Multiplier and arithmetic unit |
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