JP2000057126A - 浮動小数点演算器 - Google Patents
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Abstract
(57)【要約】
【課題】 この発明は、連続した積和演算の繰り返し実
行における加算処理のクリティカルパスを短縮し、浮動
小数点積和演算時間の短縮を課題とする。 【解決手段】 この発明は、現在実行中の積和演算にお
ける加算処理における正規化処理が終了する前に、後続
の積和演算の加算処理における桁合わせ処理で必要とす
る桁合わせのためのシフト数（計算するオペランドの指
数部の差）の計算を開始し、正規化処理と並行して桁合
わせ数の算出を実行するように構成される。
行における加算処理のクリティカルパスを短縮し、浮動
小数点積和演算時間の短縮を課題とする。 【解決手段】 この発明は、現在実行中の積和演算にお
ける加算処理における正規化処理が終了する前に、後続
の積和演算の加算処理における桁合わせ処理で必要とす
る桁合わせのためのシフト数（計算するオペランドの指
数部の差）の計算を開始し、正規化処理と並行して桁合
わせ数の算出を実行するように構成される。
Description
【０００１】
【発明の属する技術分野】本発明は、浮動小数点の積和
演算を乗算処理と累積を行う加算処理によって実現する
浮動小数点演算器に関する。
演算を乗算処理と累積を行う加算処理によって実現する
浮動小数点演算器に関する。
【０００２】
【従来の技術】近年、マルチメディアの急速な普及、高
度なＧＵＩ（Graphic User Interface）、またグラフィ
ックを用いたＴＶゲームの普及などにより、コンピュー
タ・グラフィック（ＣＧ）が大変重要になってきてい
る。特にパソコンの家庭への急激な普及、ＴＶゲーム機
の普及により高性能プロセッサ上で走らせるアプリケー
ションとして３次元コンピュータ・グラフィックス（３
Ｄ−ＣＧ）、特に高い品位の動画の要求が高まってい
る。この処理には膨大な計算量、計算能力が要求され
る。ＣＧにおけるジオメトリカル処理は、座標変換、視
点変換などの幾何学的なグラフィックモデルの変換処理
や照光処理を行うフェイズである。これらの処理には行
列演算、ベクトル演算が行われるため、内積の演算が多
く用いられる。以上のような３Ｄ−ＣＧ処理以外にも、
従来からの科学技術計算における数値計算においても同
様に内積の計算は多用されている。
度なＧＵＩ（Graphic User Interface）、またグラフィ
ックを用いたＴＶゲームの普及などにより、コンピュー
タ・グラフィック（ＣＧ）が大変重要になってきてい
る。特にパソコンの家庭への急激な普及、ＴＶゲーム機
の普及により高性能プロセッサ上で走らせるアプリケー
ションとして３次元コンピュータ・グラフィックス（３
Ｄ−ＣＧ）、特に高い品位の動画の要求が高まってい
る。この処理には膨大な計算量、計算能力が要求され
る。ＣＧにおけるジオメトリカル処理は、座標変換、視
点変換などの幾何学的なグラフィックモデルの変換処理
や照光処理を行うフェイズである。これらの処理には行
列演算、ベクトル演算が行われるため、内積の演算が多
く用いられる。以上のような３Ｄ−ＣＧ処理以外にも、
従来からの科学技術計算における数値計算においても同
様に内積の計算は多用されている。
【０００３】以上のような要求により高速な積和演算器
の実現が望まれている。以下に、従来の浮動小数点積和
演算器の構成を具体的に説明する。積和演算器の構成の
タイプには、大きく分けて２つのタイプがある。
の実現が望まれている。以下に、従来の浮動小数点積和
演算器の構成を具体的に説明する。積和演算器の構成の
タイプには、大きく分けて２つのタイプがある。
【０００４】第１のタイプは、独立した乗算部および加
算部を実装し、積和演算はこれらの演算部を縦列接続、
あるいは演算結果をオペランドとしてバイパスすること
により実現するタイプであり、その構成を図７に示す。
第２のタイプの浮動小数点積和演算器の構成は、積和演
算器を直接構成する方法であり、図８にその構成を示
す。積和演算が処理の多くを占めるグラフィック専用器
では第２のタイプの構成をとることが多いが、一般のＭ
ＰＵ（マイクロ・プロセッシング・ユニット）では、こ
のような専用の演算器を設ける構成はコストが大きいた
め、構成が単純でありかつ多くのＭＰＵの浮動小数点演
算器と親和性の良い第１のタイプの構成が採用されるこ
とが多い。
算部を実装し、積和演算はこれらの演算部を縦列接続、
あるいは演算結果をオペランドとしてバイパスすること
により実現するタイプであり、その構成を図７に示す。
第２のタイプの浮動小数点積和演算器の構成は、積和演
算器を直接構成する方法であり、図８にその構成を示
す。積和演算が処理の多くを占めるグラフィック専用器
では第２のタイプの構成をとることが多いが、一般のＭ
ＰＵ（マイクロ・プロセッシング・ユニット）では、こ
のような専用の演算器を設ける構成はコストが大きいた
め、構成が単純でありかつ多くのＭＰＵの浮動小数点演
算器と親和性の良い第１のタイプの構成が採用されるこ
とが多い。
【０００５】ここでは、第１のタイプの構成における処
理の詳細を以下に述べ、この構成における問題点を明ら
かにする。また、第２の構成に関しても簡単に説明し、
同様の問題が生じることを示す。なお、以下に説明する
浮動小数点演算器は、すべて浮動小数点数の演算規格で
あるＩＥＥＥ７５４規格に準拠しているものとする。
理の詳細を以下に述べ、この構成における問題点を明ら
かにする。また、第２の構成に関しても簡単に説明し、
同様の問題が生じることを示す。なお、以下に説明する
浮動小数点演算器は、すべて浮動小数点数の演算規格で
あるＩＥＥＥ７５４規格に準拠しているものとする。
【０００６】図７において、第１のタイプの演算器は、
乗算部１００と加算部２００とから構成される。乗算部
１００の仮数部は、乗算ツリー１０１、ブースデコーダ
１０２、最終加算器１０３、正規化回路１０４ならびに
レジスタ１０５〜１０９を備えて構成される。また、指
数部は、２つの加算器１１０、１１１、ならびにレジス
タ１１２〜１１５を備えて構成される。乗算は、まず仮
数部の乗算が実行される。２つのオペランドの仮数部Ｆ
ａ、Ｆｂの乗算は、ブースデコーダ１０２と乗算ツリー
１０１を用いて実行され、さらに最終加算器１０３で最
終的な積を算出する。一方、指数部は２つのオペランド
の指数部Ｅａ、Ｅｂを加算器１１０により加算すること
で求める（より厳密には、指数部は下駄履き表現されて
いるので、指数部の和を求め、さらにバイアス値を引く
ことにより求める）。前記乗算の結果、仮数部で桁上げ
が生じている場合には、仮数部を正規化回路１０４によ
り１ビットだけシフトし、指数部を加算器１１１により
インクリメントして正規化を行う。この従来例では、図
９に示す上記処理を２段のステージ（ステージＸ１、ス
テージＸ２）でパイプライン処理している。ステージＸ
１では乗算、ステージＸ２では最終加算、正規化であ
る。この構成は、現在の技術では典型的な構成である。
乗算部１００と加算部２００とから構成される。乗算部
１００の仮数部は、乗算ツリー１０１、ブースデコーダ
１０２、最終加算器１０３、正規化回路１０４ならびに
レジスタ１０５〜１０９を備えて構成される。また、指
数部は、２つの加算器１１０、１１１、ならびにレジス
タ１１２〜１１５を備えて構成される。乗算は、まず仮
数部の乗算が実行される。２つのオペランドの仮数部Ｆ
ａ、Ｆｂの乗算は、ブースデコーダ１０２と乗算ツリー
１０１を用いて実行され、さらに最終加算器１０３で最
終的な積を算出する。一方、指数部は２つのオペランド
の指数部Ｅａ、Ｅｂを加算器１１０により加算すること
で求める（より厳密には、指数部は下駄履き表現されて
いるので、指数部の和を求め、さらにバイアス値を引く
ことにより求める）。前記乗算の結果、仮数部で桁上げ
が生じている場合には、仮数部を正規化回路１０４によ
り１ビットだけシフトし、指数部を加算器１１１により
インクリメントして正規化を行う。この従来例では、図
９に示す上記処理を２段のステージ（ステージＸ１、ス
テージＸ２）でパイプライン処理している。ステージＸ
１では乗算、ステージＸ２では最終加算、正規化であ
る。この構成は、現在の技術では典型的な構成である。
【０００７】次に、加算部２００の構成と動作について
述べる。仮数部は、オペランドＦｍ、Ｆｎの桁合わせを
行うシフタ２０１、和を求める加算器２０２、正規化回
路２０３、先行０検出回路２０４ならびにレジスタ２０
５〜２０９を備えて構成される。また、指数部は、２つ
の加算器２１０、２１１、セレクタ２１２およびレジス
タ２１３〜２１５を備えて構成される。このような構成
において、加算は、（１）桁合わせ数算出、（２）スワ
ップ、（３）桁合わせ、（４）加算減算、（５）正規化
数の算出、（６）正規化、のステップにしたがって処理
される。まず、（１）桁合わせ数算出では、２つのオペ
ランドの仮数部Ｆｍ、Ｆｎの桁あわせを行うために何ビ
ットだけシフトすればよいかを算出する。これは、オペ
ランドの指数部Ｅｍ、Ｅｃの差を絶対値で求めることで
あり、加算器２１０で実行される。（２）スワップで
は、２つの指数部Ｅｍ、Ｅｃのうち大きいほうを加算器
２１０による加算結果のキャリーにしたがって加算演算
の中間値Ｅｄとして選択する。また、仮数部Ｆｍ、Ｆｎ
は指数部Ｅｍ、Ｅｃの小さいほうの仮数部を桁あわせの
ためシフタ２０１に送るべく、必要ならばオペランドの
入れ替えを行う。（３）桁合わせでは、（１）の結果に
基づいて、シフタ２０１において指数部の小さいほうの
仮数部が必要な数だけ右にシフトされて桁合わせが行わ
れる。（４）加算減算では、加算器２０２で仮数部の加
算を行う。（５）正規化数算出では、（４）の結果にお
いて、何桁の桁落ちが生じたのかを先行０検出回路２０
４によって先行０の数をカウントすることにより検出を
行う。（６）正規化では、（５）の結果により正規化を
行う。すなわち、指数部では加算器２１１を用いて指数
部の中間値Ｅｄから正規化数Ｎを引き、また仮数部では
正規化回路２０３を用いて正規化数分だけ仮数部を左に
シフトする。この従来例では、図１０に示す上記処理を
２段のステージ（ステージＡ１、ステージＡ２）でパイ
プライン処理している。ステージＡ１では（１）から
（３）、ステージＡ２では（４）から（６）を実行して
いる。この構成は、現在の技術では典型的な構成であ
る。
述べる。仮数部は、オペランドＦｍ、Ｆｎの桁合わせを
行うシフタ２０１、和を求める加算器２０２、正規化回
路２０３、先行０検出回路２０４ならびにレジスタ２０
５〜２０９を備えて構成される。また、指数部は、２つ
の加算器２１０、２１１、セレクタ２１２およびレジス
タ２１３〜２１５を備えて構成される。このような構成
において、加算は、（１）桁合わせ数算出、（２）スワ
ップ、（３）桁合わせ、（４）加算減算、（５）正規化
数の算出、（６）正規化、のステップにしたがって処理
される。まず、（１）桁合わせ数算出では、２つのオペ
ランドの仮数部Ｆｍ、Ｆｎの桁あわせを行うために何ビ
ットだけシフトすればよいかを算出する。これは、オペ
ランドの指数部Ｅｍ、Ｅｃの差を絶対値で求めることで
あり、加算器２１０で実行される。（２）スワップで
は、２つの指数部Ｅｍ、Ｅｃのうち大きいほうを加算器
２１０による加算結果のキャリーにしたがって加算演算
の中間値Ｅｄとして選択する。また、仮数部Ｆｍ、Ｆｎ
は指数部Ｅｍ、Ｅｃの小さいほうの仮数部を桁あわせの
ためシフタ２０１に送るべく、必要ならばオペランドの
入れ替えを行う。（３）桁合わせでは、（１）の結果に
基づいて、シフタ２０１において指数部の小さいほうの
仮数部が必要な数だけ右にシフトされて桁合わせが行わ
れる。（４）加算減算では、加算器２０２で仮数部の加
算を行う。（５）正規化数算出では、（４）の結果にお
いて、何桁の桁落ちが生じたのかを先行０検出回路２０
４によって先行０の数をカウントすることにより検出を
行う。（６）正規化では、（５）の結果により正規化を
行う。すなわち、指数部では加算器２１１を用いて指数
部の中間値Ｅｄから正規化数Ｎを引き、また仮数部では
正規化回路２０３を用いて正規化数分だけ仮数部を左に
シフトする。この従来例では、図１０に示す上記処理を
２段のステージ（ステージＡ１、ステージＡ２）でパイ
プライン処理している。ステージＡ１では（１）から
（３）、ステージＡ２では（４）から（６）を実行して
いる。この構成は、現在の技術では典型的な構成であ
る。
【０００８】以上、第１のタイプの構成における乗算、
加減算の処理に関して説明したが、積和演算を行うに
は、これら２つの演算器を縦続接続することによって、
積和演算を行う。積和演算Ａ×Ｂ＋Ｃ（ここではＣは先
行する積和演算の答えとする）を行う場合には、まず２
つのオペランドＡ及びＢが乗算部１００に入力され、乗
算が実行される。演算結果は図７において＊１、＊２で
示すパスを用いて、加算部２００にオペランドの１つと
して入力される。また、先行する積和演算の演算結果
は、図７において＊３、＊４で示すパスを用いてもう一
方のオペランドとして加算部２００に入力され、加減算
が行われる。
加減算の処理に関して説明したが、積和演算を行うに
は、これら２つの演算器を縦続接続することによって、
積和演算を行う。積和演算Ａ×Ｂ＋Ｃ（ここではＣは先
行する積和演算の答えとする）を行う場合には、まず２
つのオペランドＡ及びＢが乗算部１００に入力され、乗
算が実行される。演算結果は図７において＊１、＊２で
示すパスを用いて、加算部２００にオペランドの１つと
して入力される。また、先行する積和演算の演算結果
は、図７において＊３、＊４で示すパスを用いてもう一
方のオペランドとして加算部２００に入力され、加減算
が行われる。
【０００９】図１１に上記パイプラインの処理の流れを
を示す。図１１から明らかであるが、第１のタイプの演
算器を実現した場合は、依存関係のある積和演算は連続
して実行することができない。すなわち、スループット
“１”で演算を実行することができない。これは、一般
に浮動小数点数の演算には複数サイクル、上記従来例で
は２サイクルを必要とするためであった。
を示す。図１１から明らかであるが、第１のタイプの演
算器を実現した場合は、依存関係のある積和演算は連続
して実行することができない。すなわち、スループット
“１”で演算を実行することができない。これは、一般
に浮動小数点数の演算には複数サイクル、上記従来例で
は２サイクルを必要とするためであった。
【００１０】一方、グラフィック処理、数値演算などで
多用される内積演算は、一般に連続した依存関係のある
積和演算によって実現される。この場合に、積和演算毎
にＮＯＰ（No Operation：演算を行わない状態）が生
じ、演算の効率が著しく悪化する。この問題は、命令の
スケジューリングによりある程度軽減することが可能で
あるが、すべての場合に有効なわけではない。すなわ
ち、偶然にもＮＯＰの部分を埋めることのできる依存関
係のない命令が存在する場合に限られる。
多用される内積演算は、一般に連続した依存関係のある
積和演算によって実現される。この場合に、積和演算毎
にＮＯＰ（No Operation：演算を行わない状態）が生
じ、演算の効率が著しく悪化する。この問題は、命令の
スケジューリングによりある程度軽減することが可能で
あるが、すべての場合に有効なわけではない。すなわ
ち、偶然にもＮＯＰの部分を埋めることのできる依存関
係のない命令が存在する場合に限られる。
【００１１】このような不具合を完全に解決するには、
積和演算のスループットを“１”にすることである。す
なわち、上記（１）から（６）の処理を１サイクルで実
行する必要がある。この場合、クリティカルパスは
（１）〜（６）であり、１サイクルの時間は、（１）か
ら（６）までの全ての処理に掛かる時間となる。これは
非常に長い時間となり現実的ではない。
積和演算のスループットを“１”にすることである。す
なわち、上記（１）から（６）の処理を１サイクルで実
行する必要がある。この場合、クリティカルパスは
（１）〜（６）であり、１サイクルの時間は、（１）か
ら（６）までの全ての処理に掛かる時間となる。これは
非常に長い時間となり現実的ではない。
【００１２】次に、図８を参照して第２のタイプの構成
と動作について説明し、上述したと同じような問題が生
じることを説明する。
と動作について説明し、上述したと同じような問題が生
じることを説明する。
【００１３】図８において、積和演算器３００の仮数部
は、第１，第２のオペランドの仮数部Ｆａ、Ｆｂの積を
求めるための乗算ツリー３０１、ブースデコーダ３０
２、第３のオペランドの桁合わせを行う双方向シフタ３
０３、乗算ツリー３０１による乗算結果および桁合わせ
結果の和（積和）を求める加算器３０４、３０５、加算
器３０５による積和演算結果の正規化を行う正規化回路
３０６、正規化数を求める先行０検出回路３０７、及び
レジスタ３０８〜３１３を備えて構成され、指数部は、
第１，第２のオペランドの指数部Ｅａ、Ｅｂの積の値
（指数部同士の和）を計算する加算器３１４、桁合わせ
の桁数（第３のオペランドの指数部と前記第１，第２の
オペランドの積の指数部の差）を求める加算器３１５、
第３のオペランドと前記第１，第２のオペランドの積と
の和（積和）の指数部（第３のオペランドの指数部と前
記第１，第２のオペランドの積の指数部の内、大きい方
の値）を加算器３１５の演算結果のキャリーに基づいて
求めるセレクタ３１６と、正規化を行う加算器３１７及
びレジスタ３１９〜３２２を備えて構成される。
は、第１，第２のオペランドの仮数部Ｆａ、Ｆｂの積を
求めるための乗算ツリー３０１、ブースデコーダ３０
２、第３のオペランドの桁合わせを行う双方向シフタ３
０３、乗算ツリー３０１による乗算結果および桁合わせ
結果の和（積和）を求める加算器３０４、３０５、加算
器３０５による積和演算結果の正規化を行う正規化回路
３０６、正規化数を求める先行０検出回路３０７、及び
レジスタ３０８〜３１３を備えて構成され、指数部は、
第１，第２のオペランドの指数部Ｅａ、Ｅｂの積の値
（指数部同士の和）を計算する加算器３１４、桁合わせ
の桁数（第３のオペランドの指数部と前記第１，第２の
オペランドの積の指数部の差）を求める加算器３１５、
第３のオペランドと前記第１，第２のオペランドの積と
の和（積和）の指数部（第３のオペランドの指数部と前
記第１，第２のオペランドの積の指数部の内、大きい方
の値）を加算器３１５の演算結果のキャリーに基づいて
求めるセレクタ３１６と、正規化を行う加算器３１７及
びレジスタ３１９〜３２２を備えて構成される。
【００１４】このような構成において、積和演算器３０
０では積和を一度に求める。積和演算は、次のように実
行される。すなわち、第１，第２のオペランドの仮数部
は、第１，第２のオペランドの積を求める乗算ツリー３
０１、ブースデコーダ３０２に入力されて乗算が行われ
る。この処理と並行して、第３のオペランドの桁合わせ
が双方向シフタ３０３により行われる。左右どちらに何
ビットシフトされるかは、第１と第２のオペランドの指
数の和と第３のオペランドの指数の差として求められ
る。これらの算出は、加算器３１４，３１５によって行
われる。また、第１と第２のオペランドの指数の和と第
３のオペランドの指数の内、大きい方の値を指数部中間
値とする。第１，第２のオペランドの積と第３のオペラ
ンドの桁合わせ結果の和（積和）は、加算器３０４、３
０５によって求められる。加算器３０４、３０５による
積和演算結果は、正規化回路３０７で正規化が行われ
る。正規化において何ビットシフトするかは、先行０検
出回路３０８によって求められる。指数部では加算器３
１７により先行０検出回路３０８によって求められた正
規化数を指数部の中間値より加算あるいは減算すること
により正規化を行う。これらの一連の処理は２ステージ
のパイプライン処理によって実行される。
０では積和を一度に求める。積和演算は、次のように実
行される。すなわち、第１，第２のオペランドの仮数部
は、第１，第２のオペランドの積を求める乗算ツリー３
０１、ブースデコーダ３０２に入力されて乗算が行われ
る。この処理と並行して、第３のオペランドの桁合わせ
が双方向シフタ３０３により行われる。左右どちらに何
ビットシフトされるかは、第１と第２のオペランドの指
数の和と第３のオペランドの指数の差として求められ
る。これらの算出は、加算器３１４，３１５によって行
われる。また、第１と第２のオペランドの指数の和と第
３のオペランドの指数の内、大きい方の値を指数部中間
値とする。第１，第２のオペランドの積と第３のオペラ
ンドの桁合わせ結果の和（積和）は、加算器３０４、３
０５によって求められる。加算器３０４、３０５による
積和演算結果は、正規化回路３０７で正規化が行われ
る。正規化において何ビットシフトするかは、先行０検
出回路３０８によって求められる。指数部では加算器３
１７により先行０検出回路３０８によって求められた正
規化数を指数部の中間値より加算あるいは減算すること
により正規化を行う。これらの一連の処理は２ステージ
のパイプライン処理によって実行される。
【００１５】この構成は、第２のタイプの積和演算器に
おいて最も典型的な構成である。したがって、あるオペ
ランドの演算結果は、２クロック後にならないと次の演
算のオペランドとして用いることができない。すなわ
ち、依存関係のある演算は２クロック毎にしか実行する
ことができず、前述した第１のタイプの積和演算器と同
様の不具合を招いていた。
おいて最も典型的な構成である。したがって、あるオペ
ランドの演算結果は、２クロック後にならないと次の演
算のオペランドとして用いることができない。すなわ
ち、依存関係のある演算は２クロック毎にしか実行する
ことができず、前述した第１のタイプの積和演算器と同
様の不具合を招いていた。
【００１６】
【発明が解決しようとする課題】以上説明したように、
従来の浮動小数点積和演算器は、整数積和演算器と異な
り、レイテンシが多く、依存のある積和演算を毎クロッ
クごとに実行することができず、演算時間が長くなると
いった不具合を招いていた。
従来の浮動小数点積和演算器は、整数積和演算器と異な
り、レイテンシが多く、依存のある積和演算を毎クロッ
クごとに実行することができず、演算時間が長くなると
いった不具合を招いていた。
【００１７】そこで、この発明は、上記に鑑みてなされ
たものであり、その目的とするところは、連続した積和
演算の繰り返し実行における累積処理のクリティカルパ
スを短縮し、演算時間の短縮を達成し得る浮動小数点演
算器を提供することにある。
たものであり、その目的とするところは、連続した積和
演算の繰り返し実行における累積処理のクリティカルパ
スを短縮し、演算時間の短縮を達成し得る浮動小数点演
算器を提供することにある。
【００１８】
【課題を解決するための手段】上記目的を達成するため
に、請求項１記載の発明は、仮数部と指数部で表現され
た浮動小数点数の積和演算における乗算処理を行う乗算
部と、前記乗算部の乗算結果を受けて累積処理を行う加
算部とを有する浮動小数点演算器において、前記加算部
は、先行する積和演算結果の仮数部と前記乗算部におけ
る乗算結果の仮数部の桁合わせを桁合わせ数に基づいて
行うシフタと、前記シフタにより桁合わせされた仮数部
の和を求める仮数部加算器と、前記仮数部加算器の加算
結果を受けて、加算結果の桁落ちした桁数を検出して正
規化数を求める先行０検出回路と、前記仮数部加算器の
加算結果を受けて、前記先行０検出回路により求められ
た正規化数に基づいて加算結果を正規化し、積和演算の
仮数部を求める正規化回路とを備えた仮数演算部と、先
行する積和演算における累積処理の指数部の中間値又は
前記乗算部における乗算結果の指数部の大きい方を累積
処理の指数部の中間値として選択するセレクタと、前記
乗算部における乗算結果の指数部と前記セレクタにより
選択された中間値を受けて両値の差を算出する第１の指
数部加算器と、前記第１の指数部加算器の演算結果と前
記先行０検出回路で求められた正規化数を受けて両値の
差を算出し桁合わせ数を求め、求めた桁合わせ数を前記
シフタに与え、演算結果のキャリーにより前記セレクタ
の選択を制御する第２の指数部加算器と、前記セレクタ
により選択された中間値と前記先行０検出回路により求
められた正規化数を受けて両値の差を算出し、積和演算
の指数部を求める第３の指数部加算器とを備えた指数演
算部とを有し、連続した積和演算ｎ，（ｎ＋１）の実行
において、積和演算（ｎ＋１）の累積処理における桁合
わせ数を、前記第１の指数部加算器により積和演算ｎの
指数部の中間値と積和演算（ｎ＋１）の乗算結果の指数
部との差を算出し、前記第２の指数部加算器により前記
第１の指数部加算器の演算結果と前記正規化回路で求め
られた積和演算ｎの正規化数との差を算出することによ
り求めることを特徴とする。
に、請求項１記載の発明は、仮数部と指数部で表現され
た浮動小数点数の積和演算における乗算処理を行う乗算
部と、前記乗算部の乗算結果を受けて累積処理を行う加
算部とを有する浮動小数点演算器において、前記加算部
は、先行する積和演算結果の仮数部と前記乗算部におけ
る乗算結果の仮数部の桁合わせを桁合わせ数に基づいて
行うシフタと、前記シフタにより桁合わせされた仮数部
の和を求める仮数部加算器と、前記仮数部加算器の加算
結果を受けて、加算結果の桁落ちした桁数を検出して正
規化数を求める先行０検出回路と、前記仮数部加算器の
加算結果を受けて、前記先行０検出回路により求められ
た正規化数に基づいて加算結果を正規化し、積和演算の
仮数部を求める正規化回路とを備えた仮数演算部と、先
行する積和演算における累積処理の指数部の中間値又は
前記乗算部における乗算結果の指数部の大きい方を累積
処理の指数部の中間値として選択するセレクタと、前記
乗算部における乗算結果の指数部と前記セレクタにより
選択された中間値を受けて両値の差を算出する第１の指
数部加算器と、前記第１の指数部加算器の演算結果と前
記先行０検出回路で求められた正規化数を受けて両値の
差を算出し桁合わせ数を求め、求めた桁合わせ数を前記
シフタに与え、演算結果のキャリーにより前記セレクタ
の選択を制御する第２の指数部加算器と、前記セレクタ
により選択された中間値と前記先行０検出回路により求
められた正規化数を受けて両値の差を算出し、積和演算
の指数部を求める第３の指数部加算器とを備えた指数演
算部とを有し、連続した積和演算ｎ，（ｎ＋１）の実行
において、積和演算（ｎ＋１）の累積処理における桁合
わせ数を、前記第１の指数部加算器により積和演算ｎの
指数部の中間値と積和演算（ｎ＋１）の乗算結果の指数
部との差を算出し、前記第２の指数部加算器により前記
第１の指数部加算器の演算結果と前記正規化回路で求め
られた積和演算ｎの正規化数との差を算出することによ
り求めることを特徴とする。
【００１９】
【発明の実施の形態】以下、図面を用いてこの発明の実
施形態を説明する。
施形態を説明する。
【００２０】図１は請求項１記載の発明の一実施形態に
係る浮動小数点演算器の構成を示す図である。
係る浮動小数点演算器の構成を示す図である。
【００２１】図１において、この実施形態の特徴とする
ところは、図７に示す従来の演算器に比べて、加算部２
に加算器３、レジスタ４、レジスタ５の構成を追加し、
セレクタ２１２の出力を加算器２１０の入力の一方に与
え、加算器３は加算器２１０の加算結果と先行０検出回
路２０４で得られた正規化数Ｎを加算して桁合わせ数Ｓ
を算出し、算出された桁合わせ数Ｓがレジスタ５で保持
され、レジスタ５で保持された桁合わせ数Ｓでシフタ２
０１をシフト制御し、加算器３の加算結果のキャリーを
レジスタ４で保持し、レジスタ４で保持されたキャリー
でセレクタ２１２とスワップ動作を制御するようにした
ことにあり、図７に示す従来と同符号のものは同一機能
を有するものである。
ところは、図７に示す従来の演算器に比べて、加算部２
に加算器３、レジスタ４、レジスタ５の構成を追加し、
セレクタ２１２の出力を加算器２１０の入力の一方に与
え、加算器３は加算器２１０の加算結果と先行０検出回
路２０４で得られた正規化数Ｎを加算して桁合わせ数Ｓ
を算出し、算出された桁合わせ数Ｓがレジスタ５で保持
され、レジスタ５で保持された桁合わせ数Ｓでシフタ２
０１をシフト制御し、加算器３の加算結果のキャリーを
レジスタ４で保持し、レジスタ４で保持されたキャリー
でセレクタ２１２とスワップ動作を制御するようにした
ことにあり、図７に示す従来と同符号のものは同一機能
を有するものである。
【００２２】この実施形態の積和演算器は、乗算部１０
０と加算部２とから構成され、上述したように、図７に
示す従来の積和演算器と多くの部分で共通である。図１
に示す積和演算器は３ステージ、すなわちＸステージ、
Ｙステージ、Ｚステージで構成されている。Ｘステージ
は、乗算部１００の仮数部の乗算ツリー１０１とブース
デコーダ１０２及び指数部の加算器１１４を含んで構成
される。Ｙステージは乗算部１００の仮数部の最終加算
器１０３、正規化回路１０４、指数部の加算器１１１、
加算部２の指数部の２つの加算器３、２１０を含んで構
成される。Ｚステージは、加算部２の仮数部のオペラン
ドの桁合わせを行うシフタ２０１、和を求める加算器２
０２、正規化回路２０３、先行０検出回路２０４及び指
数部のセレクタ２１２、加算器２１１を含んで構成され
る。
０と加算部２とから構成され、上述したように、図７に
示す従来の積和演算器と多くの部分で共通である。図１
に示す積和演算器は３ステージ、すなわちＸステージ、
Ｙステージ、Ｚステージで構成されている。Ｘステージ
は、乗算部１００の仮数部の乗算ツリー１０１とブース
デコーダ１０２及び指数部の加算器１１４を含んで構成
される。Ｙステージは乗算部１００の仮数部の最終加算
器１０３、正規化回路１０４、指数部の加算器１１１、
加算部２の指数部の２つの加算器３、２１０を含んで構
成される。Ｚステージは、加算部２の仮数部のオペラン
ドの桁合わせを行うシフタ２０１、和を求める加算器２
０２、正規化回路２０３、先行０検出回路２０４及び指
数部のセレクタ２１２、加算器２１１を含んで構成され
る。
【００２３】ここで特徴的なのは、加算部２に加算器３
が追加されている点である。加算器３は、本発明の要点
である後続の積和演算のための桁合わせ桁数Ｓを現行の
積和演算の正規化の終了前に計算するための演算器であ
る。また、本積和演算器が３ステージで構成されている
点にも注意されたい。
が追加されている点である。加算器３は、本発明の要点
である後続の積和演算のための桁合わせ桁数Ｓを現行の
積和演算の正規化の終了前に計算するための演算器であ
る。また、本積和演算器が３ステージで構成されている
点にも注意されたい。
【００２４】以下、図１の構成図、図２〜図６のタイミ
ング図を参照して本演算器の動作を、Ｙステージの後
半、およびＺステージにおける累積加算処理の動作に注
目して説明する まず、Ｘステージでは従来と同様にして乗算を行う。仮
数部のオペランドＦａ，Ｆｂの乗算は、ブースデコーダ
１０２と乗算ツリー１０１を用いて実行される。一方、
指数部は２つのオペランドＥａ，Ｅｂの指数部を加算す
ることにより求める（より厳密には、指数部は下駄履き
表現されているので、指数部の和を求め、さらにバイア
ス値を引くことにより求める）。
ング図を参照して本演算器の動作を、Ｙステージの後
半、およびＺステージにおける累積加算処理の動作に注
目して説明する まず、Ｘステージでは従来と同様にして乗算を行う。仮
数部のオペランドＦａ，Ｆｂの乗算は、ブースデコーダ
１０２と乗算ツリー１０１を用いて実行される。一方、
指数部は２つのオペランドＥａ，Ｅｂの指数部を加算す
ることにより求める（より厳密には、指数部は下駄履き
表現されているので、指数部の和を求め、さらにバイア
ス値を引くことにより求める）。
【００２５】Ｙステージでは、最終加算器１０３で最終
的な積を算出する。仮数部で桁上げが生じている場合に
は、仮数部を１ビットだけシフトし、指数部をインクリ
メントして正規化を行う。さらに、Ｙステージでは、加
算処理における、（１）桁合わせ数の算出を行う。この
算出は２つの指数部の加算器２１０、３によって行われ
る。
的な積を算出する。仮数部で桁上げが生じている場合に
は、仮数部を１ビットだけシフトし、指数部をインクリ
メントして正規化を行う。さらに、Ｙステージでは、加
算処理における、（１）桁合わせ数の算出を行う。この
算出は２つの指数部の加算器２１０、３によって行われ
る。
【００２６】図２は下記のような依存関係のある積和演
算を連続して実行している場合のタイミング図であり、
図３は従来の積和演算における加算部２００で行われる
加算処理の動作タイミングを示す図であり、図４はこの
実施形態の積和演算における加算部２で行われる加算処
理の動作タイミングを示す図である。
算を連続して実行している場合のタイミング図であり、
図３は従来の積和演算における加算部２００で行われる
加算処理の動作タイミングを示す図であり、図４はこの
実施形態の積和演算における加算部２で行われる加算処
理の動作タイミングを示す図である。
【００２７】図２において、現在時刻Ｔでは、積和演算
ｎの加算処理をＺステージで実行中であるとする。この
とき後続の積和演算（ｎ＋１）は、Ｙステージで乗算の
最終加算と次の時刻（Ｔ＋１）におけるＺステージでの
加算処理で桁合わせを行うための桁合わせ数の算出を行
う。
ｎの加算処理をＺステージで実行中であるとする。この
とき後続の積和演算（ｎ＋１）は、Ｙステージで乗算の
最終加算と次の時刻（Ｔ＋１）におけるＺステージでの
加算処理で桁合わせを行うための桁合わせ数の算出を行
う。
【００２８】 先行 積和演算（ｎ−１） Ａ’ ← Ａ ＋ Ｂ×Ｃ 現在 積和演算 ｎ Ａ’’ ← Ａ’ ＋ Ｄ×Ｅ 後続 積和演算（ｎ＋１） Ａ’’’ ← Ａ’’＋ Ｆ×Ｇ 一般に桁合わせ数Ｓの算出は、（Ｔ＋１）の時刻に時刻
ＴのＺステージで求められた積和演算ｎの指数部Ｅｎの
値から時刻Ｔで求められた積和演算（ｎ＋１）の積の指
数の値Ｅｍ（ｎ＋１）（以下、Ｅｍ（ｎ＋１）は現在の
積和演算ｎの後続の積和演算（ｎ＋１）におけるＥｍの
値を表す）を引くことにより求められる。これは、積和
演算ｎの指数部の値Ｅｎは、先行０検出回路２０４で求
めた正規化数Ｎを加算器２１１によって指数部の中間値
Ｅｄから引くことで求まるため、時刻Ｔの終わりで確定
するためである。すなわち、
ＴのＺステージで求められた積和演算ｎの指数部Ｅｎの
値から時刻Ｔで求められた積和演算（ｎ＋１）の積の指
数の値Ｅｍ（ｎ＋１）（以下、Ｅｍ（ｎ＋１）は現在の
積和演算ｎの後続の積和演算（ｎ＋１）におけるＥｍの
値を表す）を引くことにより求められる。これは、積和
演算ｎの指数部の値Ｅｎは、先行０検出回路２０４で求
めた正規化数Ｎを加算器２１１によって指数部の中間値
Ｅｄから引くことで求まるため、時刻Ｔの終わりで確定
するためである。すなわち、
【数１】 時刻 Ｔ ： Ｅｎ＝Ｅｄ−Ｎ …（１） 時刻（Ｔ＋１）： Ｓ＝Ｅｎ−Ｅｍ（ｎ＋１） …（２） となる。この実施形態ではこの演算を時刻（Ｔ＋１）で
はなく、まだ積和演算ｎの指数部の結果が確定していな
い時刻Ｔの前半に開始する。桁合わせ数Ｓは、上式
（１）（２）より、
はなく、まだ積和演算ｎの指数部の結果が確定していな
い時刻Ｔの前半に開始する。桁合わせ数Ｓは、上式
（１）（２）より、
【数２】 Ｓ＝（Ｅｄ−Ｎ）−Ｅｍ（ｎ＋１） ＝（Ｅｄ−Ｅｍ（ｎ＋１））−Ｎ …（３） となる。ここで、Ｎは時刻Ｔの後半でないと確定されな
いが、Ｅｄ、Ｅｍ（ｎ＋１）は、時刻Ｔの比較的早い時
期に確定している。そこで、上式（３）に示すように演
算の順番を入れ替えて、加算器２１０で（Ｅｄ−Ｅｍ
（ｎ＋１））の実行を行い、その後正規化数Ｎが求まり
次第、加算器３で正規化数Ｎの減算を行うことにより桁
合わせ数Ｓを求める。ここで、（１）−ａ桁合わせ数算
出における（Ｅｄ−Ｅｍ（ｎ＋１））の実行、（１）−
ｂ桁合わせ数算出における（Ｅｄ−Ｅｍ（ｎ＋１））−
Ｎの実行とする。
いが、Ｅｄ、Ｅｍ（ｎ＋１）は、時刻Ｔの比較的早い時
期に確定している。そこで、上式（３）に示すように演
算の順番を入れ替えて、加算器２１０で（Ｅｄ−Ｅｍ
（ｎ＋１））の実行を行い、その後正規化数Ｎが求まり
次第、加算器３で正規化数Ｎの減算を行うことにより桁
合わせ数Ｓを求める。ここで、（１）−ａ桁合わせ数算
出における（Ｅｄ−Ｅｍ（ｎ＋１））の実行、（１）−
ｂ桁合わせ数算出における（Ｅｄ−Ｅｍ（ｎ＋１））−
Ｎの実行とする。
【００２９】Ｚステージでは、（２）スワップ、（３）
桁合わせ、（４）加算減算、（５）正規化数の算出、
（６）正規化を実行する。（２）スワップ、（３）桁合
わせでは、２つの指数部のうち大きいほうを加算演算の
中間値Ｅｄとしてセレクタ２１２により選択する。ま
た、仮数部は指数部の小さいほうの仮数部を桁合わせの
ためシフタ２０１に送るべく、必要ならばオペランドの
入れ替えを行い、シフタ２０１において指数部の小さい
ほうの仮数部が必要な数だけ右にシフトされ、桁合わせ
が行われる。これらの処理は、Ｙステージで先に算出し
た桁合わせ数Ｓに基づいて行われる。また、選択された
指数部の中間値Ｅｄは、さらに後続の積和演算（ｎ＋
２）の桁合わせ数を算出するために転送される。（４）
加算減算では、加算器２０２で仮数部の加算を行う。
（５）正規化数算出では、（４）加算減算の結果におい
て、何桁の桁落ちが生じたのかを先行０検出回路２０４
によって先行０の検出を行う。また、この値は、さらに
後続の積和演算（ｎ＋２）の桁合わせ数を算出するため
に転送される。（６）正規化では、（５）の結果により
正規化を行う。すなわち、指数部では加算器２１１を用
いて指数部の中間値Ｅｄから正規化数Ｎを引き、また仮
数部ではシフタ２０１を用いて正規化数分だけ仮数部を
左にシフトする。
桁合わせ、（４）加算減算、（５）正規化数の算出、
（６）正規化を実行する。（２）スワップ、（３）桁合
わせでは、２つの指数部のうち大きいほうを加算演算の
中間値Ｅｄとしてセレクタ２１２により選択する。ま
た、仮数部は指数部の小さいほうの仮数部を桁合わせの
ためシフタ２０１に送るべく、必要ならばオペランドの
入れ替えを行い、シフタ２０１において指数部の小さい
ほうの仮数部が必要な数だけ右にシフトされ、桁合わせ
が行われる。これらの処理は、Ｙステージで先に算出し
た桁合わせ数Ｓに基づいて行われる。また、選択された
指数部の中間値Ｅｄは、さらに後続の積和演算（ｎ＋
２）の桁合わせ数を算出するために転送される。（４）
加算減算では、加算器２０２で仮数部の加算を行う。
（５）正規化数算出では、（４）加算減算の結果におい
て、何桁の桁落ちが生じたのかを先行０検出回路２０４
によって先行０の検出を行う。また、この値は、さらに
後続の積和演算（ｎ＋２）の桁合わせ数を算出するため
に転送される。（６）正規化では、（５）の結果により
正規化を行う。すなわち、指数部では加算器２１１を用
いて指数部の中間値Ｅｄから正規化数Ｎを引き、また仮
数部ではシフタ２０１を用いて正規化数分だけ仮数部を
左にシフトする。
【００３０】以上、本実施形態の動作について説明した
が、ここでは、さらに本実施形態の効果に焦点を当てて
説明する。本発明の目的は、依存関係のある積和演算の
スループットを“１”にするため、連続した積和演算に
おける加算（累積）処理のクリティカルパスを短縮する
点である。図７に示した従来例において、連続した積和
演算における加算（累積）処理のクリティカルパスは、
図５の累積加算の実行の様子に示すように、（１）桁合
わせ算出→（２）スワップ→（３）桁合わせ→（４）加
算減算→（５）正規化数算出→（６）正規化である。す
なわち、（１）〜（６）の処理が終了するまで、次の累
積加算を実行することができなかった。一方、この実施
形態では、連続した積和演算における加算（累積）処理
のクリティカルパスは、図６の累積加算の実行の様子に
示すように、（１）−ｂ桁合わせ数算出における（Ｅｄ
−Ｅｍ（ｎ＋１））−Ｎの実行→（２）スワップ→
（３）桁合わせ→（４）加算減算→（５）正規化数算
出、又は（２）スワップ→（３）桁合わせ→（４）加算
減算→（５）正規化数算出→（６）正規化となる。これ
は、桁合わせ数の算出を先行して実行するため正規化と
並列実行できるためである。すなわち、図６に示すよう
に（１）桁合わせ数の算出と（６）正規化の処理が並行
に実行される。このように本実施形態によれば、連続し
た積和演算における加算（累積）処理のクリティカルパ
スを短縮することができる。
が、ここでは、さらに本実施形態の効果に焦点を当てて
説明する。本発明の目的は、依存関係のある積和演算の
スループットを“１”にするため、連続した積和演算に
おける加算（累積）処理のクリティカルパスを短縮する
点である。図７に示した従来例において、連続した積和
演算における加算（累積）処理のクリティカルパスは、
図５の累積加算の実行の様子に示すように、（１）桁合
わせ算出→（２）スワップ→（３）桁合わせ→（４）加
算減算→（５）正規化数算出→（６）正規化である。す
なわち、（１）〜（６）の処理が終了するまで、次の累
積加算を実行することができなかった。一方、この実施
形態では、連続した積和演算における加算（累積）処理
のクリティカルパスは、図６の累積加算の実行の様子に
示すように、（１）−ｂ桁合わせ数算出における（Ｅｄ
−Ｅｍ（ｎ＋１））−Ｎの実行→（２）スワップ→
（３）桁合わせ→（４）加算減算→（５）正規化数算
出、又は（２）スワップ→（３）桁合わせ→（４）加算
減算→（５）正規化数算出→（６）正規化となる。これ
は、桁合わせ数の算出を先行して実行するため正規化と
並列実行できるためである。すなわち、図６に示すよう
に（１）桁合わせ数の算出と（６）正規化の処理が並行
に実行される。このように本実施形態によれば、連続し
た積和演算における加算（累積）処理のクリティカルパ
スを短縮することができる。
【００３１】これにより、スループット“１”の積和演
算器を構成した場合のクリティカルパスが短縮でき、浮
動小数点積和演算の演算時間を従来に比べて短縮するこ
とができるようになる。
算器を構成した場合のクリティカルパスが短縮でき、浮
動小数点積和演算の演算時間を従来に比べて短縮するこ
とができるようになる。
【００３２】
【発明の効果】以上説明したように、本発明によれば、
先行する積和演算の正規化処理が完了する前に、この正
規化処理と並行して次に実行する積和演算に必要な桁合
わせ数の算出の実行を開始するようにしたので、連続し
た積和演算における加算（累積）処理のクリティカルパ
スを短縮することができる。これにより、スループット
１の積和演算器を構成した場合のクリティカルパスが短
縮され、浮動小数点積和演算の演算時間を短縮すること
ができる。
先行する積和演算の正規化処理が完了する前に、この正
規化処理と並行して次に実行する積和演算に必要な桁合
わせ数の算出の実行を開始するようにしたので、連続し
た積和演算における加算（累積）処理のクリティカルパ
スを短縮することができる。これにより、スループット
１の積和演算器を構成した場合のクリティカルパスが短
縮され、浮動小数点積和演算の演算時間を短縮すること
ができる。
【図１】この発明の一実施形態に係わる浮動小数点積和
演算器の構成を示す図である。
演算器の構成を示す図である。
【図２】積和演算の実行のタイミングを示す図である。
【図３】従来の積和演算における加算処理の動作タイミ
ングを示す図である。
ングを示す図である。
【図４】この実施形態における積和演算における加算処
理の動作タイミングを示す図である。
理の動作タイミングを示す図である。
【図５】従来における累積加算の実行のタイミングを示
す図である。
す図である。
【図６】この実施形態における累積加算の実行のタイミ
ングを示す図である。
ングを示す図である。
【図７】従来の浮動小数点積和演算器の構成を示す図で
ある。
ある。
【図８】従来の他の浮動小数点積和演算器の構成を示す
図である。
図である。
【図９】従来の積和演算における乗算処理の内容を示す
図である。
図である。
【図１０】従来の積和演算における加算処理の内容を示
す図である。
す図である。
【図１１】従来の積和演算の実行のタイミングを示す図
である。
である。
２，３，１１０，１１１，２０２，２１０，２１１ 加
算器 ４，５，１０５〜１０８，１１２〜１１４，２０５，２
０６，２０９，２１３〜２１５ レジスタ １００ 乗算器 １０１ 乗算ツリー １０２ ブースデコーダ １０３ 最終加算器 １０４，２０３ 正規化回路 ２０１ シフタ ２０４ 先行０検出回路 ２１２ セレクタ
算器 ４，５，１０５〜１０８，１１２〜１１４，２０５，２
０６，２０９，２１３〜２１５ レジスタ １００ 乗算器 １０１ 乗算ツリー １０２ ブースデコーダ １０３ 最終加算器 １０４，２０３ 正規化回路 ２０１ シフタ ２０４ 先行０検出回路 ２１２ セレクタ
Claims (1)
- 【請求項１】 仮数部と指数部で表現された浮動小数点
数の積和演算における乗算処理を行う乗算部と、前記乗
算部の乗算結果を受けて累積処理を行う加算部とを有す
る浮動小数点演算器において、 前記加算部は、先行する積和演算結果の仮数部と前記乗
算部における乗算結果の仮数部の桁合わせを桁合わせ数
に基づいて行うシフタと、 前記シフタにより桁合わせされた仮数部の和を求める仮
数部加算器と、 前記仮数部加算器の加算結果を受けて、加算結果の桁落
ちした桁数を検出して正規化数を求める先行０検出回路
と、 前記仮数部加算器の加算結果を受けて、前記先行０検出
回路により求められた正規化数に基づいて加算結果を正
規化し、積和演算の仮数部を求める正規化回路を備えた
仮数演算部と、 先行する積和演算における累積処理の指数部の中間値又
は前記乗算部における乗算結果の指数部の大きい方を累
積処理の指数部の中間値として選択するセレクタと、 前記乗算部における乗算結果の指数部と前記セレクタに
より選択された中間値を受けて両値の差を算出する第１
の指数部加算器と、 前記第１の指数部加算器の演算結果と前記先行０検出回
路で求められた正規化数を受けて両値の差を算出し桁合
わせ数を求め、求めた桁合わせ数を前記シフタに与え、
演算結果のキャリーにより前記セレクタの選択を制御す
る第２の指数部加算器と、 前記セレクタにより選択された中間値と前記先行０検出
回路により求められた正規化数を受けて両値の差を算出
し、積和演算の指数部を求める第３の指数部加算器を備
えた指数演算部とを有し、 連続した積和演算ｎ，（ｎ＋１）の実行において、積和
演算（ｎ＋１）の累積処理における桁合わせ数を、前記
第１の指数部加算器により積和演算ｎの指数部の中間値
と積和演算（ｎ＋１）の乗算結果の指数部との差を算出
し、前記第２の指数部加算器により前記第１の指数部加
算器の演算結果と前記正規化回路で求められた積和演算
ｎの正規化数との差を算出することにより求めることを
特徴とする浮動小数点積和演算器。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22826798A JP3600026B2 (ja) | 1998-08-12 | 1998-08-12 | 浮動小数点演算器 |
| US09/372,135 US6363476B1 (en) | 1998-08-12 | 1999-08-11 | Multiply-add operating device for floating point number |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22826798A JP3600026B2 (ja) | 1998-08-12 | 1998-08-12 | 浮動小数点演算器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000057126A true JP2000057126A (ja) | 2000-02-25 |
| JP3600026B2 JP3600026B2 (ja) | 2004-12-08 |
Family
ID=16873804
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22826798A Expired - Fee Related JP3600026B2 (ja) | 1998-08-12 | 1998-08-12 | 浮動小数点演算器 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6363476B1 (ja) |
| JP (1) | JP3600026B2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
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| US8805915B2 (en) | 2010-11-17 | 2014-08-12 | Samsung Electronics Co., Ltd. | Fused multiply-add apparatus and method |
| CN118227085A (zh) * | 2024-05-23 | 2024-06-21 | 北京微核芯科技有限公司 | 一种浮点乘加指令的延迟降低的方法及其装置 |
Families Citing this family (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000348017A (ja) * | 1999-06-02 | 2000-12-15 | Toshiba Corp | 浮動小数点演算器 |
| US7080111B2 (en) * | 2001-06-04 | 2006-07-18 | Intel Corporation | Floating point multiply accumulator |
| US8190669B1 (en) | 2004-10-20 | 2012-05-29 | Nvidia Corporation | Multipurpose arithmetic functional unit |
| US7240184B2 (en) * | 2004-11-10 | 2007-07-03 | Nvidia Corporation | Multipurpose functional unit with multiplication pipeline, addition pipeline, addition pipeline and logical test pipeline capable of performing integer multiply-add operations |
| US20060101244A1 (en) * | 2004-11-10 | 2006-05-11 | Nvidia Corporation | Multipurpose functional unit with combined integer and floating-point multiply-add pipeline |
| US7428566B2 (en) * | 2004-11-10 | 2008-09-23 | Nvidia Corporation | Multipurpose functional unit with multiply-add and format conversion pipeline |
| US7225323B2 (en) * | 2004-11-10 | 2007-05-29 | Nvidia Corporation | Multi-purpose floating point and integer multiply-add functional unit with multiplication-comparison test addition and exponent pipelines |
| JP4891252B2 (ja) * | 2004-11-10 | 2012-03-07 | エヌヴィディア コーポレイション | 汎用乗算加算機能ユニット |
| JP2006228121A (ja) * | 2005-02-21 | 2006-08-31 | Toshiba Corp | 演算処理装置 |
| US8037119B1 (en) | 2006-02-21 | 2011-10-11 | Nvidia Corporation | Multipurpose functional unit with single-precision and double-precision operations |
| US8051123B1 (en) | 2006-12-15 | 2011-11-01 | Nvidia Corporation | Multipurpose functional unit with double-precision and filtering operations |
| US8106914B2 (en) * | 2007-12-07 | 2012-01-31 | Nvidia Corporation | Fused multiply-add functional unit |
| US10838718B2 (en) * | 2017-09-28 | 2020-11-17 | Fujitsu Limited | Processing device, arithmetic unit, and control method of processing device |
| JP7115211B2 (ja) * | 2018-10-18 | 2022-08-09 | 富士通株式会社 | 演算処理装置および演算処理装置の制御方法 |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4825400A (en) * | 1986-01-13 | 1989-04-25 | General Electric Company | Floating point accumulator circuit |
| US5590365A (en) * | 1990-03-30 | 1996-12-31 | Kabushiki Kaisha Toshiba | Pipeline information processing circuit for floating point operations |
| US5247471A (en) * | 1991-12-13 | 1993-09-21 | International Business Machines Corporation | Radix aligner for floating point addition and subtraction |
| US5957997A (en) * | 1997-04-25 | 1999-09-28 | International Business Machines Corporation | Efficient floating point normalization mechanism |
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1998
- 1998-08-12 JP JP22826798A patent/JP3600026B2/ja not_active Expired - Fee Related
-
1999
- 1999-08-11 US US09/372,135 patent/US6363476B1/en not_active Expired - Fee Related
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Also Published As
| Publication number | Publication date |
|---|---|
| US6363476B1 (en) | 2002-03-26 |
| JP3600026B2 (ja) | 2004-12-08 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20040812 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20040824 |
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| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20040915 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20070924 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080924 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080924 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090924 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090924 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100924 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110924 Year of fee payment: 7 |
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