JPH0239325A - マイクロ・シーケンス制御方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はマイクロ・シーケンス制御方式に関し。

特に内部レジスタの内容によるマイクロ命令の分岐のた
めのマイクロ・シーケンス制御方式に関する。

〔従来の技術〕

従来、この種の任意のレジスタの内容によるマイクロ命
令の分岐においては２分岐判定したいレジスタの内容を
格納する専用のレジスタＡとマスク・ビット・・ぐター
ンを格納するそれ専用のレジスタＢ、および前記レジス
タＡと一致をとりたい要求ビット・・母ターンを格納す
るそれ専用のレジスタＣが各々用意されていた。マスク
・ビット・・ぐターンと要求ビット・ノやターンは各々
マイクロ命令中に記述され、マイクロ命令を実行するこ
とで各々レゾスタＢ、レゾスタＣに格納される。

また、複数ビットの状態によってマイクロ分岐するもの
として、良く知られるものにマルチ・ブランチがある。

〔発明が解決しようとする課題〕

上述した従来技術は２分岐判定したいレジスタの内容を
専用のレジスタＡに格納するのに１マイクロ命令を費し
、同様にマスク・ビット・パターンや要求ビット・ノ、
？ターンを各々専用のレジスタＢ、レジスタＣに格納す
るのに１マイクロ命令を費やす。またマスク・ビット・
ツクターンや要求ビット・パターンのビット幅が大きく
なると、その分マイクロ命令のビット幅を広げなければ
ならずマイクロ命令を蓄えるＲＯＭまたはＲＡＭの容量
増大につながる。そうでなければマスク・ビット・パタ
ーンと要求ビット・ノ！ターンの専用レジスタへの格納
を同一マイクロ命令で実行するのはあきらめ、各々別の
マイクロ命令を実行することになシ。

更に分岐成否判定まで時間のかかるという欠点がある。

また、マイクロ命令のマルチ・ブランチは、複数ビット
の状態値により各々違ったアドレスに分岐することが出
来るが、そのため、マイクロ命令を蓄えるＲＯＭまたは
ＲＡＭの消費が大きく、そんなに多用できるものではな
い。またマルチ・ブランチの分岐先はある程度範囲があ
り遠く離れたアドレスに分岐することはできないという
欠点もある。

本発明の目的は、上記欠点を除去したマイクロ・７−ケ
ンス制御方式を提供することにある。

〔課題を解決するための手段〕

本発明によれば。

マイクロ命令に、内部レジスタの任意のビット位置と前
記任意のビット位置からの任意のビット幅を指定するこ
とを可能とする手段と。

前記マイクロ命令に、任意の幅のビット・パターンを直
接指定することを可能にする手段と。

前記任意のビット位置と前記任意のビット幅により内部
パス幅分のマスク・ビット・パターンを生成する手段と
。

前記任意のビット位置の指定によシ前記ビット・／εタ
ーンをシフトさせる手段と。

前記内部パス上に出力されたレジスタの内容と。

シフト後の前記ゼット・パターンを１ビットずつ比較す
る比較手段と。

該比較手段によシ出力された１ビットごとの比較結果か
ら、前記マスク・ビット・・ぐターンによって指定され
た非マスク・ビットに対応する結果のみ抜き出す抜き出
し手段と。

該抜き出し手段により出力された結果をマイクロ命令の
分岐条件のひとつに組み入れる手段と。

を含み、前記内部パスに接続されている任意の内部レジ
スタの任意のビット、または連続した複数ビットの状態
と、マイクロ命令で指定された前記ビット・パターンと
が完全に一致した場合に、マイクロ分岐が行なわれるこ
とを特徴とするマイクロ・シーケンス方式が得られる。

〔実施例〕

次に本発明について図面を参照して説明する。

第１図は本発明の一実施例のブロック構成図である。１
はＲＯＭまたはＲＡＭから読み出されたマイクロ命令を
格納するマイクロ命令レジスタである（以後μレジスタ
と記す）；、１０は１６ビット幅の内部バスであり、１
６ビットの内部レジスタ２０．２１．２２が接続されて
いる。

μレジスタに格納されたマイクロ命令はＡからＥまでの
フィールドて分かれており、Ａ（５ビット）ハマイクロ
・コード・フィールド、Ｂ（５ビット）は内部バス１０
に接続されている内部レジスタの指定フィールド、Ｃ（
４ビット）は内部レジスタの任意のビット位置を指定す
るフィールド。

Ｄ（３ビット）は任意のビット幅（０〜７ビットの範囲
）を指定するフィールド、Ｅ（７ビット）は任意の内部
レジスタの一部分と一致するかしないかを見たいビット
・パターンをダイレクトに指定するフィールドである。

Ｃフィールドは７ビット用意されているが、指定したい
ビット・Ｉ？ターンが７ビットに満たない場合は左づめ
で指定する。

また当然ながら８ビット以上の指定は不可能である。

２は右方向シフタであり、出力は７ビットである。初期
値はａｌｌ　Ｑであｔ）、Ｄフィールドで指定されたビ
ット数だけ左側から１がつまっていくシフタである。

３も同様に右方向シフタであり、出力は１６ビットであ
る。上で述べた右方向シフタ２の７ビットの出力が左詰
めに入力され（残りの右側９ビットはａｌｌ　Ｏ）　、
　Ｃフィールドで指定されたビット数だけ右方向にシフ
トされ、空となる左側のビット位置には０が詰まる。こ
の右方向シフタ３の１６ビットの出力がマスク・ビット
・パターンとなる。０がマスク・ビットで、１が非マス
ク・ビットである。Ｃフィールドに４≠、Ｄフィールド
に０ＬＩＢを設定したとき（つまり、４ビット目から６
ビット目の３ビットを非マスク・ビットと定義し、残り
のビットをマスク・ビットと定義したトキ）のマスク・
ビット・ノＰターンの生成のされ方を第３図に示す。

４はＣフィールドで指定された７ビソトのビット・・ぐ
ターンを入力として、Ｃフィールドで指定されたビット
数だけ右方向にシフトさせる右方向７フタで、出力は１
６ビットでちる。この出力は入力の７ビット以外のビッ
トはＤｏｎｔ　Ｃａｒｅで良い。

７はＡフィールドのマイクロ・コードを入力とするマイ
クロ命令デコーダ（以後μデコーダと記す）であり、内
部レジスタを内部バスに出力することを指示する信号１
００や、後述するフリップフロップ８のストローブ信号
を生成する。９はＢフィールドとμデコーダ７の出力信
号１００を入力として、内部レジスタ群のどれかひとつ
を内部バス上に出力するようなイネーブル信号生成回路
である。

５は内部バス上に乗っているデータと右方向シフタ４の
出力を各ビット毎に比較するコ／・ぐレータで、２人力
ＥＮＯＲで構成される。コンパレータ５の出力は１６ビ
ットで２つの入力の値が一致していれば１が、不一致な
らばＯが出力される。

６は右方向シフタ３の出力であるマスク・ビット・パタ
ーンとコン・ぐレータ５の出力を入力として、非マスク
・ビット（マスク・ビット・ツクターン中、１の値をと
るビット）の位置と同じ位置のコンパレータ出力がすべ
て１であるかどうかを判定する回路（以後一致検出回路
と記す）である。

すべて１であった場合は１が出力され、そうでない場合
は０が出力される。この出力はフリップフロップ８に格
納される。一致検出回路６の回路図を第４図に示す。

これまで説明した機能により、任意の内部レジスタの任
意のビット列（最大７ビット）の状態（−Ｊ？ターン）
がマイクロ命令のＣフィールドで指定したビット・パタ
ーンと一致するかしないかを判定することができる。例
えば、内部レジスタ２１の４ピント目から６ビット目ま
での３ビットがｌ０ＩＢであるかどうかを判定するには
マイクロ命令のＢフィールドに内部レジスタ２１を指定
するように設定し、Ｃフィールドには０１００Ｂ、Ｄフ
ィールドには０ＩＩＢ、Ｃフィールドには１０１藁←コ
Ｂ（簀はＤｏｎ’ｔ　Ｃａｒｅを表わす）を設定すれば
良く、内部レジスタ２１の４ビット目から６ビット目ま
での３ビットが１０１Ｂならばフリップ７０ツｆ８には
１が、そうでなければＯが格納される。

第２図は上で述べたフリップ７０ツｆ８の状態が１であ
るときマイクロ分岐することを可能にするハードウェア
構成図である。μレジスタＴには。

第１図で記述したマイクロ命令の次のアドレスに位置す
るマイクロ命令が格納される。マイクロ・コードを指定
するＡフィールドは共通のものであるが、Ｆ（１０ビッ
ト）は分岐先のアドレスを直接指定するフィールドであ
る。３ｏはマイクロアドレスレジスタで、４０はマイク
ロ・アドレス線で、マイクロ命令の格納されているＲＡ
ＭまたはＲＯＭのアドレス端子と接続されている。Ａフ
ィールドのマイクロ・コードはμデコーダ７に入力され
、出力信号１０２を出す。出力信号１０２がアクティブ
のときは、フリップフロップ８の状態が１ならば、Ｆフ
ィールドに設定されたアドレスに制御を移し、０ならば
分岐せずに後続マイクロ命令を実行する。また出力信号
１０２がインアクティブのときはフリップフロップ８の
状態にかかわらず分岐せずに後続マイクロ命令を実行す
る。

〔発明の効果〕

以上説明したように本発明は、マスク・ビット・パター
ンを生成する方法として、ビット位置とビット幅を指定
するので、マスク・ビット・パターンを直接指定するよ
りはマイクロ命令のビット幅を専有しないですむ。また
比較されるビット列は常に内部・ぐスに出力され、内部
バス上に乗っているデータがコンノやレータに入力され
るため、マイクロ命令のし・ゾスタ指定フィールドの設
定を変えるだけで任意の内部レジスタを選択することが
できる。

また、マイクロ分岐判定のために専用に使うし・ゾスタ
類は皆無なので、し・ゾスタ転送などの余計なことをす
る必要がなく、２命令でマイクロ分岐を終了することが
できる・

【図面の簡単な説明】

第１図は本発明の一実施例のブロック構成図。 第２図は本発明においてマイクロ分岐するときの一例の
構成図、第３図は本発明においてマスク・ビット・・や
ターンが生成される例を示す図、第４図は第１図におけ
る一致検出回路の一例の回路図である。 １・・・マイクロ命令レジスタ、２・・・右方向シフタ
（左側よりシフトされた数だけ１が入る）、３・・・右
方向シフタ（左側よりシフトされた数だけ０が入る）、
４・・・右方向シフタ、５・・・コンノＥレータ。 ６・・・一致検出回路、７・・・マイクロ・コード・デ
コーダ、８・・・フリップフロップ、９・・・レジスタ
・イネーブル信号生成回路、１０・・・内部パス、２０
〜２２・・・内部レジスタ、３０・・・マイクロ・アド
レス・レジスタ、４０・・・マイクロ・アドレス線第２
図

Claims (1)

1. 【特許請求の範囲】 １、内部レジスタが複数個接続されている内部バスを有
   し、前記内部レジスタの識別フィールドをもつマイクロ
   命令により前記内部レジスタの内容を前記内部バスに出
   力する制御を行なうマイクロプログラミング方式の情報
   処理装置において、前記マイクロ命令に、前記内部レジ
   スタの任意のビット位置と前記任意のビット位置からの
   任意のビット幅を指定させると共に、任意の幅のビット
   ・パターンを指定させるようにし、 前記任意のビット位置と前記任意のビット幅により前記
   内部バス幅分のマスク・ビットパターンを生成する手段
   と、 前記任意のビット位置の指定により前記ビット・パター
   ンをシフトさせる手段と、 前記内部バス上に出力されたレジスタの内容とシフト後
   の前記ビット・パターンを１ビットずつ比較する比較手
   段と、 該比較手段により出力された１ビットごとの比較結果か
   ら、前記マスク・ビット・パターンによって指定された
   非マスク・ビットに対応する結果のみ抜きだす抜き出し
   手段と、 該抜き出し手段により出力された結果をマイクロ命令の
   分岐条件のひとつに組み入れる手段とを含み、前記内部
   バスに接続されている任意の内部レジスタの任意のビッ
   ト、または連続した複数ビットの状態と、マイクロ命令
   で指定された前記ビット・パターンとが完全に一致した
   場合に、マイクロ分岐が行なわれることを特徴とするマ
   イクロ・シーケンス制御方式。