JPH10320378A - 演算装置 - Google Patents
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- JPH10320378A JPH10320378A JP9128685A JP12868597A JPH10320378A JP H10320378 A JPH10320378 A JP H10320378A JP 9128685 A JP9128685 A JP 9128685A JP 12868597 A JP12868597 A JP 12868597A JP H10320378 A JPH10320378 A JP H10320378A
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- G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
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- G06F7/5443—Sum of products
Abstract
(57)【要約】
【課題】 サイズが小さくかつ演算速度が速い、２つの
積の和を演算するブレンディング演算装置を提供する。 【解決手段】 ソースデータＳＲＣおよび目的データＤ
ＳＴを予め加算するプレ加算器１１と、プレ加算器１１
からの和、ソースデータＳＲＣ、目的データＤＳＴ、ま
たは０を選択して部分積を生成するセレクタ１２０〜１
２３，１３０〜１３３，１４０〜１４３，１５０〜１５
３とを設けることにより、加算器１６０〜１６３，１７
０〜１７３，１８０〜１８３，１９０〜１９３からなる
加算器ツリーのサイズを半減し、この加算器ツリーによ
って部分積の和を算出する。
積の和を演算するブレンディング演算装置を提供する。 【解決手段】 ソースデータＳＲＣおよび目的データＤ
ＳＴを予め加算するプレ加算器１１と、プレ加算器１１
からの和、ソースデータＳＲＣ、目的データＤＳＴ、ま
たは０を選択して部分積を生成するセレクタ１２０〜１
２３，１３０〜１３３，１４０〜１４３，１５０〜１５
３とを設けることにより、加算器１６０〜１６３，１７
０〜１７３，１８０〜１８３，１９０〜１９３からなる
加算器ツリーのサイズを半減し、この加算器ツリーによ
って部分積の和を算出する。
Description
【０００１】
【発明の属する技術分野】本発明は演算装置に関し、さ
らに詳しくは、２つの積の和を演算する演算装置に関す
る。
らに詳しくは、２つの積の和を演算する演算装置に関す
る。
【０００２】
【従来の技術】３次元グラフィックス処理機能を備えた
フレームバッファメモリにおいては、画面上手前側に位
置する透明な物体を表示するために、その透明な物体の
色データを画面上奥側に位置する物体の色データとブレ
ンドするブレンディングユニットが設けられている。た
とえばシリコン・グラフィックス・インコーポレイテッ
ド（Silicon Graphics, Inc.）が提供するオープン・グ
ラフィック・ライブラリー（ＯｐｅｎＧＬ）において
は、ソースデータ（画面上手前側に位置する透明な物体
を表示するために外部から与えられる新しい色データ）
をＳＲＣ、そのソースデータのブレンディング係数をＦ
ＳＲＣ、目的データ（画面上奥側に位置する物体を表示
するために既にフレームバッファメモリに格納されてい
る古い色データ）をＤＳＴ、さらにその目的データのブ
レンディング係数をＦＤＳＴとすると、フレームバッフ
ァメモリに新たに格納されるブレンドデータＢＬＥＮＤ
は次の式（１）で表わされる。
フレームバッファメモリにおいては、画面上手前側に位
置する透明な物体を表示するために、その透明な物体の
色データを画面上奥側に位置する物体の色データとブレ
ンドするブレンディングユニットが設けられている。た
とえばシリコン・グラフィックス・インコーポレイテッ
ド（Silicon Graphics, Inc.）が提供するオープン・グ
ラフィック・ライブラリー（ＯｐｅｎＧＬ）において
は、ソースデータ（画面上手前側に位置する透明な物体
を表示するために外部から与えられる新しい色データ）
をＳＲＣ、そのソースデータのブレンディング係数をＦ
ＳＲＣ、目的データ（画面上奥側に位置する物体を表示
するために既にフレームバッファメモリに格納されてい
る古い色データ）をＤＳＴ、さらにその目的データのブ
レンディング係数をＦＤＳＴとすると、フレームバッフ
ァメモリに新たに格納されるブレンドデータＢＬＥＮＤ
は次の式（１）で表わされる。
【０００３】 ＢＬＥＮＤ＝ＳＲＣ×ＦＳＲＣ＋ＤＳＴ×ＦＤＳＴ …（１）
【０００４】
【発明が解決しようとする課題】上記式（１）で表わさ
れるような演算を行なうために、一般にブレンディング
ユニットには２つの乗算器と１つの加算器とが必要であ
る。たとえば、ワレス方式の乗算器（Wallace Tree）を
用いると、２つの乗算器ツリー（Adder Tree）が必要と
なるため、ブレンディングユニットのサイズが大きくな
るという問題がある。また、乗算を２回行なう必要があ
るため、演算速度が遅くなるという問題もある。
れるような演算を行なうために、一般にブレンディング
ユニットには２つの乗算器と１つの加算器とが必要であ
る。たとえば、ワレス方式の乗算器（Wallace Tree）を
用いると、２つの乗算器ツリー（Adder Tree）が必要と
なるため、ブレンディングユニットのサイズが大きくな
るという問題がある。また、乗算を２回行なう必要があ
るため、演算速度が遅くなるという問題もある。
【０００５】本発明は上記のような問題を解消するため
になされたもので、その目的はサイズがより小さくかつ
演算速度がより速い演算装置を提供することである。
になされたもので、その目的はサイズがより小さくかつ
演算速度がより速い演算装置を提供することである。
【０００６】
【課題を解決するための手段】請求項１に係る演算装置
は、ｍビットの第１の乗数およびｎビットの第１の被乗
数の積と、ｍビットの第２の乗数およびｎビットの第２
の被乗数の積との和を演算する演算装置であって、第１
の加算手段と、ｍ個の選択手段と、加算器ツリーとを備
える。第１の加算手段は、第１の被乗数と第２の被乗数
とを加算する。ｍ個の選択手段の各々は、第１および第
２の乗数の対応するビットに応じて、第１の被乗数、第
２の被乗数、第１の加算手段からの第１および第２の被
乗数の和、および０のうち１つを選択して部分積を生成
する。加算器ツリーは、ｍ個の選択手段からのｍ個の部
分積を１ビットずつシフトしてそのシフトした部分積の
和を算出する。
は、ｍビットの第１の乗数およびｎビットの第１の被乗
数の積と、ｍビットの第２の乗数およびｎビットの第２
の被乗数の積との和を演算する演算装置であって、第１
の加算手段と、ｍ個の選択手段と、加算器ツリーとを備
える。第１の加算手段は、第１の被乗数と第２の被乗数
とを加算する。ｍ個の選択手段の各々は、第１および第
２の乗数の対応するビットに応じて、第１の被乗数、第
２の被乗数、第１の加算手段からの第１および第２の被
乗数の和、および０のうち１つを選択して部分積を生成
する。加算器ツリーは、ｍ個の選択手段からのｍ個の部
分積を１ビットずつシフトしてそのシフトした部分積の
和を算出する。
【０００７】請求項２に係る演算装置は、請求項１の構
成に加えて、ｍ個の選択手段の各々は、ｎ個のセレクタ
を含む。ｎ個のセレクタの各々は、第１および第２の乗
数の対応するビットの両方が１のとき第１および第２の
被乗数の和の対応するビットを選択し、第１の乗数の対
応するビットが１でかつ第２の乗数の対応するビットが
０のとき第１の被乗数の対応するビットを選択し、第１
の乗数の対応するビットが０でかつ第２の乗数の対応す
るビットが１のとき第２の被乗数の対応するビットを選
択し、第１および第２の乗数の対応するビットの両方が
０のとき０を選択する。
成に加えて、ｍ個の選択手段の各々は、ｎ個のセレクタ
を含む。ｎ個のセレクタの各々は、第１および第２の乗
数の対応するビットの両方が１のとき第１および第２の
被乗数の和の対応するビットを選択し、第１の乗数の対
応するビットが１でかつ第２の乗数の対応するビットが
０のとき第１の被乗数の対応するビットを選択し、第１
の乗数の対応するビットが０でかつ第２の乗数の対応す
るビットが１のとき第２の被乗数の対応するビットを選
択し、第１および第２の乗数の対応するビットの両方が
０のとき０を選択する。
【０００８】請求項３に係る演算装置は、請求項２の構
成に加えて、加算器ツリーはアレイ状に配列された複数
の加算器を含む。複数の加算器の各々は、その加算器よ
りも第１および第２の乗数のビットに対して１つ下位の
ｎ個の加算器のうち対応する１つの加算器のキャリー出
力に接続されたキャリー入力と、ｎ個のセレクタのうち
対応する１つのセレクタの出力に接続された第１のデー
タ入力と、対応する１つの加算器よりも第１および第２
の被乗数のビットに対して１つ上位の加算器のデータ出
力に接続された第２のデータ入力と、データ出力と、キ
ャリー出力とを有する。
成に加えて、加算器ツリーはアレイ状に配列された複数
の加算器を含む。複数の加算器の各々は、その加算器よ
りも第１および第２の乗数のビットに対して１つ下位の
ｎ個の加算器のうち対応する１つの加算器のキャリー出
力に接続されたキャリー入力と、ｎ個のセレクタのうち
対応する１つのセレクタの出力に接続された第１のデー
タ入力と、対応する１つの加算器よりも第１および第２
の被乗数のビットに対して１つ上位の加算器のデータ出
力に接続された第２のデータ入力と、データ出力と、キ
ャリー出力とを有する。
【０００９】請求項４に係る演算装置は、請求項１から
３のいずれかの構成に加えて、反転手段と、第２の加算
手段とをさらに備える。反転手段は、ｍ個の部分積の最
上位ビットを反転する。第２の加算手段は、ｍ個の部分
積のうち第１および第２の乗数の最下位ビットに応じて
生成された部分積の最上位ビットと、第１および第２の
乗数の最上位ビットに応じて生成された部分積の最上位
ビットよりも１つ上位ビットとにそれぞれ１を加算す
る。
３のいずれかの構成に加えて、反転手段と、第２の加算
手段とをさらに備える。反転手段は、ｍ個の部分積の最
上位ビットを反転する。第２の加算手段は、ｍ個の部分
積のうち第１および第２の乗数の最下位ビットに応じて
生成された部分積の最上位ビットと、第１および第２の
乗数の最上位ビットに応じて生成された部分積の最上位
ビットよりも１つ上位ビットとにそれぞれ１を加算す
る。
【００１０】請求項５に係る演算装置は、請求項１から
３のいずれかの構成に加えて、リセット手段をさらに備
える。リセット手段は、第１および第２の乗数の上位ビ
ットに応じて生成された部分積の上位ビットと、第１お
よび第２の乗数の下位ビットに応じて生成された部分積
の下位ビットとをゼロにリセットする。
３のいずれかの構成に加えて、リセット手段をさらに備
える。リセット手段は、第１および第２の乗数の上位ビ
ットに応じて生成された部分積の上位ビットと、第１お
よび第２の乗数の下位ビットに応じて生成された部分積
の下位ビットとをゼロにリセットする。
【００１１】
【発明の実施の形態】以下、本発明の実施の形態を図面
を参照して詳しく説明する。なお、図中同一または相当
部分には同一符号を付し、その説明は繰返さない。
を参照して詳しく説明する。なお、図中同一または相当
部分には同一符号を付し、その説明は繰返さない。
【００１２】一般に、２つの乗算器を用いて上記式
（１）で表わされるブレンディング演算を行なう場合、
図１に示されるように、目的データＤＳＴ全体にそのブ
レンディング係数ＦＤＳＴの各ビットを乗じることによ
り複数の部分積１を生成し、さらにそれとは別に、ソー
スデータＳＲＣ全体にそのブレンディング係数ＦＳＲＣ
の各ビットを乗じることにより複数の部分積２を生成す
る。複数の部分積１の和を算出することにより目的デー
タＤＳＴとブレンディング係数ＦＤＳＴとの積が得ら
れ、複数の部分積２の和を算出することによりソースデ
ータＳＲＣとブレンディング係数ＦＳＲＣとの積が得ら
れる。これら２つの積を加算器３で加算することにより
ブレンドデータＢＬＥＮＤが得られる。
（１）で表わされるブレンディング演算を行なう場合、
図１に示されるように、目的データＤＳＴ全体にそのブ
レンディング係数ＦＤＳＴの各ビットを乗じることによ
り複数の部分積１を生成し、さらにそれとは別に、ソー
スデータＳＲＣ全体にそのブレンディング係数ＦＳＲＣ
の各ビットを乗じることにより複数の部分積２を生成す
る。複数の部分積１の和を算出することにより目的デー
タＤＳＴとブレンディング係数ＦＤＳＴとの積が得ら
れ、複数の部分積２の和を算出することによりソースデ
ータＳＲＣとブレンディング係数ＦＳＲＣとの積が得ら
れる。これら２つの積を加算器３で加算することにより
ブレンドデータＢＬＥＮＤが得られる。
【００１３】上記演算は、複数の部分積１の和と複数の
部分積２の和とをそれぞれ別々に算出した後、それら２
つの和を加算しているが、図２に示されるように、ブレ
ンディング係数ＦＤＳＴおよびＦＳＲＣの同一ビットに
対応する１つの部分積１と１つの部分積２との和を先に
算出し、しかる後、それら複数の和を加算してもよい。
ここで、１つの部分積１と１つの部分積２との和は、Ｄ
ＳＴ＋ＳＲＣ，ＤＳＴ，ＳＲＣ，０の４通りしかない。
部分積２の和とをそれぞれ別々に算出した後、それら２
つの和を加算しているが、図２に示されるように、ブレ
ンディング係数ＦＤＳＴおよびＦＳＲＣの同一ビットに
対応する１つの部分積１と１つの部分積２との和を先に
算出し、しかる後、それら複数の和を加算してもよい。
ここで、１つの部分積１と１つの部分積２との和は、Ｄ
ＳＴ＋ＳＲＣ，ＤＳＴ，ＳＲＣ，０の４通りしかない。
【００１４】たとえば、ソースデータＳＲＣが０１０１
2 （５10）、ブレンディング係数ＦＳＲＣが００１１2
（３10）の場合、積ＳＲＣ×ＦＳＲＣは次の数１のよう
に算出される。
2 （５10）、ブレンディング係数ＦＳＲＣが００１１2
（３10）の場合、積ＳＲＣ×ＦＳＲＣは次の数１のよう
に算出される。
【００１５】
【数１】
【００１６】上記数１から明らかなように、ブレンディ
ング係数ＦＳＲＣの各ビットは０か１であるため、ソー
スデータＳＲＣとブレンディング係数ＦＳＲＣの各ビッ
トとの部分積は０かソースデータＳＲＣそのものにな
る。
ング係数ＦＳＲＣの各ビットは０か１であるため、ソー
スデータＳＲＣとブレンディング係数ＦＳＲＣの各ビッ
トとの部分積は０かソースデータＳＲＣそのものにな
る。
【００１７】また、目的データＤＳＴが１００１2 （９
10）、ブレンディング係数ＦＤＳＴが１０１０2 （１０
10）の場合、積ＤＳＴ×ＦＤＳＴは次の数２のように算
出される。
10）、ブレンディング係数ＦＤＳＴが１０１０2 （１０
10）の場合、積ＤＳＴ×ＦＤＳＴは次の数２のように算
出される。
【００１８】
【数２】
【００１９】上記数２から明らかなように、ブレンディ
ング係数ＦＤＳＴの各ビットは０か１であるため、目的
データＤＳＴとブレンディング係数ＦＤＳＴの各ビット
との部分積は０か目的データＤＳＴそのものになる。
ング係数ＦＤＳＴの各ビットは０か１であるため、目的
データＤＳＴとブレンディング係数ＦＤＳＴの各ビット
との部分積は０か目的データＤＳＴそのものになる。
【００２０】したがって、部分積１と部分積２との和
は、上述したように、ＤＳＴ＋ＳＲＣ、ＤＳＴ、ＳＲ
Ｃ、または０になる。
は、上述したように、ＤＳＴ＋ＳＲＣ、ＤＳＴ、ＳＲ
Ｃ、または０になる。
【００２１】後述する本発明の実施の形態は、このよう
なブレンディング演算の性質に鑑み、ソースデータおよ
び目的データの和を予め算出するプレ加算器を備えたこ
とを特徴としている。
なブレンディング演算の性質に鑑み、ソースデータおよ
び目的データの和を予め算出するプレ加算器を備えたこ
とを特徴としている。
【００２２】［実施の形態１］図３は、本発明の実施の
形態１によるブレンディング演算装置の構成を示す概念
図である。同図を参照して、このブレンディング演算装
置は、ソースデータＳＲＣと目的データＤＳＴとを加算
するプレ加算器１１を備える。ブレンディング係数ＦＳ
ＲＣおよびＦＤＳＴの各ビットに応じて、ソースデータ
ＳＲＣ、目的データＤＳＴ、目的データおよびソースデ
ータの和ＤＳＴ＋ＳＲＣ、および０のうち１つを選択す
ることにより部分積４が生成される。ブレンディング係
数ＦＤＳＴのあるビットとそれに対応するブレンディン
グ係数ＦＳＲＣのビットとの両方が１のとき、和ＤＳＴ
＋ＳＲＣが選択される。ブレンディング係数ＦＤＳＴの
あるビットが１でかつそれに対応するブレンディング係
数ＦＳＲＣのビットが０のとき、目的データＤＳＴが選
択される。ブレンディング係数ＦＤＳＴのあるビットが
０でかつそれに対応するブレンディング係数ＦＳＲＣの
ビットが１のとき、ソースデータＳＲＣが選択される。
ブレンディング係数ＦＤＳＴのあるビットとそれに対応
するブレンディング係数ＦＳＲＣのビットとの両方が０
のとき、０が選択される。
形態１によるブレンディング演算装置の構成を示す概念
図である。同図を参照して、このブレンディング演算装
置は、ソースデータＳＲＣと目的データＤＳＴとを加算
するプレ加算器１１を備える。ブレンディング係数ＦＳ
ＲＣおよびＦＤＳＴの各ビットに応じて、ソースデータ
ＳＲＣ、目的データＤＳＴ、目的データおよびソースデ
ータの和ＤＳＴ＋ＳＲＣ、および０のうち１つを選択す
ることにより部分積４が生成される。ブレンディング係
数ＦＤＳＴのあるビットとそれに対応するブレンディン
グ係数ＦＳＲＣのビットとの両方が１のとき、和ＤＳＴ
＋ＳＲＣが選択される。ブレンディング係数ＦＤＳＴの
あるビットが１でかつそれに対応するブレンディング係
数ＦＳＲＣのビットが０のとき、目的データＤＳＴが選
択される。ブレンディング係数ＦＤＳＴのあるビットが
０でかつそれに対応するブレンディング係数ＦＳＲＣの
ビットが１のとき、ソースデータＳＲＣが選択される。
ブレンディング係数ＦＤＳＴのあるビットとそれに対応
するブレンディング係数ＦＳＲＣのビットとの両方が０
のとき、０が選択される。
【００２３】たとえば上記と同様に、目的データＤＳＴ
が１００１2 、ブレンディング係数ＦＤＳＴが１０１０
2 、ソースデータＳＲＣが０１０１2 、ブレンディング
係数ＦＳＲＣが００１１2 の場合、プレ加算器１１が和
ＤＳＴ＋ＳＲＣとして１１１０2 （１３10）を予め用意
する。
が１００１2 、ブレンディング係数ＦＤＳＴが１０１０
2 、ソースデータＳＲＣが０１０１2 、ブレンディング
係数ＦＳＲＣが００１１2 の場合、プレ加算器１１が和
ＤＳＴ＋ＳＲＣとして１１１０2 （１３10）を予め用意
する。
【００２４】ブレンディング係数ＦＤＳＴの第０ビット
（最下位ビット）は０でかつブレンディング係数ＦＳＲ
Ｃの第０ビットは１であるため、この第０ビットに応じ
て生成される部分積は次の数３に示されるように０１０
１2 （ＳＲＣ）となる。また、ブレンディング係数ＦＤ
ＳＴおよびＦＳＲＣの第１ビットはいずれも１であるた
め、この第１ビットに応じて生成される部分積は１１１
０2 （ＤＳＴ＋ＳＲＣ）となる。また、ブレンディング
係数ＦＤＳＴおよびＦＳＲＣの第２ビットはいずれも０
であるため、この第２ビットに応じて生成される部分積
は００００2 となる。そして、ブレンディング係数ＦＤ
ＳＴの第３ビット（最上位ビット）は１でかつブレンデ
ィング係数ＦＳＲＣの第３ビットは０であるため、この
第３ビットに応じて生成される部分積は１００１2 （Ｄ
ＳＴ）となる。
（最下位ビット）は０でかつブレンディング係数ＦＳＲ
Ｃの第０ビットは１であるため、この第０ビットに応じ
て生成される部分積は次の数３に示されるように０１０
１2 （ＳＲＣ）となる。また、ブレンディング係数ＦＤ
ＳＴおよびＦＳＲＣの第１ビットはいずれも１であるた
め、この第１ビットに応じて生成される部分積は１１１
０2 （ＤＳＴ＋ＳＲＣ）となる。また、ブレンディング
係数ＦＤＳＴおよびＦＳＲＣの第２ビットはいずれも０
であるため、この第２ビットに応じて生成される部分積
は００００2 となる。そして、ブレンディング係数ＦＤ
ＳＴの第３ビット（最上位ビット）は１でかつブレンデ
ィング係数ＦＳＲＣの第３ビットは０であるため、この
第３ビットに応じて生成される部分積は１００１2 （Ｄ
ＳＴ）となる。
【００２５】
【数３】
【００２６】これら４つの部分積を１ビットずつシフト
してそのシフトした部分積の和を算出すると、結果とし
て１１０１００１2 （１０５10）のブレンドデータＢＬ
ＥＮＤが得られる。
してそのシフトした部分積の和を算出すると、結果とし
て１１０１００１2 （１０５10）のブレンドデータＢＬ
ＥＮＤが得られる。
【００２７】図４は、図３に示されたブレンディング演
算装置の具体的な構成を示すブロック図である。このブ
レンディング演算装置は、４ビットのソースデータＳＲ
Ｃ［３：０］および４ビットのブレンディング係数ＦＳ
ＲＣ［３：０］の積と、４ビットの目的データＤＳＴ
［３：０］および４ビットのブレンディング係数ＦＤＳ
Ｔ［３：０］の積との和を演算する。
算装置の具体的な構成を示すブロック図である。このブ
レンディング演算装置は、４ビットのソースデータＳＲ
Ｃ［３：０］および４ビットのブレンディング係数ＦＳ
ＲＣ［３：０］の積と、４ビットの目的データＤＳＴ
［３：０］および４ビットのブレンディング係数ＦＤＳ
Ｔ［３：０］の積との和を演算する。
【００２８】図４を参照して、このブレンディング演算
装置は、ソースデータＳＲＣおよび目的データＤＳＴの
和ＳＲＣ＋ＤＳＴを予め算出するプレ加算器１１と、部
分積を生成する４つの選択回路１２〜１５と、部分積の
和を算出する加算器ツリー（１６０〜１６３，１７０〜
１７３，１８０〜１８３，１９０〜１９３）とを備え
る。
装置は、ソースデータＳＲＣおよび目的データＤＳＴの
和ＳＲＣ＋ＤＳＴを予め算出するプレ加算器１１と、部
分積を生成する４つの選択回路１２〜１５と、部分積の
和を算出する加算器ツリー（１６０〜１６３，１７０〜
１７３，１８０〜１８３，１９０〜１９３）とを備え
る。
【００２９】プレ加算器１１はいわゆる順次桁上げ方式
であって、半加算器１１０、および全加算器１１１〜１
１３を含む。半加算器１１０は、データ入力Ａ、データ
出力Ｓ、キャリー入力ＣＩ、キャリー出力ＣＯを有す
る。目的データの第０ビットＤＳＴ［０］が半加算器１
１０のキャリー入力ＣＩに与えられる。ソースデータの
第０ビットＳＲＣ［０］が半加算器１１０のデータ入力
Ａに与えられる。全加算器１１１〜１１３の各々は、デ
ータ入力ＡおよびＢ、データ出力Ｓ、キャリー入力Ｃ
Ｉ、ならびにキャリー出力ＣＯを有する。目的データの
第１ビットＤＳＴ［１］は全加算器１１１のデータ入力
Ｂに与えられる。ソースデータの第１ビットＳＲＣ
［１］は全加算器１１１のデータ入力Ａに与えられる。
全加算器１１０のキャリー出力ＣＯは全加算器１１１の
キャリー入力ＣＩに与えられる。目的データの第２ビッ
トＤＳＴ［２］は全加算器１１２のデータ入力Ｂに与え
られる。ソースデータの第２ビットＳＲＣ［２］は全加
算器１１２のデータ入力Ａに与えられる。全加算器１１
１のキャリー出力ＣＯは全加算器１１２のキャリー入力
ＣＩに与えられる。目的データの第３ビットＤＳＴ
［３］は全加算器１１３のデータ入力Ｂに与えられる。
ソースデータの第３ビットＳＲＣ［３］は全加算器１１
３のデータ入力Ａに与えられる。全加算器１１２のキャ
リー出力ＣＯは全加算器１１３のキャリー入力ＣＩに与
えられる。
であって、半加算器１１０、および全加算器１１１〜１
１３を含む。半加算器１１０は、データ入力Ａ、データ
出力Ｓ、キャリー入力ＣＩ、キャリー出力ＣＯを有す
る。目的データの第０ビットＤＳＴ［０］が半加算器１
１０のキャリー入力ＣＩに与えられる。ソースデータの
第０ビットＳＲＣ［０］が半加算器１１０のデータ入力
Ａに与えられる。全加算器１１１〜１１３の各々は、デ
ータ入力ＡおよびＢ、データ出力Ｓ、キャリー入力Ｃ
Ｉ、ならびにキャリー出力ＣＯを有する。目的データの
第１ビットＤＳＴ［１］は全加算器１１１のデータ入力
Ｂに与えられる。ソースデータの第１ビットＳＲＣ
［１］は全加算器１１１のデータ入力Ａに与えられる。
全加算器１１０のキャリー出力ＣＯは全加算器１１１の
キャリー入力ＣＩに与えられる。目的データの第２ビッ
トＤＳＴ［２］は全加算器１１２のデータ入力Ｂに与え
られる。ソースデータの第２ビットＳＲＣ［２］は全加
算器１１２のデータ入力Ａに与えられる。全加算器１１
１のキャリー出力ＣＯは全加算器１１２のキャリー入力
ＣＩに与えられる。目的データの第３ビットＤＳＴ
［３］は全加算器１１３のデータ入力Ｂに与えられる。
ソースデータの第３ビットＳＲＣ［３］は全加算器１１
３のデータ入力Ａに与えられる。全加算器１１２のキャ
リー出力ＣＯは全加算器１１３のキャリー入力ＣＩに与
えられる。
【００３０】選択回路１２は、ブレンディング係数の第
０ビットＦＳＲＣ［０］およびＦＤＳＴ［０］に応じ
て、ソースデータＳＲＣ［３：０］、目的データＤＳＴ
［３：０］、プレ加算器１１からのソースおよび目的デ
ータの和ＳＲＣ［３：０］＋ＤＳＴ［３：０］、および
００００2 の４つのデータのうち１つを選択する。選択
回路１３は、ブレンディング係数の第１ビットＦＳＲＣ
［１］およびＦＤＳＴ［１］に応じて、上記４つのデー
タのうち１つを選択する。選択回路１４は、ブレンディ
ング係数の第２ビットＦＳＲＣ［２］およびＦＤＳＴ
［２］に応じて、上記４つのデータのうち１つを選択す
る。選択回路１５は、ブレンディング係数の第３ビット
ＦＳＲＣ［３］およびＦＤＳＴ［３］に応じて、上記４
つのデータのうち１つを選択する。
０ビットＦＳＲＣ［０］およびＦＤＳＴ［０］に応じ
て、ソースデータＳＲＣ［３：０］、目的データＤＳＴ
［３：０］、プレ加算器１１からのソースおよび目的デ
ータの和ＳＲＣ［３：０］＋ＤＳＴ［３：０］、および
００００2 の４つのデータのうち１つを選択する。選択
回路１３は、ブレンディング係数の第１ビットＦＳＲＣ
［１］およびＦＤＳＴ［１］に応じて、上記４つのデー
タのうち１つを選択する。選択回路１４は、ブレンディ
ング係数の第２ビットＦＳＲＣ［２］およびＦＤＳＴ
［２］に応じて、上記４つのデータのうち１つを選択す
る。選択回路１５は、ブレンディング係数の第３ビット
ＦＳＲＣ［３］およびＦＤＳＴ［３］に応じて、上記４
つのデータのうち１つを選択する。
【００３１】加算器ツリー（１６０〜１６３，１７０〜
１７３，１８０〜１８３，１９０〜１９３）は、選択回
路１２〜１５からの４つの部分積を１ビットずつシフト
してそのシフトした部分積の和を算出する。
１７３，１８０〜１８３，１９０〜１９３）は、選択回
路１２〜１５からの４つの部分積を１ビットずつシフト
してそのシフトした部分積の和を算出する。
【００３２】より具体的には、選択回路１２は、ソース
データＳＲＣ［３：０］および目的データＤＳＴ［３：
０］のビットに対応して４つのセレクタ１２０〜１２３
を含む。ブレンディング係数の第０ビットＦＳＲＣ
［０］およびＦＤＳＴ［０］の両方が１のとき、セレク
タ１２０〜１２３はそれぞれ加算器１１０〜１１３のデ
ータ出力Ｓを選択する。ブレンディング係数の第０ビッ
トＦＳＲＣ［０］が１でかつブレンディング係数の第０
ビットＦＤＳＴ［０］が０のとき、セレクタ１２０〜１
２３はそれぞれソースデータの第０〜第３ビットＳＲＣ
［０］〜ＳＲＣ［３］を選択する。ブレンディング係数
の第０ビットＦＳＲＣ［０］が０でかつブレンディング
係数の第０ビットＦＤＳＴ［０］が１のとき、セレクタ
１２０〜１２３はそれぞれ目的データの第０〜第３ビッ
トＤＳＴ［０］〜ＤＳＴ［３］を選択する。ブレンディ
ング係数の第０ビットＦＳＲＣ［０］およびＦＤＳＴ
［０］の両方が０のとき、セレクタ１２０〜１２３はそ
れぞれ０を選択する。選択回路１２はさらに、ブレンデ
ィング係数の第０ビットＦＳＲＣ［０］およびＦＤＳＴ
［０］の両方が１のときプレ加算器１１３のキャリー出
力ＣＯを選択するセレクタ１２４を含む。
データＳＲＣ［３：０］および目的データＤＳＴ［３：
０］のビットに対応して４つのセレクタ１２０〜１２３
を含む。ブレンディング係数の第０ビットＦＳＲＣ
［０］およびＦＤＳＴ［０］の両方が１のとき、セレク
タ１２０〜１２３はそれぞれ加算器１１０〜１１３のデ
ータ出力Ｓを選択する。ブレンディング係数の第０ビッ
トＦＳＲＣ［０］が１でかつブレンディング係数の第０
ビットＦＤＳＴ［０］が０のとき、セレクタ１２０〜１
２３はそれぞれソースデータの第０〜第３ビットＳＲＣ
［０］〜ＳＲＣ［３］を選択する。ブレンディング係数
の第０ビットＦＳＲＣ［０］が０でかつブレンディング
係数の第０ビットＦＤＳＴ［０］が１のとき、セレクタ
１２０〜１２３はそれぞれ目的データの第０〜第３ビッ
トＤＳＴ［０］〜ＤＳＴ［３］を選択する。ブレンディ
ング係数の第０ビットＦＳＲＣ［０］およびＦＤＳＴ
［０］の両方が０のとき、セレクタ１２０〜１２３はそ
れぞれ０を選択する。選択回路１２はさらに、ブレンデ
ィング係数の第０ビットＦＳＲＣ［０］およびＦＤＳＴ
［０］の両方が１のときプレ加算器１１３のキャリー出
力ＣＯを選択するセレクタ１２４を含む。
【００３３】選択回路１３もまた４つのセレクタ１３０
〜１３３を含む。セレクタ１３０〜１３３もセレクタ１
２０〜１２３とほぼ同様に構成されるが、セレクタ１２
０〜１２３と異なりブレンディング係数の第１ビットＦ
ＳＲＣ［１］およびＦＤＳＴ［１］に応じて選択動作を
行なう。選択回路１４もまた４つのセレクタ１４０〜１
４３を含む。セレクタ１４０〜１４３もセレクタ１２０
〜１２３とほぼ同様に構成されるが、セレクタ１２０〜
１２３と異なりブレンディング係数の第２ビットＦＳＲ
Ｃ［２］およびＦＤＳＴ［２］に応じて選択動作を行な
う。選択回路１５もまた４つの１５０〜１５３を含む。
セレクタ１５０〜１５３もセレクタ１２０〜１２３とほ
ぼ同様に構成されるが、セレクタ１２０〜１２３と異な
りブレンディング係数の第３ビットＦＳＲＣ［３］およ
びＦＤＳＴ［３］に応じて選択動作を行なう。
〜１３３を含む。セレクタ１３０〜１３３もセレクタ１
２０〜１２３とほぼ同様に構成されるが、セレクタ１２
０〜１２３と異なりブレンディング係数の第１ビットＦ
ＳＲＣ［１］およびＦＤＳＴ［１］に応じて選択動作を
行なう。選択回路１４もまた４つのセレクタ１４０〜１
４３を含む。セレクタ１４０〜１４３もセレクタ１２０
〜１２３とほぼ同様に構成されるが、セレクタ１２０〜
１２３と異なりブレンディング係数の第２ビットＦＳＲ
Ｃ［２］およびＦＤＳＴ［２］に応じて選択動作を行な
う。選択回路１５もまた４つの１５０〜１５３を含む。
セレクタ１５０〜１５３もセレクタ１２０〜１２３とほ
ぼ同様に構成されるが、セレクタ１２０〜１２３と異な
りブレンディング係数の第３ビットＦＳＲＣ［３］およ
びＦＤＳＴ［３］に応じて選択動作を行なう。
【００３４】選択回路１３はさらに、セレクタ１２４と
同様のセレクタ１３４を含む。選択回路１４はさらに、
セレクタ１２４と同様のセレクタ１４４を含む。選択回
路１５はさらに、セレクタ１２４と同様のセレクタ１５
４を含む。
同様のセレクタ１３４を含む。選択回路１４はさらに、
セレクタ１２４と同様のセレクタ１４４を含む。選択回
路１５はさらに、セレクタ１２４と同様のセレクタ１５
４を含む。
【００３５】この加算器ツリーは周知のキャリーセーブ
方式であって、４×４のアレイ状に配列された１６個の
加算器１６０〜１６３，１７０〜１７３，１８０〜１８
３，１９０〜１９３を含む。半加算器１６０〜１６３か
らなる加算回路１６は、選択回路１２によって生成され
た部分積に選択回路１３によって生成された部分積を各
ビットごとに加算する。全加算器１７０〜１７３からな
る加算回路１７は、加算回路１６によって生成された部
分積の和に選択回路１４によって生成された部分積を各
ビットごとに加算する。全加算器１８０〜１８３からな
る加算回路１８は、加算回路１７によって生成された部
分積の和に選択回路１５によって生成された部分積を各
ビットごとに加算する。半加算器１９０、および全加算
器１９１〜１９３からなる加算回路１９は、加算回路１
８の桁上げを計算する。
方式であって、４×４のアレイ状に配列された１６個の
加算器１６０〜１６３，１７０〜１７３，１８０〜１８
３，１９０〜１９３を含む。半加算器１６０〜１６３か
らなる加算回路１６は、選択回路１２によって生成され
た部分積に選択回路１３によって生成された部分積を各
ビットごとに加算する。全加算器１７０〜１７３からな
る加算回路１７は、加算回路１６によって生成された部
分積の和に選択回路１４によって生成された部分積を各
ビットごとに加算する。全加算器１８０〜１８３からな
る加算回路１８は、加算回路１７によって生成された部
分積の和に選択回路１５によって生成された部分積を各
ビットごとに加算する。半加算器１９０、および全加算
器１９１〜１９３からなる加算回路１９は、加算回路１
８の桁上げを計算する。
【００３６】より具体的には、半加算器１６０は、セレ
クタ１２１の出力に接続されたキャリー入力ＣＩと、セ
レクタ１３０の出力に接続されたデータ入力Ａと、デー
タ出力Ｓと、キャリー出力ＣＯとを有する。半加算器１
６１〜１６３も半加算器１６０とほぼ同様に構成され
る。全加算器１７０は、ブレンディング係数のビットＦ
ＳＲＣ［０］〜ＦＳＲＣ［３］，ＦＤＳＴ［０］〜ＦＤ
ＳＴ［３］に対して加算器１７０よりも１つ下位の４つ
の半加算器１６０〜１６３のうち対応する１つの半加算
器１６０のキャリー出力に接続されたキャリー入力ＣＩ
と、４つのセレクタ１４０〜１４３のうち対応する１つ
のセレクタ１４０の出力に接続されたデータ入力Ａと、
ソースおよび目的データのビットＳＲＣ［０］〜ＳＲＣ
［３］，ＤＳＴ［０］〜ＤＳＴ［３］に対して上記対応
する１つの半加算器１６０よりも１つ上位の半加算器１
６１のデータ出力Ｓに接続されたデータ入力Ｂと、デー
タ出力Ｓと、キャリー出力ＣＯとを有する。全加算器１
７１〜１７３も全加算器１７０とほぼ同様に構成され
る。全加算器１８０は、全加算器１７０のキャリー出力
ＣＯに接続されたキャリー入力ＣＩと、セレクタ１５０
の出力に接続されたデータ入力Ａと、全加算器１７１の
データ出力Ｓに接続されたデータ入力Ｂと、データ出力
Ｓと、キャリー出力ＣＯとを有する。全加算器１８１〜
１８３も全加算器１８０とほぼ同様に構成される。半加
算器１９０は、全加算器１８０のキャリー出力ＣＯに接
続されたキャリー入力ＣＩと、全加算器１８１のデータ
出力Ｓに接続されたデータ入力Ａと、データ出力Ｓと、
キャリー出力ＣＯとを有する。全加算器１９１は、半加
算器１９０のキャリー出力ＣＯに接続されたキャリー入
力ＣＩと、全加算器１８１のキャリー出力ＣＯに接続さ
れたデータ入力Ｂと、全加算器１８２のデータ出力Ｓに
接続されたデータ入力Ａと、データ出力Ｓと、キャリー
出力ＣＯとを有する。全加算器１９２も全加算器１９１
とほぼ同様に構成される。全加算器１９３は、全加算器
１９２のキャリー出力ＣＯに接続されたキャリー入力Ｃ
Ｉと、全加算器１８３のキャリー出力ＣＯに接続された
データ入力Ｂと、セレクタ１５４の出力に接続されたデ
ータ入力Ａと、データ出力Ｓと、キャリー出力ＣＯとを
有する。
クタ１２１の出力に接続されたキャリー入力ＣＩと、セ
レクタ１３０の出力に接続されたデータ入力Ａと、デー
タ出力Ｓと、キャリー出力ＣＯとを有する。半加算器１
６１〜１６３も半加算器１６０とほぼ同様に構成され
る。全加算器１７０は、ブレンディング係数のビットＦ
ＳＲＣ［０］〜ＦＳＲＣ［３］，ＦＤＳＴ［０］〜ＦＤ
ＳＴ［３］に対して加算器１７０よりも１つ下位の４つ
の半加算器１６０〜１６３のうち対応する１つの半加算
器１６０のキャリー出力に接続されたキャリー入力ＣＩ
と、４つのセレクタ１４０〜１４３のうち対応する１つ
のセレクタ１４０の出力に接続されたデータ入力Ａと、
ソースおよび目的データのビットＳＲＣ［０］〜ＳＲＣ
［３］，ＤＳＴ［０］〜ＤＳＴ［３］に対して上記対応
する１つの半加算器１６０よりも１つ上位の半加算器１
６１のデータ出力Ｓに接続されたデータ入力Ｂと、デー
タ出力Ｓと、キャリー出力ＣＯとを有する。全加算器１
７１〜１７３も全加算器１７０とほぼ同様に構成され
る。全加算器１８０は、全加算器１７０のキャリー出力
ＣＯに接続されたキャリー入力ＣＩと、セレクタ１５０
の出力に接続されたデータ入力Ａと、全加算器１７１の
データ出力Ｓに接続されたデータ入力Ｂと、データ出力
Ｓと、キャリー出力ＣＯとを有する。全加算器１８１〜
１８３も全加算器１８０とほぼ同様に構成される。半加
算器１９０は、全加算器１８０のキャリー出力ＣＯに接
続されたキャリー入力ＣＩと、全加算器１８１のデータ
出力Ｓに接続されたデータ入力Ａと、データ出力Ｓと、
キャリー出力ＣＯとを有する。全加算器１９１は、半加
算器１９０のキャリー出力ＣＯに接続されたキャリー入
力ＣＩと、全加算器１８１のキャリー出力ＣＯに接続さ
れたデータ入力Ｂと、全加算器１８２のデータ出力Ｓに
接続されたデータ入力Ａと、データ出力Ｓと、キャリー
出力ＣＯとを有する。全加算器１９２も全加算器１９１
とほぼ同様に構成される。全加算器１９３は、全加算器
１９２のキャリー出力ＣＯに接続されたキャリー入力Ｃ
Ｉと、全加算器１８３のキャリー出力ＣＯに接続された
データ入力Ｂと、セレクタ１５４の出力に接続されたデ
ータ入力Ａと、データ出力Ｓと、キャリー出力ＣＯとを
有する。
【００３７】したがって、このブレンディング演算装置
は９ビットのブレンドデータＢＬＥＮＤ［８：０］を算
出する。ブレンドデータの第０ビットＢＬＥＮＤ［０］
はセレクタ１２０の出力から得られる。ブレンドデータ
ＢＬＥＮＤの第１ビットＢＬＥＮＤ［１］は半加算器１
６０のデータ出力Ｓから得られる。ブレンドデータの第
２ビットＢＬＥＮＤ［２］は全加算器１７０のデータ出
力Ｓから得られる。ブレンドデータの第３ビットＢＬＥ
ＮＤ［３］は全加算器１８０のデータ出力Ｓから得られ
る。ブレンドデータの第４ビットＢＬＥＮＤ［４］は半
加算器１９０のデータ出力Ｓから得られる。ブレンドデ
ータの第５ビットＢＬＥＮＤ［５］は全加算器１９１の
データ出力Ｓから得られる。ブレンドデータの第６ビッ
トＢＬＥＮＤ［６］は全加算器１９２のデータ出力Ｓか
ら得られる。ブレンドデータの第７ビットＢＬＥＮＤ
［７］は全加算器１９３のデータ出力Ｓから得られる。
ブレンドデータの第８ビットＢＬＥＮＤ［８］は全加算
器１９３のキャリー出力ＣＯから得られる。
は９ビットのブレンドデータＢＬＥＮＤ［８：０］を算
出する。ブレンドデータの第０ビットＢＬＥＮＤ［０］
はセレクタ１２０の出力から得られる。ブレンドデータ
ＢＬＥＮＤの第１ビットＢＬＥＮＤ［１］は半加算器１
６０のデータ出力Ｓから得られる。ブレンドデータの第
２ビットＢＬＥＮＤ［２］は全加算器１７０のデータ出
力Ｓから得られる。ブレンドデータの第３ビットＢＬＥ
ＮＤ［３］は全加算器１８０のデータ出力Ｓから得られ
る。ブレンドデータの第４ビットＢＬＥＮＤ［４］は半
加算器１９０のデータ出力Ｓから得られる。ブレンドデ
ータの第５ビットＢＬＥＮＤ［５］は全加算器１９１の
データ出力Ｓから得られる。ブレンドデータの第６ビッ
トＢＬＥＮＤ［６］は全加算器１９２のデータ出力Ｓか
ら得られる。ブレンドデータの第７ビットＢＬＥＮＤ
［７］は全加算器１９３のデータ出力Ｓから得られる。
ブレンドデータの第８ビットＢＬＥＮＤ［８］は全加算
器１９３のキャリー出力ＣＯから得られる。
【００３８】たとえば上記と同様に、ＳＲＣ［３：０］
が０１０１、ブレンディング係数ＦＳＲＣ［３：０］が
００１１、目的データＤＳＴ［３：０］が１００１、ブ
レンディング係数ＦＤＳＴ［３：０］が１０１０の場
合、セレクタ１２３〜１２０から０１０１（ソースデー
タＳＲＣ［３：０］）が得られ、セレクタ１３３〜１３
０から１１１０（ソースデータＳＲＣ［３：０］および
目的データＤＳＴ［３：０］の和）が得られ、セレクタ
１４３〜１４０から００００が得られ、さらにセレクタ
１５３〜１５０から１００１（目的データＤＳＴ［３：
０］）が得られる。その結果、加算器ツリー（１６０〜
１６３，１７０〜１７３，１８０〜１８３，１９０〜１
９３）からは１１０１００１のブレンドデータＢＬＥＮ
Ｄ［８：０］が得られる。
が０１０１、ブレンディング係数ＦＳＲＣ［３：０］が
００１１、目的データＤＳＴ［３：０］が１００１、ブ
レンディング係数ＦＤＳＴ［３：０］が１０１０の場
合、セレクタ１２３〜１２０から０１０１（ソースデー
タＳＲＣ［３：０］）が得られ、セレクタ１３３〜１３
０から１１１０（ソースデータＳＲＣ［３：０］および
目的データＤＳＴ［３：０］の和）が得られ、セレクタ
１４３〜１４０から００００が得られ、さらにセレクタ
１５３〜１５０から１００１（目的データＤＳＴ［３：
０］）が得られる。その結果、加算器ツリー（１６０〜
１６３，１７０〜１７３，１８０〜１８３，１９０〜１
９３）からは１１０１００１のブレンドデータＢＬＥＮ
Ｄ［８：０］が得られる。
【００３９】半加算器１１０は、たとえば図５に示され
るように、排他的ＯＲゲート１１００と、マルチプレク
サ１１０１と、インバータ１１０２とを含む。半加算器
１６０〜１６３もこの半加算器１１０と同様に構成され
る。全加算器１１１は、たとえば図６に示されるよう
に、排他的ＯＲゲート１１１０と、排他的ＮＯＲゲート
１１１１と、インバータ１１１２と、マルチプレクサ１
１１３と、インバータ１１１４とを含む。全加算器１１
３，１７０〜１７３もこの全加算器１１１と同様に構成
される。全加算器１１２は、たとえば図７に示されるよ
うに、排他的ＯＲゲート１１２０および１１２１と、マ
ルチプレクサ１１２２と、インバータ１１２３とを含
む。全加算器１８０〜１８３もこの全加算器１１２と同
様に構成される。半加算器１９０は、たとえば図８に示
されるように、排他的ＯＲゲート１９００と、マルチプ
レクサ１９０１と、インバータ１９０２とを含む。全加
算器１９１は、たとえば図９に示されるように、排他的
ＮＯＲゲート１９１１と、排他的ＯＲゲート１９１２
と、マルチプレクサ１９１３と、インバータ１９１４と
を含む。全加算器１９２は、たとえば図１０に示される
ように、排他的ＮＯＲゲート１９２０および１９２１
と、インバータ１９２２と、マルチプレクサ１９２３
と、インバータ１９２４とを含む。全加算器１９３は、
たとえば図１１に示されるように、排他的ＮＯＲゲート
１９３０と、排他的ＯＲゲート１９３１と、マルチプレ
クサ１９３２とを含む。
るように、排他的ＯＲゲート１１００と、マルチプレク
サ１１０１と、インバータ１１０２とを含む。半加算器
１６０〜１６３もこの半加算器１１０と同様に構成され
る。全加算器１１１は、たとえば図６に示されるよう
に、排他的ＯＲゲート１１１０と、排他的ＮＯＲゲート
１１１１と、インバータ１１１２と、マルチプレクサ１
１１３と、インバータ１１１４とを含む。全加算器１１
３，１７０〜１７３もこの全加算器１１１と同様に構成
される。全加算器１１２は、たとえば図７に示されるよ
うに、排他的ＯＲゲート１１２０および１１２１と、マ
ルチプレクサ１１２２と、インバータ１１２３とを含
む。全加算器１８０〜１８３もこの全加算器１１２と同
様に構成される。半加算器１９０は、たとえば図８に示
されるように、排他的ＯＲゲート１９００と、マルチプ
レクサ１９０１と、インバータ１９０２とを含む。全加
算器１９１は、たとえば図９に示されるように、排他的
ＮＯＲゲート１９１１と、排他的ＯＲゲート１９１２
と、マルチプレクサ１９１３と、インバータ１９１４と
を含む。全加算器１９２は、たとえば図１０に示される
ように、排他的ＮＯＲゲート１９２０および１９２１
と、インバータ１９２２と、マルチプレクサ１９２３
と、インバータ１９２４とを含む。全加算器１９３は、
たとえば図１１に示されるように、排他的ＮＯＲゲート
１９３０と、排他的ＯＲゲート１９３１と、マルチプレ
クサ１９３２とを含む。
【００４０】ＯＲゲート１１００は、たとえば図１２に
示されるように、インバータ１１０００と、マルチプレ
クサ１１００１と、インバータ１１００２とを含む。マ
ルチプレクサ１１００１は、一方の入力信号Ｉ１に応答
して、インバータ１１０００の出力信号または他方の入
力信号Ｉ２を選択する。図６に示された排他的ＯＲゲー
ト１１１０、図７に示された排他的ＯＲゲート１１２
０、図８に示された排他的ＯＲゲート１９００、図９に
示された排他的ＯＲゲート１９１２、および図１１に示
された排他的ＯＲゲート１９３１もこの排他的ＯＲゲー
ト１１００と同様に構成される。
示されるように、インバータ１１０００と、マルチプレ
クサ１１００１と、インバータ１１００２とを含む。マ
ルチプレクサ１１００１は、一方の入力信号Ｉ１に応答
して、インバータ１１０００の出力信号または他方の入
力信号Ｉ２を選択する。図６に示された排他的ＯＲゲー
ト１１１０、図７に示された排他的ＯＲゲート１１２
０、図８に示された排他的ＯＲゲート１９００、図９に
示された排他的ＯＲゲート１９１２、および図１１に示
された排他的ＯＲゲート１９３１もこの排他的ＯＲゲー
ト１１００と同様に構成される。
【００４１】図６に示された排他的ＮＯＲゲート１１１
１は、たとえば図１３に示されるように、インバータ１
１１１０と、マルチプレクサ１１１１１と、インバータ
１１１１２とを含む。マルチプレクサ１１１１１は、一
方の入力信号Ｉ１に応答して、他方の入力信号Ｉ２また
はインバータ１１１１０の出力信号を選択する。図９に
示された排他的ＮＯＲゲート１９１１、図１０に示され
た排他的ＮＯＲゲート１９２０および１９２１、ならび
に図１１に示された排他的ＮＯＲゲート１９３０もこの
排他的ＮＯＲゲート１１１１と同様に構成される。
１は、たとえば図１３に示されるように、インバータ１
１１１０と、マルチプレクサ１１１１１と、インバータ
１１１１２とを含む。マルチプレクサ１１１１１は、一
方の入力信号Ｉ１に応答して、他方の入力信号Ｉ２また
はインバータ１１１１０の出力信号を選択する。図９に
示された排他的ＮＯＲゲート１９１１、図１０に示され
た排他的ＮＯＲゲート１９２０および１９２１、ならび
に図１１に示された排他的ＮＯＲゲート１９３０もこの
排他的ＮＯＲゲート１１１１と同様に構成される。
【００４２】図５に示されたマルチプレクサ１１０１
は、たとえば図１４に示されるように、トランスファー
ゲート１１０１０および１１０１１と、インバータ１１
０１２とを含む。Ｌレベルの制御信号ＳＢに応答してト
ランスファーゲート１１０１０がオンになり、トランス
ファーゲート１１０１１がオフになるため、一方の入力
信号Ｉ１が出力される。逆に、Ｈレベルの制御信号ＳＢ
に応答してトランスファーゲート１１０１０がオフにな
り、トランスファーゲート１１０１１がオンになるた
め、他方の入力信号Ｉ２が出力される。図６に示された
マルチプレクサ１１１３、図７に示されたマルチプレク
サ１１２２、図８に示されたマルチプレクサ１９０１、
図９に示されたマルチプレクサ１９１３、図１０に示さ
れたマルチプレクサ１９２３、図１１に示されたマルチ
プレクサ１９３２、図１２に示されたマルチプレクサ１
１００１、および図１３に示されたマルチプレクサ１１
１１１もこのマルチプレクサ１１０１と同様に構成され
る。
は、たとえば図１４に示されるように、トランスファー
ゲート１１０１０および１１０１１と、インバータ１１
０１２とを含む。Ｌレベルの制御信号ＳＢに応答してト
ランスファーゲート１１０１０がオンになり、トランス
ファーゲート１１０１１がオフになるため、一方の入力
信号Ｉ１が出力される。逆に、Ｈレベルの制御信号ＳＢ
に応答してトランスファーゲート１１０１０がオフにな
り、トランスファーゲート１１０１１がオンになるた
め、他方の入力信号Ｉ２が出力される。図６に示された
マルチプレクサ１１１３、図７に示されたマルチプレク
サ１１２２、図８に示されたマルチプレクサ１９０１、
図９に示されたマルチプレクサ１９１３、図１０に示さ
れたマルチプレクサ１９２３、図１１に示されたマルチ
プレクサ１９３２、図１２に示されたマルチプレクサ１
１００１、および図１３に示されたマルチプレクサ１１
１１１もこのマルチプレクサ１１０１と同様に構成され
る。
【００４３】上記のように、本発明の実施の形態１によ
るブレンディング演算装置は、ソースおよび目的データ
の和ＳＲＣ［３：０］＋ＤＳＴ［３：０］を予め算出す
る加算器１１を備え、さらにその和ＳＲＣ［３：０］＋
ＤＳＴ［３：０］、ソースデータＳＲＣ［３：０］、目
的データＤＳＴ［３：０］、または０の４つのデータの
うち１つを選択する選択回路１２〜１５を備えるため、
部分積の和を算出するための加算器ツリー（１６０〜１
６３，１７０〜１７３，１８０〜１８３，１９０〜１９
３）のサイズは従来の半分になる。このように、最も演
算時間を要する加算器ツリーのサイズが半分になるた
め、このブレンディング演算装置の演算速度は従来より
も速くなる。
るブレンディング演算装置は、ソースおよび目的データ
の和ＳＲＣ［３：０］＋ＤＳＴ［３：０］を予め算出す
る加算器１１を備え、さらにその和ＳＲＣ［３：０］＋
ＤＳＴ［３：０］、ソースデータＳＲＣ［３：０］、目
的データＤＳＴ［３：０］、または０の４つのデータの
うち１つを選択する選択回路１２〜１５を備えるため、
部分積の和を算出するための加算器ツリー（１６０〜１
６３，１７０〜１７３，１８０〜１８３，１９０〜１９
３）のサイズは従来の半分になる。このように、最も演
算時間を要する加算器ツリーのサイズが半分になるた
め、このブレンディング演算装置の演算速度は従来より
も速くなる。
【００４４】［実施の形態２］上記実施の形態１におけ
るソースおよび目的データはいずれも正であるが、拡張
オープン・グラフィック・ライブラリー（Ｅｘｔｅｎｄ
ｅｄ ＯｐｅｎＧＬ）では次の式（２）および（３）で
表わされる減算ブレンディング演算が必要とされる。
るソースおよび目的データはいずれも正であるが、拡張
オープン・グラフィック・ライブラリー（Ｅｘｔｅｎｄ
ｅｄ ＯｐｅｎＧＬ）では次の式（２）および（３）で
表わされる減算ブレンディング演算が必要とされる。
【００４５】 ＢＬＥＮＤ＝ＳＲＣ×ＦＳＲＣ−ＤＳＴ×ＦＤＳＴ …（２） ＢＬＥＮＤ＝−ＳＲＣ×ＦＳＲＣ＋ＤＳＴ×ＦＤＳＴ …（３） 上記式（２）の場合、目的データＤＳＴが負である。上
記式（３）の場合、ソースデータが負である。したがっ
て、ソースおよび目的データを２の補数表示による符号
ビット付数字に拡張する必要がある。上記式（２）の場
合、目的データＤＳＴの最上位ビットは０になる。上記
式（３）の場合、ソースデータの最上位ビットは０にな
る。
記式（３）の場合、ソースデータが負である。したがっ
て、ソースおよび目的データを２の補数表示による符号
ビット付数字に拡張する必要がある。上記式（２）の場
合、目的データＤＳＴの最上位ビットは０になる。上記
式（３）の場合、ソースデータの最上位ビットは０にな
る。
【００４６】一般に、２の補数表示による２進数Ａ
［ｎ：０］（符号ビットはＡ［ｎ］）の値ｖａｌｕｅは
次の式（４）で表わされる。
［ｎ：０］（符号ビットはＡ［ｎ］）の値ｖａｌｕｅは
次の式（４）で表わされる。
【００４７】 ｖａｌｕｅ＝−２n ×Ａ［ｎ］＋２(n-1) ×Ａ［ｎ−１］＋…＋２1 ×Ａ［１ ］＋２0 ×Ａ［０］ …（４） したがって、このようなｎビットの符号ビット付２進数
にｍビットの２進数を乗じると、図１５に示されるよう
な部分積が得られる。たとえば｛ｐ0 ［ｎ］，ｐ0 ［ｎ
−１］，ｐ0 ［ｎ−２］，…，ｐ0 ［２］，ｐ
0 ［１］，ｐ0 ［０］｝は、２進数Ａ［ｎ：０］にｍビ
ットの２進数の最下位ビットを乗じることにより得られ
る。他の部分積もこれと同様に得られる。これらの部分
積は１ビットずつシフトして加算されるので、部分積の
符号ビットｐ0 ［ｎ］，ｐ1 ［ｎ］，ｐ2［ｎ］，…，
ｐm ［ｎ］もまた１ビットずつシフトされる。このよう
な符号ビット付部分積の正しい和を算出するためには、
一般に、符号ビットと同じ数値をさらに上位ビット側へ
展開する符号拡張を行なう必要がある。しかしながら、
符号拡張は加算器ツリーのサイズを増大させることにな
る。符号拡張を行なうことなく、部分積の正しい和を算
出するためには次の手法に従って演算を行なえばよい。
にｍビットの２進数を乗じると、図１５に示されるよう
な部分積が得られる。たとえば｛ｐ0 ［ｎ］，ｐ0 ［ｎ
−１］，ｐ0 ［ｎ−２］，…，ｐ0 ［２］，ｐ
0 ［１］，ｐ0 ［０］｝は、２進数Ａ［ｎ：０］にｍビ
ットの２進数の最下位ビットを乗じることにより得られ
る。他の部分積もこれと同様に得られる。これらの部分
積は１ビットずつシフトして加算されるので、部分積の
符号ビットｐ0 ［ｎ］，ｐ1 ［ｎ］，ｐ2［ｎ］，…，
ｐm ［ｎ］もまた１ビットずつシフトされる。このよう
な符号ビット付部分積の正しい和を算出するためには、
一般に、符号ビットと同じ数値をさらに上位ビット側へ
展開する符号拡張を行なう必要がある。しかしながら、
符号拡張は加算器ツリーのサイズを増大させることにな
る。符号拡張を行なうことなく、部分積の正しい和を算
出するためには次の手法に従って演算を行なえばよい。
【００４８】まず、部分積の符号ビットを用いて次の式
（５）により数値ｓｉｇｎを定義する。
（５）により数値ｓｉｇｎを定義する。
【００４９】 ｓｉｇｎ＝−（２m ×ｐm ［ｎ］＋…＋２2 ×ｐ2 ［ｎ］＋２1 ×ｐ1 ［ｎ］ ＋２0 ×ｐ0 ［ｎ］）×２n …（５） この式（５）で表わされた数値ｓｉｇｎを２の補数で表
現し直し、符号ビットを除く部分積の和に加算すればよ
い。数値ｓｉｇｎの２の補数は次の式（６）で表わされ
る。ただし、ここでは最上位の符号ビットｐm ［ｎ］よ
りも上位に符号ビットが追加されている。また、／ｐm
［ｎ］，…，／ｐ2 ［ｎ］，／ｐ1 ［ｎ］，／ｐ
0 ［ｎ］は、それぞれｐm ［ｎ］，…，ｐ2 ［ｎ］，ｐ
1 ［ｎ］，ｐ0［ｎ］の反転を表わす。
現し直し、符号ビットを除く部分積の和に加算すればよ
い。数値ｓｉｇｎの２の補数は次の式（６）で表わされ
る。ただし、ここでは最上位の符号ビットｐm ［ｎ］よ
りも上位に符号ビットが追加されている。また、／ｐm
［ｎ］，…，／ｐ2 ［ｎ］，／ｐ1 ［ｎ］，／ｐ
0 ［ｎ］は、それぞれｐm ［ｎ］，…，ｐ2 ［ｎ］，ｐ
1 ［ｎ］，ｐ0［ｎ］の反転を表わす。
【００５０】 ／ｓｉｇｎ＝（−２(m+1) ×１＋２m ×／ｐm ［ｎ］＋…＋２2 ×／ｐ2 ［ｎ ］＋２1 ×／ｐ1 ［ｎ］＋２0 ×／ｐ0 ［ｎ］＋１）×２n …（６） すなわち、図１６に示されるように部分積を表現し直
し、さらに上記式（６）のように部分積｛／ｐ
m ［ｎ］，ｐm ［ｎ−１］，ｐm ［ｎ−２］，…，ｐm
［２］，ｐm ［１］，ｐm ［０］｝の符号拡張を行な
い、その符号ビットよりも上位ビットに１を加算する。
また、部分積｛／ｐ0 ［ｎ］，ｐ0 ［ｎ−１］，／ｐ 0
［ｎ−２］，…，ｐ0 ［２］，ｐ0 ［１］，ｐ
0 ［０］｝の符号ビット／ｐ0［ｎ］に１を加算する。
し、さらに上記式（６）のように部分積｛／ｐ
m ［ｎ］，ｐm ［ｎ−１］，ｐm ［ｎ−２］，…，ｐm
［２］，ｐm ［１］，ｐm ［０］｝の符号拡張を行な
い、その符号ビットよりも上位ビットに１を加算する。
また、部分積｛／ｐ0 ［ｎ］，ｐ0 ［ｎ−１］，／ｐ 0
［ｎ−２］，…，ｐ0 ［２］，ｐ0 ［１］，ｐ
0 ［０］｝の符号ビット／ｐ0［ｎ］に１を加算する。
【００５１】たとえば上記式（２）において、ソースデ
ータＳＲＣ［２：０］が０１１１2（７10）、ブレンデ
ィング係数ＦＳＲＣ［３：０］が０１１０2 （６10）、
目的データ−ＤＳＴ［２：０］が１１００2 （−
４10）、ブレンディング係数ＦＤＳＴ［３：０］が００
１１2 （３10）の場合、ブレンドデータＢＬＥＮＤ
［８：０］として０００１１１１０2 （３０10）が得ら
れなければならない。この場合の部分積は、０１１１
（ＳＲＣ）、１１００（−ＤＳＴ）、００１１（ＳＲＣ
−ＤＳＴ）、または００００になる。次の数４に示され
るように、ブレンディング係数ＦＳＲＣの第０ビットは
０でかつブレンディング係数ＦＤＳＴの第０ビットは１
であるため、この第０ビットに対応する部分積は１１０
０（−ＤＳＴ）になる。ブレンディング係数ＦＳＲＣお
よびＦＤＳＴの第１ビットはいずれも１であるため、こ
の第１ビットに対応する部分積は００１１（ＳＲＣ−Ｄ
ＥＳＴ）になる。ブレンディング係数ＦＳＲＣの第２ビ
ットは１でかつブレンディング係数ＦＤＳＴの第２ビッ
トは０であるため、この第２ビットに対応する部分積は
０１１１（ＳＲＣ）になる。そして、ブレンディング係
数ＦＳＲＣおよびＦＤＳＴの第３ビットはいずれも０で
あるため、この第３ビットに対応する部分積は００００
になる。これらの部分積の和を符号拡張により算出する
と、数４のように確かに１１１１０2 （３０10）が得ら
れる。
ータＳＲＣ［２：０］が０１１１2（７10）、ブレンデ
ィング係数ＦＳＲＣ［３：０］が０１１０2 （６10）、
目的データ−ＤＳＴ［２：０］が１１００2 （−
４10）、ブレンディング係数ＦＤＳＴ［３：０］が００
１１2 （３10）の場合、ブレンドデータＢＬＥＮＤ
［８：０］として０００１１１１０2 （３０10）が得ら
れなければならない。この場合の部分積は、０１１１
（ＳＲＣ）、１１００（−ＤＳＴ）、００１１（ＳＲＣ
−ＤＳＴ）、または００００になる。次の数４に示され
るように、ブレンディング係数ＦＳＲＣの第０ビットは
０でかつブレンディング係数ＦＤＳＴの第０ビットは１
であるため、この第０ビットに対応する部分積は１１０
０（−ＤＳＴ）になる。ブレンディング係数ＦＳＲＣお
よびＦＤＳＴの第１ビットはいずれも１であるため、こ
の第１ビットに対応する部分積は００１１（ＳＲＣ−Ｄ
ＥＳＴ）になる。ブレンディング係数ＦＳＲＣの第２ビ
ットは１でかつブレンディング係数ＦＤＳＴの第２ビッ
トは０であるため、この第２ビットに対応する部分積は
０１１１（ＳＲＣ）になる。そして、ブレンディング係
数ＦＳＲＣおよびＦＤＳＴの第３ビットはいずれも０で
あるため、この第３ビットに対応する部分積は００００
になる。これらの部分積の和を符号拡張により算出する
と、数４のように確かに１１１１０2 （３０10）が得ら
れる。
【００５２】
【数４】
【００５３】符号拡張を行なわずに、これら部分積の正
しい和を算出するためには、次の数５に示されるよう
に、まず部分積の符号ビットを反転する。続いて、ブレ
ンディング係数ＦＳＲＣおよびＦＤＳＴの最上位ビット
に対応する部分積を１ビット拡張し、その符号ビットよ
りも上位ビットに１を加算するとともに、ブレンディン
グ係数ＦＳＲＣおよびＦＤＳＴの最下位ビットに対応す
る部分積の符号ビット（最上位ビット）に１を加算す
る。その結果、ブレンドデータＢＬＥＮＤとして上記数
４で得られたものと同じ０００１１１１０2 （３０10）
が得られる。
しい和を算出するためには、次の数５に示されるよう
に、まず部分積の符号ビットを反転する。続いて、ブレ
ンディング係数ＦＳＲＣおよびＦＤＳＴの最上位ビット
に対応する部分積を１ビット拡張し、その符号ビットよ
りも上位ビットに１を加算するとともに、ブレンディン
グ係数ＦＳＲＣおよびＦＤＳＴの最下位ビットに対応す
る部分積の符号ビット（最上位ビット）に１を加算す
る。その結果、ブレンドデータＢＬＥＮＤとして上記数
４で得られたものと同じ０００１１１１０2 （３０10）
が得られる。
【００５４】
【数５】
【００５５】図１７は、本発明の実施の形態２によるブ
レンディング演算装置の具体的な構成を示すブロック図
である。上記数５で示された計算方法を実現するため
に、セレクタ１２４，１３４，１４４，１５４の出力、
換言すると半加算器２６３のキャリー入力ＣＩ、全加算
器２７３のデータ入力Ｂ、全加算器２８３のデータ入力
Ｂ、全加算器２９３のデータ入力Ａが反転されている。
レンディング演算装置の具体的な構成を示すブロック図
である。上記数５で示された計算方法を実現するため
に、セレクタ１２４，１３４，１４４，１５４の出力、
換言すると半加算器２６３のキャリー入力ＣＩ、全加算
器２７３のデータ入力Ｂ、全加算器２８３のデータ入力
Ｂ、全加算器２９３のデータ入力Ａが反転されている。
【００５６】すなわち、図４に示された加算器１６３，
１７３，１８３，１９３に代えて、加算器２６３，２７
３，２８３，２９３が用いられる。また、図４に示され
た加算器１９０に代えて、加算器１８１のデータ出力Ｓ
に１を加算する加算器２９０が用いられる。したがっ
て、加算器１６０〜１６２，２６３が加算回路２６を構
成する。加算器１７０〜１７２，２７３が加算回路２７
を構成する。加算器１８０〜１８２，２８３が加算回路
２８を構成する。加算器２９０，１９１，１９２，２９
３が加算回路２９を構成する。また、符号ビット用の全
加算器２１４をさらに含むプレ加算器２１が用いられ
る。
１７３，１８３，１９３に代えて、加算器２６３，２７
３，２８３，２９３が用いられる。また、図４に示され
た加算器１９０に代えて、加算器１８１のデータ出力Ｓ
に１を加算する加算器２９０が用いられる。したがっ
て、加算器１６０〜１６２，２６３が加算回路２６を構
成する。加算器１７０〜１７２，２７３が加算回路２７
を構成する。加算器１８０〜１８２，２８３が加算回路
２８を構成する。加算器２９０，１９１，１９２，２９
３が加算回路２９を構成する。また、符号ビット用の全
加算器２１４をさらに含むプレ加算器２１が用いられ
る。
【００５７】このブレンディング演算装置は、次の式
（７）で表わされる演算、または次の式（８）で表わさ
れる演算を行なう。
（７）で表わされる演算、または次の式（８）で表わさ
れる演算を行なう。
【００５８】 ＢＬＥＮＤ［８：０］＝ＳＲＣ［２：０］×ＦＳＲＣ［３：０］−ＤＳＴ［２ ：０］×ＦＤＳＴ［３：０］ …（７） ＢＬＥＮＤ［８：０］＝−ＳＲＣ［２：０］×ＦＳＲＣ［３：０］＋ＤＳＴ［ ２：０］×ＦＤＳＴ［３：０］ …（８） 上記式（７）の演算を行なう場合、ソースデータＳＲＣ
［３：０］および目的データＤＳＴ［３：０］の２の補
数ＮＤＳＴ［３：０］がプレ加算器２１に与えられる。
他方、上記式（８）の演算を行なう場合、ソースデータ
ＳＲＣ［３：０］の２の補数ＮＳＲＣ［３：０］および
目的データＤＳＴ［３：０］がプレ加算器２１に与えら
れる。ここで、ＳＲＣ［３］、ＮＳＲＣ［３］、ＤＳＴ
［３］、およびＮＤＳＴ［３］は符号ビットを表わす。
［３：０］および目的データＤＳＴ［３：０］の２の補
数ＮＤＳＴ［３：０］がプレ加算器２１に与えられる。
他方、上記式（８）の演算を行なう場合、ソースデータ
ＳＲＣ［３：０］の２の補数ＮＳＲＣ［３：０］および
目的データＤＳＴ［３：０］がプレ加算器２１に与えら
れる。ここで、ＳＲＣ［３］、ＮＳＲＣ［３］、ＤＳＴ
［３］、およびＮＤＳＴ［３］は符号ビットを表わす。
【００５９】ソースデータＳＲＣ［３：０］は次の式
（９）で定義される。 ＳＲＣ［３：０］＝｛０，ＳＲＣ［２：０］｝ …（９） 目的データＤＳＴ［３：０］は次の式（１０）で定義さ
れる。
（９）で定義される。 ＳＲＣ［３：０］＝｛０，ＳＲＣ［２：０］｝ …（９） 目的データＤＳＴ［３：０］は次の式（１０）で定義さ
れる。
【００６０】 ＤＳＴ［３：０］＝｛０，ＤＳＴ［２：０］｝ …（１０） 半加算器２６３は、図１８に示されるように、排他的Ｎ
ＯＲゲート２６３０と、マルチプレクサ２６３１と、イ
ンバータ２６３２とを含む。全加算器２７３は、図１０
に示された全加算器１９２と同様に構成される。全加算
器２８３は、図９に示された全加算器１９１と同様に構
成される。全加算器２９０は、図１９に示されるよう
に、排他的ＯＲゲート２９００と、マルチプレクサ２９
０１と、インバータ２９０２とを含む。全加算器２９３
は、図２０に示されるように、排他的ＯＲゲート２９３
０および２９３１と、インバータ２９３２と、マルチプ
レクサ２９３３と、インバータ２９３４とを含む。マル
チプレクサ２９０１は、図２１に示されるように、トラ
ンスファーゲート２９０１０および２９０１１と、イン
バータ２９０１２とを含む。Ｌレベルの制御信号ＳＢに
応答してトランスファーゲート２９０１１がオンにな
り、トランスファーゲート２９０１０がオフになるた
め、一方の入力信号Ｉ２が出力される。逆に、Ｈレベル
の制御信号ＳＢに応答してトランスファーゲート２９０
１１がオフになり、トランスファーゲート２９０１０が
オンになるため、他方の入力信号Ｉ１が出力される。
ＯＲゲート２６３０と、マルチプレクサ２６３１と、イ
ンバータ２６３２とを含む。全加算器２７３は、図１０
に示された全加算器１９２と同様に構成される。全加算
器２８３は、図９に示された全加算器１９１と同様に構
成される。全加算器２９０は、図１９に示されるよう
に、排他的ＯＲゲート２９００と、マルチプレクサ２９
０１と、インバータ２９０２とを含む。全加算器２９３
は、図２０に示されるように、排他的ＯＲゲート２９３
０および２９３１と、インバータ２９３２と、マルチプ
レクサ２９３３と、インバータ２９３４とを含む。マル
チプレクサ２９０１は、図２１に示されるように、トラ
ンスファーゲート２９０１０および２９０１１と、イン
バータ２９０１２とを含む。Ｌレベルの制御信号ＳＢに
応答してトランスファーゲート２９０１１がオンにな
り、トランスファーゲート２９０１０がオフになるた
め、一方の入力信号Ｉ２が出力される。逆に、Ｈレベル
の制御信号ＳＢに応答してトランスファーゲート２９０
１１がオフになり、トランスファーゲート２９０１０が
オンになるため、他方の入力信号Ｉ１が出力される。
【００６１】上記のように、本発明の実施の形態２によ
るブレンディング演算装置は、部分積の最上位ビット
（符号ビット）に対応するセレクタ１２４〜１５４の出
力をそれぞれ反転する機能を有する加算器２６３，２７
３，２８３，２９３と、ブレンディング係数の最下位ビ
ットＦＳＲＣ［０］，ＦＤＳＴ［０］に応じて生成され
た部分積の最上位ビットに１を加算する機能を有する半
加算器２９０とを備え、さらに全加算器２９３がブレン
ディング係数の最上位ビットＦＳＲＣ［３］，ＦＤＳＴ
［３］に応じて生成された部分積の符号ビットよりも上
位ビットに１を加算する機能を有するため、目的データ
および／またはソースデータが負の場合でもブレンドデ
ータＢＬＥＮＤ［８：０］を正しく算出することができ
る。
るブレンディング演算装置は、部分積の最上位ビット
（符号ビット）に対応するセレクタ１２４〜１５４の出
力をそれぞれ反転する機能を有する加算器２６３，２７
３，２８３，２９３と、ブレンディング係数の最下位ビ
ットＦＳＲＣ［０］，ＦＤＳＴ［０］に応じて生成され
た部分積の最上位ビットに１を加算する機能を有する半
加算器２９０とを備え、さらに全加算器２９３がブレン
ディング係数の最上位ビットＦＳＲＣ［３］，ＦＤＳＴ
［３］に応じて生成された部分積の符号ビットよりも上
位ビットに１を加算する機能を有するため、目的データ
および／またはソースデータが負の場合でもブレンドデ
ータＢＬＥＮＤ［８：０］を正しく算出することができ
る。
【００６２】また、半加算器２６３のキャリー入力、全
加算器２７３および２８３のデータ入力、および全加算
器２９３のデータ入力が変更されただけであるため、演
算速度が大幅に遅延することはない。また、半加算器２
９０中のマルチプレクサ２９０１の制御入力が変更さ
れ、全加算器２９３中にインバータ２９３４が追加され
ただけであるため、演算速度が大幅に遅延することはな
い。さらに、上記変更はわずかであるため、サイズが大
幅に大きくなることもない。
加算器２７３および２８３のデータ入力、および全加算
器２９３のデータ入力が変更されただけであるため、演
算速度が大幅に遅延することはない。また、半加算器２
９０中のマルチプレクサ２９０１の制御入力が変更さ
れ、全加算器２９３中にインバータ２９３４が追加され
ただけであるため、演算速度が大幅に遅延することはな
い。さらに、上記変更はわずかであるため、サイズが大
幅に大きくなることもない。
【００６３】［実施の形態３］上記実施の形態１および
２は１画素ごとにブレンディング演算を行なうが、本発
明の実施の形態３によるブレンディング演算装置は、１
画素を表示するための色データのビット数を減らして２
画素ごと同時にブレンディング演算を行なう。
２は１画素ごとにブレンディング演算を行なうが、本発
明の実施の形態３によるブレンディング演算装置は、１
画素を表示するための色データのビット数を減らして２
画素ごと同時にブレンディング演算を行なう。
【００６４】２ｎビットのソースデータＳＲＣ［２ｎ−
１：０］、２ｍビットのブレンディング係数ＦＳＲＣ
［２ｍ−１：０］、２ｎビットの目的データＤＳＴ［２
ｎ−１：０］、および２ｍビットのブレンディング係数
ＦＤＳＴ［２ｍ−１：０］の入力が可能な場合におい
て、２画素分の色データがそれらの上位ビット（ＳＲＣ
［２ｎ−１：ｎ］，ＦＳＲＣ［２ｍ−１：ｍ］，ＤＳＴ
［２ｎ−１：ｎ］，ＦＤＳＴ［２ｍ−１：ｍ］）と、下
位ビット（ＳＲＣ［ｎ−１：０］，ＦＳＲＣ［ｍ−１：
０］，ＤＳＴ［ｎ−１：０］，ＦＤＳＴ［ｍ−１：
０］）とに分けて入力されるとする。
１：０］、２ｍビットのブレンディング係数ＦＳＲＣ
［２ｍ−１：０］、２ｎビットの目的データＤＳＴ［２
ｎ−１：０］、および２ｍビットのブレンディング係数
ＦＤＳＴ［２ｍ−１：０］の入力が可能な場合におい
て、２画素分の色データがそれらの上位ビット（ＳＲＣ
［２ｎ−１：ｎ］，ＦＳＲＣ［２ｍ−１：ｍ］，ＤＳＴ
［２ｎ−１：ｎ］，ＦＤＳＴ［２ｍ−１：ｍ］）と、下
位ビット（ＳＲＣ［ｎ−１：０］，ＦＳＲＣ［ｍ−１：
０］，ＤＳＴ［ｎ−１：０］，ＦＤＳＴ［ｍ−１：
０］）とに分けて入力されるとする。
【００６５】このとき、求められるべきブレンドデータ
ｂｌｅｎｄ−ｕｐｐｅｒおよびｂｌｅｎｄ−ｌｏｗｅｒ
はそれぞれ次の式（１１）および（１２）で表わされ
る。
ｂｌｅｎｄ−ｕｐｐｅｒおよびｂｌｅｎｄ−ｌｏｗｅｒ
はそれぞれ次の式（１１）および（１２）で表わされ
る。
【００６６】 ｂｌｅｎｄ−ｕｐｐｅｒ＝ＤＳＴ［２ｎ−１：ｎ］×ＦＤＳＴ［２ｍ−１：ｍ ］＋ＳＲＣ［２ｎ−１：ｎ］×ＦＳＲＣ［２ｍ−１：ｍ］ …（１１） ｂｌｅｎｄ−ｌｏｗｅｒ＝ＤＳＴ［ｎ−１：０］×ＦＤＳＴ［ｍ−１：０］＋ ＳＲＣ［ｎ−１：０］×ＦＳＲＣ［ｍ−１：０］ …（１２） これらのブレンドデータｂｌｅｎｄ−ｕｐｐｅｒおよび
ｂｌｅｎｄ−ｌｏｗｅｒを求めるために必要な部分積
は、図２２に示されるように、そもそも加算器ツリーの
中に部分的に存在する（図中平行四辺形で囲まれた部
分）。
ｂｌｅｎｄ−ｌｏｗｅｒを求めるために必要な部分積
は、図２２に示されるように、そもそも加算器ツリーの
中に部分的に存在する（図中平行四辺形で囲まれた部
分）。
【００６７】したがって、平行四辺形で囲まれていない
部分積のビットを図２３に示されるように強制的にゼロ
にリセットすれば、２画素分のブレンドデータｂｌｅｎ
ｄ−ｕｐｐｅｒおよびｂｌｅｎｄ−ｌｏｗｅｒが得られ
る。
部分積のビットを図２３に示されるように強制的にゼロ
にリセットすれば、２画素分のブレンドデータｂｌｅｎ
ｄ−ｕｐｐｅｒおよびｂｌｅｎｄ−ｌｏｗｅｒが得られ
る。
【００６８】このとき、ブレンドデータｂｌｅｎｄ−ｌ
ｏｗｅｒからブレンドデータｂｌｅｎｄ−ｕｐｐｅｒへ
のキャリーは考慮する必要がない。なぜなら、ブレンド
データｂｌｅｎｄ−ｌｏｗｅｒの最上位ビット（第（ｍ
＋ｎ−２）ビット）における加算器ツリーへの入力デー
タはもともと０であり、第（ｍ＋ｎ−３）ビット以下を
加算しても、キャリーは最上位の第（ｍ＋ｎ−２）ビッ
トで終了するからである。したがって、ブレンドデータ
ｂｌｅｎｄ−ｕｐｐｅｒおよびｂｌｅｎｄ−ｌｏｗｅｒ
は加算器ツリーの出力から直接得ることができる。
ｏｗｅｒからブレンドデータｂｌｅｎｄ−ｕｐｐｅｒへ
のキャリーは考慮する必要がない。なぜなら、ブレンド
データｂｌｅｎｄ−ｌｏｗｅｒの最上位ビット（第（ｍ
＋ｎ−２）ビット）における加算器ツリーへの入力デー
タはもともと０であり、第（ｍ＋ｎ−３）ビット以下を
加算しても、キャリーは最上位の第（ｍ＋ｎ−２）ビッ
トで終了するからである。したがって、ブレンドデータ
ｂｌｅｎｄ−ｕｐｐｅｒおよびｂｌｅｎｄ−ｌｏｗｅｒ
は加算器ツリーの出力から直接得ることができる。
【００６９】図２４は、本発明の実施の形態３によるブ
レンディング演算装置の具体的な構成を示すブロック図
である。図４に示されたセレクタ１２２，１２３，１３
２，１３３，１４０，１４１，１５０，１５１に代え
て、ゼロリセット機能付セレクタ３２２，３２３，３３
２，３３３，３４０，３４１，３５０，３５１を備え
る。このセレクタ３２２は、図２５に示されるように、
セレクタ１２２と同じセレクタ３２２０と、ＡＮＤゲー
ト３２２１とを含む。
レンディング演算装置の具体的な構成を示すブロック図
である。図４に示されたセレクタ１２２，１２３，１３
２，１３３，１４０，１４１，１５０，１５１に代え
て、ゼロリセット機能付セレクタ３２２，３２３，３３
２，３３３，３４０，３４１，３５０，３５１を備え
る。このセレクタ３２２は、図２５に示されるように、
セレクタ１２２と同じセレクタ３２２０と、ＡＮＤゲー
ト３２２１とを含む。
【００７０】ブレンディング演算を１画素ごとに行なう
通常モードでは、モード信号ＭＯＤＥとして１が与えら
れるため、このブレンディング演算装置は上記実施の形
態１と同様に動作する。これに対し、ブレンディング演
算を２画素ごと同時に行なう減色モードでは、モード信
号ＭＯＤＥとして０が与えられる。したがって、次の式
（１３）および（１４）でそれぞれ表わされるブレンド
データＢＬＥＮＤ［３：０］およびＢＬＥＮＤ［７：
４］が得られる。
通常モードでは、モード信号ＭＯＤＥとして１が与えら
れるため、このブレンディング演算装置は上記実施の形
態１と同様に動作する。これに対し、ブレンディング演
算を２画素ごと同時に行なう減色モードでは、モード信
号ＭＯＤＥとして０が与えられる。したがって、次の式
（１３）および（１４）でそれぞれ表わされるブレンド
データＢＬＥＮＤ［３：０］およびＢＬＥＮＤ［７：
４］が得られる。
【００７１】 ＢＬＥＮＤ［３：０］＝ＳＲＣ［０］×ＦＳＲＣ［１：０］＋ＤＳＴ［０］× ＦＤＳＴ［１：０］ …（１３） ＢＬＥＮＤ［７：４］＝ＳＲＣ［２］×ＦＳＲＣ［３：２］＋ＤＳＴ［２］× ＦＤＳＴ［３：２］ …（１４） 上記のように、本発明の実施の形態３によるブレンディ
ング演算装置は、ゼロリセット機能付セレクタ３２２，
３２３，３３２，３３３，３４０，３４１，３５０，３
５１を備えるため、通常モードでは４×４ビットの乗算
を行なうが、減色モードでは２×２ビットの２つの乗算
を同時に行なうことができる。また、セレクタ３２２０
にＡＮＤゲート３２２１を追加しただけなので、サイズ
が大幅に大きくなることもない。
ング演算装置は、ゼロリセット機能付セレクタ３２２，
３２３，３３２，３３３，３４０，３４１，３５０，３
５１を備えるため、通常モードでは４×４ビットの乗算
を行なうが、減色モードでは２×２ビットの２つの乗算
を同時に行なうことができる。また、セレクタ３２２０
にＡＮＤゲート３２２１を追加しただけなので、サイズ
が大幅に大きくなることもない。
【００７２】［その他の実施の形態］上記実施の形態１
〜３はキャリーセーブ加算器を用いているが、これに代
えて、たとえば「ＩＥＥＥ Ｔｒａｎｓ．Ｅｌｅｃｔｒ
ｏｎ．Ｃｏｍｐｕｔ．，ＥＣ−１３：１４〜１７頁（１
９６４年）」に示されたワレスツリー（Wallace Tre
e）、「Ａｌｔａ Ｆｒｅｑ．３４：３４９−３５６頁
（１９６５年）」に示されたダッダツリー（Dadda Tre
e）、または「ＩＥＥＥ Ｔｒａｎｓ．Ｏｎ Ｃｏｍｕ
ｔ．Ｖｏｌ．４５，Ｎｏ．３，２９４−３０５頁（１９
９６年）に示された加算器ツリー（Adder Tree）を用い
てもよい。
〜３はキャリーセーブ加算器を用いているが、これに代
えて、たとえば「ＩＥＥＥ Ｔｒａｎｓ．Ｅｌｅｃｔｒ
ｏｎ．Ｃｏｍｐｕｔ．，ＥＣ−１３：１４〜１７頁（１
９６４年）」に示されたワレスツリー（Wallace Tre
e）、「Ａｌｔａ Ｆｒｅｑ．３４：３４９−３５６頁
（１９６５年）」に示されたダッダツリー（Dadda Tre
e）、または「ＩＥＥＥ Ｔｒａｎｓ．Ｏｎ Ｃｏｍｕ
ｔ．Ｖｏｌ．４５，Ｎｏ．３，２９４−３０５頁（１９
９６年）に示された加算器ツリー（Adder Tree）を用い
てもよい。
【００７３】
【発明の効果】請求項１に係る演算装置は、第１および
第２の被乗数を加算する第１の加算手段と、その加算手
段からの和、第１および第２の被乗数、ならびに０のう
ち１つを選択して部分積を生成する選択手段とを備える
ため、その生成された部分積を加算する加算器ツリーの
サイズが従来の半分になる。その結果、演算装置全体の
サイズが小さくなり、かつその演算速度も早くなる。
第２の被乗数を加算する第１の加算手段と、その加算手
段からの和、第１および第２の被乗数、ならびに０のう
ち１つを選択して部分積を生成する選択手段とを備える
ため、その生成された部分積を加算する加算器ツリーの
サイズが従来の半分になる。その結果、演算装置全体の
サイズが小さくなり、かつその演算速度も早くなる。
【００７４】請求項２に係る演算装置は、請求項１の効
果に加えて、上記選択手段の各々はｎ個のセレクタを含
むため、この演算装置の構成が単純になる。
果に加えて、上記選択手段の各々はｎ個のセレクタを含
むため、この演算装置の構成が単純になる。
【００７５】請求項３に係る演算装置は、請求項２の効
果に加えて、加算器ツリーはアレイ状に配列された複数
の加算器を含むため、この演算装置の構成がより単純に
なる。
果に加えて、加算器ツリーはアレイ状に配列された複数
の加算器を含むため、この演算装置の構成がより単純に
なる。
【００７６】請求項４に係る演算装置は、請求項１から
３のいずれかの効果に加えて、部分積の最上位ビットを
反転する反転手段と、乗数の最下位ビットに応じて生成
された部分積の最上位ビットと、乗数の最上位ビットに
応じて生成された部分積の最上位ビットよりも１つ上位
ビットに１を加算する第２の加算手段とを備えるため、
第１および第２の乗数が負であっても２つの積の和を正
しく演算することができる。
３のいずれかの効果に加えて、部分積の最上位ビットを
反転する反転手段と、乗数の最下位ビットに応じて生成
された部分積の最上位ビットと、乗数の最上位ビットに
応じて生成された部分積の最上位ビットよりも１つ上位
ビットに１を加算する第２の加算手段とを備えるため、
第１および第２の乗数が負であっても２つの積の和を正
しく演算することができる。
【００７７】請求項５に係る演算装置は、請求項１から
３のいずれかの効果に加えて、乗数の上位ビットに応じ
て生成された部分積の上位ビットと、乗数の下位ビット
に応じて生成された部分積の下位ビットとをゼロにリセ
ットするリセット手段を備えるため、ｎ×ｍビットの乗
算だけでなく、それよりも少ないビット数の乗算を２つ
同時に行なうことができる。
３のいずれかの効果に加えて、乗数の上位ビットに応じ
て生成された部分積の上位ビットと、乗数の下位ビット
に応じて生成された部分積の下位ビットとをゼロにリセ
ットするリセット手段を備えるため、ｎ×ｍビットの乗
算だけでなく、それよりも少ないビット数の乗算を２つ
同時に行なうことができる。
【図１】 ２つの乗算器を用いた典型的なブレンディン
グ演算装置の構成を示す概念図である。
グ演算装置の構成を示す概念図である。
【図２】 ブレンディング係数の同一ビットに応じて生
成された２つの部分積を先に算出する方法を説明するた
めの概念図である。
成された２つの部分積を先に算出する方法を説明するた
めの概念図である。
【図３】 本発明の実施の形態１によるブレンディング
演算装置の構成を示す概念図である。
演算装置の構成を示す概念図である。
【図４】 図３に示されたブレンディング演算装置の具
体的な構成を示すブロック図である。
体的な構成を示すブロック図である。
【図５】 図４に示された半加算器の構成を示す回路図
である。
である。
【図６】 図４に示された全加算器の構成を示す回路図
である。
である。
【図７】 図４に示されたもう１つの全加算器の構成を
示す回路図である。
示す回路図である。
【図８】 図４に示されたもう１つの半加算器の構成を
示す回路図である。
示す回路図である。
【図９】 図４に示されたさらにもう１つの全加算器の
構成を示す回路図である。
構成を示す回路図である。
【図１０】 図４に示されたさらにもう１つの全加算器
の構成を示す回路図である。
の構成を示す回路図である。
【図１１】 図４に示されたさらにもう１つの全加算器
の構成を示す回路図である。
の構成を示す回路図である。
【図１２】 図５に示された排他的ＯＲゲートの構成を
示す回路図である。
示す回路図である。
【図１３】 図６に示された排他的ＮＯＲゲートの構成
を示す回路図である。
を示す回路図である。
【図１４】 図５に示されたマルチプレクサの構成を示
す回路図である。
す回路図である。
【図１５】 ソースデータまたは目的データが負の場合
における部分積の構成を示す概念図である。
における部分積の構成を示す概念図である。
【図１６】 本発明の実施の形態２によるブレンディン
グ装置において生成される部分積の構成を示す概念図で
ある。
グ装置において生成される部分積の構成を示す概念図で
ある。
【図１７】 図１６に示されたブレンディング演算装置
の具体的な構成を示すブロック図である。
の具体的な構成を示すブロック図である。
【図１８】 図１７に示された半加算器の構成を示す回
路図である。
路図である。
【図１９】 図１７に示されたもう１つの半加算器の構
成を示す回路図である。
成を示す回路図である。
【図２０】 図１７に示された全加算器の構成を示す回
路図である。
路図である。
【図２１】 図１９に示されたマルチプレクサの構成を
示す回路図である。
示す回路図である。
【図２２】 本発明の実施の形態３によるブレンディン
グ演算装置の原理を説明するための概念図である。
グ演算装置の原理を説明するための概念図である。
【図２３】 図２２に示されたブレンディング演算装置
の原理を説明するためのもう１つの概念図である。
の原理を説明するためのもう１つの概念図である。
【図２４】 図２２および図２３に示されたブレンディ
ング演算装置の具体的な構成を示すブロック図である。
ング演算装置の具体的な構成を示すブロック図である。
【図２５】 図２４に示されたゼロリセット機能付セレ
クタの構成を示す回路図である。
クタの構成を示す回路図である。
１，２，４ 部分積、１１，２１ プレ加算器、１１
０，１６０〜１６３，１９０，２６３，２９０ 半加算
器、１１１〜１１３，１７０〜１７３，１８０〜１８
３，１９１〜１９３，２７３，２８３，２９３ 全加算
器、１２〜１５ 選択回路、１２０〜１２４，１３０〜
１３４，１４０〜１４４，１５０〜１５４セレクタ、３
２２，３２３，３３２，３３３，３４０，３４１，３５
０，３５１ゼロリセット機能付セレクタ。
０，１６０〜１６３，１９０，２６３，２９０ 半加算
器、１１１〜１１３，１７０〜１７３，１８０〜１８
３，１９１〜１９３，２７３，２８３，２９３ 全加算
器、１２〜１５ 選択回路、１２０〜１２４，１３０〜
１３４，１４０〜１４４，１５０〜１５４セレクタ、３
２２，３２３，３３２，３３３，３４０，３４１，３５
０，３５１ゼロリセット機能付セレクタ。
【手続補正書】
【提出日】平成９年９月３０日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】請求項５
【補正方法】変更
【補正内容】
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００１０
【補正方法】変更
【補正内容】
【００１０】請求項５に係る演算装置は、請求項１から
３のいずれかの構成に加えて、マスク手段をさらに備え
る。マスク手段は、第１および第２の乗数の上位ビット
に応じて生成された部分積の上位ビットと、第１および
第２の乗数の下位ビットに応じて生成された部分積の下
位ビットとをゼロにマスクする。
３のいずれかの構成に加えて、マスク手段をさらに備え
る。マスク手段は、第１および第２の乗数の上位ビット
に応じて生成された部分積の上位ビットと、第１および
第２の乗数の下位ビットに応じて生成された部分積の下
位ビットとをゼロにマスクする。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００４０
【補正方法】変更
【補正内容】
【００４０】排他的ＯＲゲート１１００は、たとえば図
１２に示されるように、インバータ１１０００と、マル
チプレクサ１１００１と、インバータ１１００２とを含
む。マルチプレクサ１１００１は、一方の入力信号Ｉ１
に応答して、インバータ１１０００の出力信号または他
方の入力信号Ｉ２を選択する。図６に示された排他的Ｏ
Ｒゲート１１１０、図７に示された排他的ＯＲゲート１
１２０、図８に示された排他的ＯＲゲート１９００、図
９に示された排他的ＯＲゲート１９１２、および図１１
に示された排他的ＯＲゲート１９３１もこの排他的ＯＲ
ゲート１１００と同様に構成される。
１２に示されるように、インバータ１１０００と、マル
チプレクサ１１００１と、インバータ１１００２とを含
む。マルチプレクサ１１００１は、一方の入力信号Ｉ１
に応答して、インバータ１１０００の出力信号または他
方の入力信号Ｉ２を選択する。図６に示された排他的Ｏ
Ｒゲート１１１０、図７に示された排他的ＯＲゲート１
１２０、図８に示された排他的ＯＲゲート１９００、図
９に示された排他的ＯＲゲート１９１２、および図１１
に示された排他的ＯＲゲート１９３１もこの排他的ＯＲ
ゲート１１００と同様に構成される。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００４５
【補正方法】変更
【補正内容】
【００４５】 ＢＬＥＮＤ＝ＳＲＣ×ＦＳＲＣ−ＤＳＴ×ＦＤＳＴ …（２） ＢＬＥＮＤ＝−ＳＲＣ×ＦＳＲＣ＋ＤＳＴ×ＦＤＳＴ …（３） 上記式（２）の場合、目的データが負（−ＤＳＴ）であ
る。上記式（３）の場合、ソースデータが負（−ＳＲ
Ｃ）である。したがって、ソースおよび目的データを２
の補数表示による符号ビット付数字に拡張する必要があ
る。上記式（２）の場合、目的データ（−ＤＳＴ）の最
上位ビットは１になる。上記式（３）の場合、ソースデ
ータ（−ＳＲＣ）の最上位ビットは１になる。
る。上記式（３）の場合、ソースデータが負（−ＳＲ
Ｃ）である。したがって、ソースおよび目的データを２
の補数表示による符号ビット付数字に拡張する必要があ
る。上記式（２）の場合、目的データ（−ＤＳＴ）の最
上位ビットは１になる。上記式（３）の場合、ソースデ
ータ（−ＳＲＣ）の最上位ビットは１になる。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００５０
【補正方法】変更
【補正内容】
【００５０】 ｓｉｇｎ＝（−２(m+1) ×１＋２m ×／ｐm ［ｎ］＋…＋２2 ×／ｐ2 ［ｎ］ ＋２1 ×／ｐ1 ［ｎ］＋２0 ×／ｐ0 ［ｎ］＋１）×２n …（６） すなわち、図１６に示されるように部分積を表現し直
し、さらに上記式（６）のように部分積｛／ｐ
m ［ｎ］，ｐm ［ｎ−１］，ｐm ［ｎ−２］，…，ｐm
［２］，ｐm ［１］，ｐm ［０］｝の符号拡張を行な
い、その符号ビットよりも上位ビットに１を加算する。
また、部分積｛／ｐ0 ［ｎ］，ｐ0 ［ｎ−１］，ｐ
0［ｎ−２］，…，ｐ0 ［２］，ｐ0 ［１］，ｐ
0 ［０］｝の符号ビット／ｐ0 ［ｎ］に１を加算する。
し、さらに上記式（６）のように部分積｛／ｐ
m ［ｎ］，ｐm ［ｎ−１］，ｐm ［ｎ−２］，…，ｐm
［２］，ｐm ［１］，ｐm ［０］｝の符号拡張を行な
い、その符号ビットよりも上位ビットに１を加算する。
また、部分積｛／ｐ0 ［ｎ］，ｐ0 ［ｎ−１］，ｐ
0［ｎ−２］，…，ｐ0 ［２］，ｐ0 ［１］，ｐ
0 ［０］｝の符号ビット／ｐ0 ［ｎ］に１を加算する。
【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】００５１
【補正方法】変更
【補正内容】
【００５１】たとえば上記式（２）において、ソースデ
ータＳＲＣ［２：０］が０１１１2（７10）、ブレンデ
ィング係数ＦＳＲＣ［３：０］が０１１０2 （６10）、
目的データ−ＤＳＴ［２：０］が１１００2 （−
４10）、ブレンディング係数ＦＤＳＴ［３：０］が００
１１2 （３10）の場合、ブレンドデータＢＬＥＮＤ
［８：０］として０００１１１１０2 （３０10）が得ら
れなければならない。この場合の部分積は、０１１１
（ＳＲＣ）、１１００（−ＤＳＴ）、００１１（ＳＲＣ
−ＤＳＴ）、または００００になる。次の数４に示され
るように、ブレンディング係数ＦＳＲＣの第０ビットは
０でかつブレンディング係数ＦＤＳＴの第０ビットは１
であるため、この第０ビットに対応する部分積は１１０
０（−ＤＳＴ）になる。ブレンディング係数ＦＳＲＣお
よびＦＤＳＴの第１ビットはいずれも１であるため、こ
の第１ビットに対応する部分積は００１１（ＳＲＣ−Ｄ
ＳＴ）になる。ブレンディング係数ＦＳＲＣの第２ビッ
トは１でかつブレンディング係数ＦＤＳＴの第２ビット
は０であるため、この第２ビットに対応する部分積は０
１１１（ＳＲＣ）になる。そして、ブレンディング係数
ＦＳＲＣおよびＦＤＳＴの第３ビットはいずれも０であ
るため、この第３ビットに対応する部分積は００００に
なる。これらの部分積の和を符号拡張により算出する
と、数４のように確かに１１１１０2 （３０10）が得ら
れる。
ータＳＲＣ［２：０］が０１１１2（７10）、ブレンデ
ィング係数ＦＳＲＣ［３：０］が０１１０2 （６10）、
目的データ−ＤＳＴ［２：０］が１１００2 （−
４10）、ブレンディング係数ＦＤＳＴ［３：０］が００
１１2 （３10）の場合、ブレンドデータＢＬＥＮＤ
［８：０］として０００１１１１０2 （３０10）が得ら
れなければならない。この場合の部分積は、０１１１
（ＳＲＣ）、１１００（−ＤＳＴ）、００１１（ＳＲＣ
−ＤＳＴ）、または００００になる。次の数４に示され
るように、ブレンディング係数ＦＳＲＣの第０ビットは
０でかつブレンディング係数ＦＤＳＴの第０ビットは１
であるため、この第０ビットに対応する部分積は１１０
０（−ＤＳＴ）になる。ブレンディング係数ＦＳＲＣお
よびＦＤＳＴの第１ビットはいずれも１であるため、こ
の第１ビットに対応する部分積は００１１（ＳＲＣ−Ｄ
ＳＴ）になる。ブレンディング係数ＦＳＲＣの第２ビッ
トは１でかつブレンディング係数ＦＤＳＴの第２ビット
は０であるため、この第２ビットに対応する部分積は０
１１１（ＳＲＣ）になる。そして、ブレンディング係数
ＦＳＲＣおよびＦＤＳＴの第３ビットはいずれも０であ
るため、この第３ビットに対応する部分積は００００に
なる。これらの部分積の和を符号拡張により算出する
と、数４のように確かに１１１１０2 （３０10）が得ら
れる。
【手続補正７】
【補正対象書類名】明細書
【補正対象項目名】００６７
【補正方法】変更
【補正内容】
【００６７】したがって、平行四辺形で囲まれていない
部分積のビットを図２３に示されるように強制的にゼロ
にマスクすれば、２画素分のブレンドデータｂｌｅｎｄ
−ｕｐｐｅｒおよびｂｌｅｎｄ−ｌｏｗｅｒが得られ
る。
部分積のビットを図２３に示されるように強制的にゼロ
にマスクすれば、２画素分のブレンドデータｂｌｅｎｄ
−ｕｐｐｅｒおよびｂｌｅｎｄ−ｌｏｗｅｒが得られ
る。
【手続補正８】
【補正対象書類名】明細書
【補正対象項目名】００６９
【補正方法】変更
【補正内容】
【００６９】図２４は、本発明の実施の形態３によるブ
レンディング演算装置の具体的な構成を示すブロック図
である。図４に示されたセレクタ１２２，１２３，１３
２，１３３，１４０，１４１，１５０，１５１に代え
て、マスク機能付セレクタ３２２，３２３，３３２，３
３３，３４０，３４１，３５０，３５１を備える。この
セレクタ３２２は、図２５に示されるように、セレクタ
１２２と同じセレクタ３２２０と、ＡＮＤゲート３２２
１とを含む。
レンディング演算装置の具体的な構成を示すブロック図
である。図４に示されたセレクタ１２２，１２３，１３
２，１３３，１４０，１４１，１５０，１５１に代え
て、マスク機能付セレクタ３２２，３２３，３３２，３
３３，３４０，３４１，３５０，３５１を備える。この
セレクタ３２２は、図２５に示されるように、セレクタ
１２２と同じセレクタ３２２０と、ＡＮＤゲート３２２
１とを含む。
【手続補正９】
【補正対象書類名】明細書
【補正対象項目名】００７１
【補正方法】変更
【補正内容】
【００７１】 ＢＬＥＮＤ［３：０］＝ＳＲＣ［０］×ＦＳＲＣ［１：０］＋ＤＳＴ［０］× ＦＤＳＴ［１：０］ …（１３） ＢＬＥＮＤ［７：４］＝ＳＲＣ［２］×ＦＳＲＣ［３：２］＋ＤＳＴ［２］× ＦＤＳＴ［３：２］ …（１４） 上記のように、本発明の実施の形態３によるブレンディ
ング演算装置は、マスク機能付セレクタ３２２，３２
３，３３２，３３３，３４０，３４１，３５０，３５１
を備えるため、通常モードでは４×４ビットの乗算を行
なうが、減色モードでは２×２ビットの２つの乗算を同
時に行なうことができる。また、セレクタ３２２０にＡ
ＮＤゲート３２２１を追加しただけなので、サイズが大
幅に大きくなることもない。
ング演算装置は、マスク機能付セレクタ３２２，３２
３，３３２，３３３，３４０，３４１，３５０，３５１
を備えるため、通常モードでは４×４ビットの乗算を行
なうが、減色モードでは２×２ビットの２つの乗算を同
時に行なうことができる。また、セレクタ３２２０にＡ
ＮＤゲート３２２１を追加しただけなので、サイズが大
幅に大きくなることもない。
【手続補正１０】
【補正対象書類名】明細書
【補正対象項目名】００７７
【補正方法】変更
【補正内容】
【００７７】請求項５に係る演算装置は、請求項１から
３のいずれかの効果に加えて、乗数の上位ビットに応じ
て生成された部分積の上位ビットと、乗数の下位ビット
に応じて生成された部分積の下位ビットとをゼロにマス
クするマスク手段を備えるため、ｎ×ｍビットの乗算だ
けでなく、それよりも少ないビット数の乗算を２つ同時
に行なうことができる。
３のいずれかの効果に加えて、乗数の上位ビットに応じ
て生成された部分積の上位ビットと、乗数の下位ビット
に応じて生成された部分積の下位ビットとをゼロにマス
クするマスク手段を備えるため、ｎ×ｍビットの乗算だ
けでなく、それよりも少ないビット数の乗算を２つ同時
に行なうことができる。
Claims (5)
- 【請求項１】 ｍビットの第１の乗数およびｎビットの
第１の被乗数の積と、ｍビットの第２の乗数およびｎビ
ットの第２の被乗数の積との和を演算する演算装置であ
って、 前記第１の被乗数と前記第２の被乗数とを加算する第１
の加算手段と、 各々が、前記第１および第２の乗数の対応するビットに
応じて、前記第１の被乗数、前記第２の被乗数、前記第
１の加算手段からの前記第１および第２の被乗数の和、
および０のうち１つを選択して部分積を生成するｍ個の
選択手段と、 前記ｍ個の選択手段からのｍ個の部分積を１ビットずつ
シフトしてそのシフトした部分積の和を算出する加算器
ツリーとを備える、演算装置。 - 【請求項２】 前記ｍ個の選択手段の各々は、各々が、
前記第１および第２の乗数の対応するビットの両方が１
のとき前記第１および第２の被乗数の和の対応するビッ
トを選択し、前記第１の乗数の対応するビットが１でか
つ前記第２の乗数の対応するビットが０のとき前記第１
の被乗数の対応するビットを選択し、前記第１の乗数の
対応するビットが０でかつ前記第２の乗数の対応するビ
ットが１のとき前記第２の被乗数の対応するビットを選
択し、前記第１および第２の乗数の対応するビットの両
方が０のとき０を選択するｎ個のセレクタを含む、請求
項１に記載の演算装置。 - 【請求項３】 前記加算器ツリーはアレイ状に配列され
た複数の加算器を含み、前記複数の加算器の各々は、そ
の加算器よりも前記第１および第２の乗数のビットに対
して１つ下位のｎ個の加算器のうち対応する１つの加算
器のキャリー出力に接続されたキャリー入力と、前記ｎ
個のセレクタのうち対応する１つのセレクタの出力に接
続された第１のデータ入力と、前記対応する１つの加算
器よりも前記第１および第２の被乗数のビットに対して
１つ上位の加算器のデータ出力に接続された第２のデー
タ入力と、データ出力と、キャリー出力とを有する、請
求項２に記載の演算装置。 - 【請求項４】 前記ｍ個の部分積の最上位ビットを反転
する反転手段と、 前記ｍ個の部分積のうち前記第１および第２の乗数の最
下位ビットに応じて生成された部分積の最上位ビット
と、前記第１および第２の乗数の最上位ビットに応じて
生成された部分積の最上位ビットよりも１つ上位ビット
とにそれぞれ１を加算する第２の加算手段とをさらに備
える、請求項１から３のいずれかに記載の演算装置。 - 【請求項５】 前記第１および第２の乗数の上位ビット
に応じて生成された部分積の上位ビットと、前記第１お
よび第２の乗数の下位ビットに応じて生成された部分積
の下位ビットとをゼロにリセットするリセット手段をさ
らに備える、請求項１から３のいずれかに記載の演算装
置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9128685A JPH10320378A (ja) | 1997-05-19 | 1997-05-19 | 演算装置 |
| TW086114357A TW346597B (en) | 1997-05-19 | 1997-10-02 | Operation device |
| KR1019970069915A KR19980086459A (ko) | 1997-05-19 | 1997-12-17 | 연산 장치 |
| DE19757891A DE19757891C2 (de) | 1997-05-19 | 1997-12-24 | Arithmetische Betriebseinrichtung zum Berechnen einer Summe von zwei Produkten |
| CN98103877A CN1199891A (zh) | 1997-05-19 | 1998-02-19 | 运算装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9128685A JPH10320378A (ja) | 1997-05-19 | 1997-05-19 | 演算装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10320378A true JPH10320378A (ja) | 1998-12-04 |
Family
ID=14990903
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9128685A Withdrawn JPH10320378A (ja) | 1997-05-19 | 1997-05-19 | 演算装置 |
Country Status (5)
| Country | Link |
|---|---|
| JP (1) | JPH10320378A (ja) |
| KR (1) | KR19980086459A (ja) |
| CN (1) | CN1199891A (ja) |
| DE (1) | DE19757891C2 (ja) |
| TW (1) | TW346597B (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB2373564A (en) * | 1999-12-24 | 2002-09-25 | Fujikin Kk | Fluid controller |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2794258B1 (fr) * | 1999-05-26 | 2001-09-14 | St Microelectronics Sa | Circuit de multiplication |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2672956B2 (ja) * | 1988-01-25 | 1997-11-05 | 沖電気工業株式会社 | 並列乗算器 |
-
1997
- 1997-05-19 JP JP9128685A patent/JPH10320378A/ja not_active Withdrawn
- 1997-10-02 TW TW086114357A patent/TW346597B/zh active
- 1997-12-17 KR KR1019970069915A patent/KR19980086459A/ko not_active Application Discontinuation
- 1997-12-24 DE DE19757891A patent/DE19757891C2/de not_active Expired - Fee Related
-
1998
- 1998-02-19 CN CN98103877A patent/CN1199891A/zh active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB2373564A (en) * | 1999-12-24 | 2002-09-25 | Fujikin Kk | Fluid controller |
| GB2373564B (en) * | 1999-12-24 | 2004-05-26 | Fujikin Kk | Fluid controller |
Also Published As
| Publication number | Publication date |
|---|---|
| CN1199891A (zh) | 1998-11-25 |
| KR19980086459A (ko) | 1998-12-05 |
| TW346597B (en) | 1998-12-01 |
| DE19757891A1 (de) | 1998-12-03 |
| DE19757891C2 (de) | 1999-12-02 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
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