JPH06259228A - 乗算器 - Google Patents
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- JPH06259228A JPH06259228A JP5075110A JP7511093A JPH06259228A JP H06259228 A JPH06259228 A JP H06259228A JP 5075110 A JP5075110 A JP 5075110A JP 7511093 A JP7511093 A JP 7511093A JP H06259228 A JPH06259228 A JP H06259228A
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
- G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
- G06F7/52—Multiplying; Dividing
- G06F7/523—Multiplying only
- G06F7/533—Reduction of the number of iteration steps or stages, e.g. using the Booth algorithm, log-sum, odd-even
- G06F7/5334—Reduction of the number of iteration steps or stages, e.g. using the Booth algorithm, log-sum, odd-even by using multiple bit scanning, i.e. by decoding groups of successive multiplier bits in order to select an appropriate precalculated multiple of the multiplicand as a partial product
- G06F7/5336—Reduction of the number of iteration steps or stages, e.g. using the Booth algorithm, log-sum, odd-even by using multiple bit scanning, i.e. by decoding groups of successive multiplier bits in order to select an appropriate precalculated multiple of the multiplicand as a partial product overlapped, i.e. with successive bitgroups sharing one or more bits being recoded into signed digit representation, e.g. using the Modified Booth Algorithm
- G06F7/5338—Reduction of the number of iteration steps or stages, e.g. using the Booth algorithm, log-sum, odd-even by using multiple bit scanning, i.e. by decoding groups of successive multiplier bits in order to select an appropriate precalculated multiple of the multiplicand as a partial product overlapped, i.e. with successive bitgroups sharing one or more bits being recoded into signed digit representation, e.g. using the Modified Booth Algorithm each bitgroup having two new bits, e.g. 2nd order MBA
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
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Abstract
(57)【要約】
【目的】 冗長符号付き数を利用したブースのアルゴリ
ズムによる乗算器の乗算サイクルを計数するカウンタ回
路を不要とすることを目的とする。 【構成】 加算器７によって、冗長符号付き数の正の部
分と負の部分がともに「１」である値「０」を出力し、
最後のサイクルで終了検出手段１３が、ラッチ手段８の
下位から３ビット目の冗長符号付き数の正の部分を格納
する部分と負の部分を格納する部分とに同時に「１」が
入っていることを検出して、乗算サイクルの終了を検出
する。 【効果】 乗算サイクルを計数するカウンタ回路が省略
されるので、トランジスタ数が減少し、回路構成が簡単
になる。
ズムによる乗算器の乗算サイクルを計数するカウンタ回
路を不要とすることを目的とする。 【構成】 加算器７によって、冗長符号付き数の正の部
分と負の部分がともに「１」である値「０」を出力し、
最後のサイクルで終了検出手段１３が、ラッチ手段８の
下位から３ビット目の冗長符号付き数の正の部分を格納
する部分と負の部分を格納する部分とに同時に「１」が
入っていることを検出して、乗算サイクルの終了を検出
する。 【効果】 乗算サイクルを計数するカウンタ回路が省略
されるので、トランジスタ数が減少し、回路構成が簡単
になる。
Description
【０００１】
【産業上の利用分野】この発明はＣＰＵ等で用いられる
乗算器に関するものである。
乗算器に関するものである。
【０００２】
【従来の技術】従来より、ＲＳＤ表示された被除数また
は部分剰余と２の補数表示の除数を使用する減算シフト
型の除算の原理が例えば、アイイーイーイー ジャーナ
ル オブ ソリッド−ステート サーキット，ボリュー
ム２５，ナンバー３，１９９０年６月（IEEE JOURNAL O
F SOLID-STATE CIRCUIT,VOL25,NO.3,JUNE 1990) の第７
４８頁から第７５６頁に論じられている。ＲＳＤ表示の
数とは、各桁の数を｛−１，０，１｝によって表示する
数表示で、次のように表現される。
は部分剰余と２の補数表示の除数を使用する減算シフト
型の除算の原理が例えば、アイイーイーイー ジャーナ
ル オブ ソリッド−ステート サーキット，ボリュー
ム２５，ナンバー３，１９９０年６月（IEEE JOURNAL O
F SOLID-STATE CIRCUIT,VOL25,NO.3,JUNE 1990) の第７
４８頁から第７５６頁に論じられている。ＲＳＤ表示の
数とは、各桁の数を｛−１，０，１｝によって表示する
数表示で、次のように表現される。
【０００３】Ｙ＝Σ（Ｙi **−Ｙi * ）・２i ；
Ｙi **，Ｙi * ∈｛０，１｝
Ｙi **，Ｙi * ∈｛０，１｝
【０００４】一方、２の補数表示の数は、
【０００５】Ｚ＝−２n ・Ｚn ＋ΣＺi ・２i ；Ｚn ，
Ｚi ∈｛０，１｝
Ｚi ∈｛０，１｝
【０００６】と表現される。上記ＲＳＤ表示の数Ｙと２
の補数表示の数Ｚとの加算は図５の様に行われ、和は数
３に示すＲＳＤ表示の数として得られる。
の補数表示の数Ｚとの加算は図５の様に行われ、和は数
３に示すＲＳＤ表示の数として得られる。
【０００７】Ｓ＝Σ（Ｓi **−Ｓi * ）・２i ；
Ｓi **，Ｓi * ∈｛０，１｝
Ｓi **，Ｓi * ∈｛０，１｝
【０００８】図中の大きい○印で表わした３０はフルア
ダーを示し、小さい○印はフルアダー３０の反転入力
（出力）を意味している。表１はこのフルアダー３０の
真理値表であり、図６は真理値表と対応するフルアダー
３０を示す。
ダーを示し、小さい○印はフルアダー３０の反転入力
（出力）を意味している。表１はこのフルアダー３０の
真理値表であり、図６は真理値表と対応するフルアダー
３０を示す。
【０００９】
【表１】
【００１０】ＲＳＤ表示の数Ｙと２の補数表示の数Ｚと
の減算は図７の様に行われ、差は次式に示すＲＳＤ表示
の数として得られる。
の減算は図７の様に行われ、差は次式に示すＲＳＤ表示
の数として得られる。
【００１１】Ｄ＝Σ（Ｄi **−Ｄi * ）・２i ；
Ｄi **，Ｄi * ∈｛０，１｝
Ｄi **，Ｄi * ∈｛０，１｝
【００１２】上述の加算、減算はともにキャリーの伝播
を伴わないので高速に行うことができる。
を伴わないので高速に行うことができる。
【００１３】高速な乗算器の乗算アルゴリズムとしてブ
ースのアルゴリズムがよく知られている。ブースのアル
ゴリズムによる乗算器を実現する場合、部分積を同時に
生成しスタティクに全ての部分積を加算する方法と、繰
り返し部分積を加算する方法とがある。後者の場合、上
記のＲＳＤ表示の数と２の補数表示の数との加減算を利
用することができる。即ち、部分積としてＲＳＤ表示の
数を使い、乗数として２の補数表示の数を使用する。ま
た、繰り返しの回数（乗算サイクル）を計数するために
カウンタ回路が使用される。
ースのアルゴリズムがよく知られている。ブースのアル
ゴリズムによる乗算器を実現する場合、部分積を同時に
生成しスタティクに全ての部分積を加算する方法と、繰
り返し部分積を加算する方法とがある。後者の場合、上
記のＲＳＤ表示の数と２の補数表示の数との加減算を利
用することができる。即ち、部分積としてＲＳＤ表示の
数を使い、乗数として２の補数表示の数を使用する。ま
た、繰り返しの回数（乗算サイクル）を計数するために
カウンタ回路が使用される。
【００１４】
【発明が解決しようとする課題】従来の乗算器は以上の
ように構成されているので、乗算サイクルを計数するカ
ウンタ回路を使用しており、このためトランジスタ数が
増大するという問題点があった。また、冗長符号付き数
で得られた積の上位を２進数に変換するときに積の下位
による補正が必要であるという問題点があった。
ように構成されているので、乗算サイクルを計数するカ
ウンタ回路を使用しており、このためトランジスタ数が
増大するという問題点があった。また、冗長符号付き数
で得られた積の上位を２進数に変換するときに積の下位
による補正が必要であるという問題点があった。
【００１５】この発明は上記のような問題点を解消する
ためになされたもので、請求項１の発明は上記カウンタ
回路を使わない乗算器を得ることを目的とする。
ためになされたもので、請求項１の発明は上記カウンタ
回路を使わない乗算器を得ることを目的とする。
【００１６】また、請求項２の発明は、ＣＰＵで積の２
進変換を行う乗算器であって、積の上位の補正をＣＰＵ
による積の上位読み出しの前に行い、ＣＰＵによる積の
上位の２進変換が積の下位によらず同じ方法でできる乗
算器を得ることを目的とする。
進変換を行う乗算器であって、積の上位の補正をＣＰＵ
による積の上位読み出しの前に行い、ＣＰＵによる積の
上位の２進変換が積の下位によらず同じ方法でできる乗
算器を得ることを目的とする。
【００１７】更に請求項３の発明は僅かなトランジスタ
の追加によって積和算を行うことのできる乗算器を得る
ことを目的とする。
の追加によって積和算を行うことのできる乗算器を得る
ことを目的とする。
【００１８】
【課題を解決するための手段】請求項１の発明に係る乗
算器は、乗算サイクルの前に全ビットが「１」の数を出
力する加数選択手段と、その出力の加算器と、被乗数ま
たは部分積を格納する第２のレジスタとを設けると共
に、この第２のレジスタの出力から最後のサイクルを検
出する終了検出手段を設けたものである。
算器は、乗算サイクルの前に全ビットが「１」の数を出
力する加数選択手段と、その出力の加算器と、被乗数ま
たは部分積を格納する第２のレジスタとを設けると共
に、この第２のレジスタの出力から最後のサイクルを検
出する終了検出手段を設けたものである。
【００１９】請求項２の発明に係る乗算器は、部分積の
一部を格納する第１のレジスタと、被乗数または冗長符
号付き数で表示された部分積の一部を格納する第２のレ
ジスタと、乗算サイクルの終了後、第２のレジスタの符
号を判定する符号判定手段とを設けたものである。
一部を格納する第１のレジスタと、被乗数または冗長符
号付き数で表示された部分積の一部を格納する第２のレ
ジスタと、乗算サイクルの終了後、第２のレジスタの符
号を判定する符号判定手段とを設けたものである。
【００２０】請求項３の発明に係る乗算器は、被乗数ま
たは冗長符号付き数で表示された部分積の一部を格納す
る第２のレジスタと、この第２のレジスタの内容を受け
て積和算を行う積和レジスタとを設けたものである。
たは冗長符号付き数で表示された部分積の一部を格納す
る第２のレジスタと、この第２のレジスタの内容を受け
て積和算を行う積和レジスタとを設けたものである。
【００２１】
【作用】請求項１の発明における乗算器は、乗算サイク
ルの前に加数選択手段が全てのビットが「１」の数を出
力し、加算器は冗長符号付き数の正の部分と負の部分が
ともに「１」である値「０」を出力し、最後のサイクル
で終了検出手段が、下位ビットの冗長符号付き数の正の
部分を格納する部分と負の部分を格納する部分とに同時
に「１」が入っていることを検出して、乗算サイクルの
終了を検出する。
ルの前に加数選択手段が全てのビットが「１」の数を出
力し、加算器は冗長符号付き数の正の部分と負の部分が
ともに「１」である値「０」を出力し、最後のサイクル
で終了検出手段が、下位ビットの冗長符号付き数の正の
部分を格納する部分と負の部分を格納する部分とに同時
に「１」が入っていることを検出して、乗算サイクルの
終了を検出する。
【００２２】請求項２の発明おける乗算器は、乗算サイ
クルの終了後、符号判定手段によって第２のレジスタの
符号を判定し、判定結果によって第１のレジスタの内容
を補正する。
クルの終了後、符号判定手段によって第２のレジスタの
符号を判定し、判定結果によって第１のレジスタの内容
を補正する。
【００２３】請求項３の発明における乗算器は、最初の
部分積として「０」の代わりに積和レジスタの内容を使
用し、乗算サイクルの最後で積和レジスタに積を書き込
む。
部分積として「０」の代わりに積和レジスタの内容を使
用し、乗算サイクルの最後で積和レジスタに積を書き込
む。
【００２４】
実施例１．以下、請求項１の発明の一実施例を図につい
て説明する。図１はこの発明に係る乗算器の構成を示す
図面である。この乗算器はｎビットの乗数と被乗数とよ
りｎビットの積をつくる乗算器である。図１において、
１は冗長符号付き数で表示された部分積の一部を格納す
るｎ＋１ビットの第１のレジスタとしてのレジスタであ
る。レジスタ（第１のレジスタ）１は冗長符号付き数の
正の部分を格納する部分及び負の部分を格納する部分で
構成される。
て説明する。図１はこの発明に係る乗算器の構成を示す
図面である。この乗算器はｎビットの乗数と被乗数とよ
りｎビットの積をつくる乗算器である。図１において、
１は冗長符号付き数で表示された部分積の一部を格納す
るｎ＋１ビットの第１のレジスタとしてのレジスタであ
る。レジスタ（第１のレジスタ）１は冗長符号付き数の
正の部分を格納する部分及び負の部分を格納する部分で
構成される。
【００２５】２は被乗数または冗長符号付き数で表示さ
れた部分積の一部を格納するｎ＋１ビット第２のレジス
タとしてのレジスタである。レジスタ（第２のレジス
タ）２は冗長符号付き数の正の部分を格納する部分及び
負の部分を格納する部分で構成される。
れた部分積の一部を格納するｎ＋１ビット第２のレジス
タとしてのレジスタである。レジスタ（第２のレジス
タ）２は冗長符号付き数の正の部分を格納する部分及び
負の部分を格納する部分で構成される。
【００２６】４はレジスタ１の出力を一時的に保持する
第１のラッチ手段である。５は２の補数で表示された乗
数を格納する第３のレジスタとしてのレジスタである。
６はレジスタ（第３のレジスタ）５の出力を受けて、乗
数の２倍の数、乗数の２倍の数の反転、乗数、乗数の反
転及び全てのビットが「１」の数のうちの１つを生成す
る加数選択手段である。
第１のラッチ手段である。５は２の補数で表示された乗
数を格納する第３のレジスタとしてのレジスタである。
６はレジスタ（第３のレジスタ）５の出力を受けて、乗
数の２倍の数、乗数の２倍の数の反転、乗数、乗数の反
転及び全てのビットが「１」の数のうちの１つを生成す
る加数選択手段である。
【００２７】７は、ラッチ手段４の出力と加数選択手段
６の出力とを加算する加算器である。８はレジスタ２の
出力を一時的に保持する第２のラッチ手段である。
６の出力とを加算する加算器である。８はレジスタ２の
出力を一時的に保持する第２のラッチ手段である。
【００２８】９は第１のシフト・選択手段としてのシフ
ト・選択手段である。シフト・選択手段（第１のシフト
・選択手段）９は加算器７の出力の下位２ビット、ラッ
チ手段８の出力、ＣＰＵ内部のＸバスが入力され、レジ
スタ２の冗長符号付き数の正の部分を格納する部分に対
し、ラッチ手段８の出力を２ビット右シフトして下位ビ
ットとし、上位２ビットとして加算器７の出力の下位２
ビットを置いた数、上記をＸバスの内容（被乗数）とし
て最下位ビットに「０」を置いた数を出力する。また、
レジスタ２の冗長符号付き数の負の部分を格納する部分
に対し、ラッチ手段８の出力を２ビット右シフトして下
位ビットとし、上位２ビットとして加算器７の出力の下
位２ビットを置いた数を出力する。
ト・選択手段である。シフト・選択手段（第１のシフト
・選択手段）９は加算器７の出力の下位２ビット、ラッ
チ手段８の出力、ＣＰＵ内部のＸバスが入力され、レジ
スタ２の冗長符号付き数の正の部分を格納する部分に対
し、ラッチ手段８の出力を２ビット右シフトして下位ビ
ットとし、上位２ビットとして加算器７の出力の下位２
ビットを置いた数、上記をＸバスの内容（被乗数）とし
て最下位ビットに「０」を置いた数を出力する。また、
レジスタ２の冗長符号付き数の負の部分を格納する部分
に対し、ラッチ手段８の出力を２ビット右シフトして下
位ビットとし、上位２ビットとして加算器７の出力の下
位２ビットを置いた数を出力する。
【００２９】１０は第２のシフト・選択手段としてのシ
フト・選択手段である。シフト・選択手段（第２のシフ
ト・選択手段）１０は加算器７の出力が入力され、レジ
スタ１の冗長符号付き数の正の部分及び負の部分を格納
する部分に対して、加算器７の出力を２ビット右シフト
して下位ビットとし、上位最上位ビットとして「０」を
置いた数をそれぞれ出力する。
フト・選択手段である。シフト・選択手段（第２のシフ
ト・選択手段）１０は加算器７の出力が入力され、レジ
スタ１の冗長符号付き数の正の部分及び負の部分を格納
する部分に対して、加算器７の出力を２ビット右シフト
して下位ビットとし、上位最上位ビットとして「０」を
置いた数をそれぞれ出力する。
【００３０】１１はブースデコーダで、ラッチ手段８の
冗長符号付き数の正の部分を格納する部分の下位３ビッ
トを受けて加数選択手段を制御するための信号を生成す
る。１２は遅延手段で、ブースデコーダ１１の出力を１
サイクル遅延して出力する機能及び制御信号によりブー
スデコーダ１１の出力とは異なる信号を出力する機能を
持つ。加数選択手段６は、遅延手段１２の出力する信号
によって加数を選択する。
冗長符号付き数の正の部分を格納する部分の下位３ビッ
トを受けて加数選択手段を制御するための信号を生成す
る。１２は遅延手段で、ブースデコーダ１１の出力を１
サイクル遅延して出力する機能及び制御信号によりブー
スデコーダ１１の出力とは異なる信号を出力する機能を
持つ。加数選択手段６は、遅延手段１２の出力する信号
によって加数を選択する。
【００３１】１３は終了検出手段で、ラッチ手段８の下
位から３ビットの冗長符号付き数の正の部分を格納する
部分と負の部分を格納する部分とに同時に「１」が入っ
ていることを検出して、乗算の終了を検出する。
位から３ビットの冗長符号付き数の正の部分を格納する
部分と負の部分を格納する部分とに同時に「１」が入っ
ていることを検出して、乗算の終了を検出する。
【００３２】表２はブースデコーダの動作を示す真理値
表である。表２におけるＢ２〜Ｂ０は入力としてのラッ
チ手段８の冗長符号付き数の正の部分を格納する部分の
下位３ビットを示し、ＡＣＮ２〜ＡＣＮ０は出力を示し
ている。
表である。表２におけるＢ２〜Ｂ０は入力としてのラッ
チ手段８の冗長符号付き数の正の部分を格納する部分の
下位３ビットを示し、ＡＣＮ２〜ＡＣＮ０は出力を示し
ている。
【００３３】
【表２】
【００３４】図４は加数選択手段６と加算器７の構成を
示す図面である。図４において、５ａ〜５ｃは数を格納
するレジスタの０ビット、ｎ−１ビット、ｎビットを示
している。２０は接地を示している。２１ａ〜２１ｃは
信号ＡＣＮ２が「０」のとき導通する電気スイッチとし
てのゲート手段である。２２ａ〜２２ｃは信号ＡＣＮ２
が「１」のとき導通する電気スイッチとしてのゲート手
段である。
示す図面である。図４において、５ａ〜５ｃは数を格納
するレジスタの０ビット、ｎ−１ビット、ｎビットを示
している。２０は接地を示している。２１ａ〜２１ｃは
信号ＡＣＮ２が「０」のとき導通する電気スイッチとし
てのゲート手段である。２２ａ〜２２ｃは信号ＡＣＮ２
が「１」のとき導通する電気スイッチとしてのゲート手
段である。
【００３５】２３ａ〜２３ｄはＮＡＮＤゲートである。
ＮＡＮＤゲート２３ａ〜２３ｄの一方の入力には、信号
ＡＣＮ１が入力される。ゲート手段２１ａとゲート手段
２２ａの出力は互いに接続され、ＮＡＮＤゲート２３ａ
の他方の入力になっている。ゲート手段２１ｂとゲート
手段２２ｂの出力は互いに接続され、ＮＡＮＤゲート２
３ｂの他方の入力になっている。ゲート手段２１ｃとゲ
ート手段２２ｃの出力は互いに接続され、ＮＡＮＤゲー
ト２３ｃの他方の入力になっている。ラッチ５ｃの出力
は、ＮＡＮＤゲート２３ｄの他方の入力になっている。
ＮＡＮＤゲート２３ａ〜２３ｄの一方の入力には、信号
ＡＣＮ１が入力される。ゲート手段２１ａとゲート手段
２２ａの出力は互いに接続され、ＮＡＮＤゲート２３ａ
の他方の入力になっている。ゲート手段２１ｂとゲート
手段２２ｂの出力は互いに接続され、ＮＡＮＤゲート２
３ｂの他方の入力になっている。ゲート手段２１ｃとゲ
ート手段２２ｃの出力は互いに接続され、ＮＡＮＤゲー
ト２３ｃの他方の入力になっている。ラッチ５ｃの出力
は、ＮＡＮＤゲート２３ｄの他方の入力になっている。
【００３６】２４ａ〜２４ｄは排他的ＮＯＲゲートで、
各々一方の入力は信号ＡＣＮ０で他方の入力にはＮＡＮ
Ｄゲート２３ａ〜２３ｄの出力が接続される。
各々一方の入力は信号ＡＣＮ０で他方の入力にはＮＡＮ
Ｄゲート２３ａ〜２３ｄの出力が接続される。
【００３７】２５ａ〜２５ｄは一般化されたフルアダー
である。信号Ｒ＊ｊ、ｉ、信号Ｒ＊＊ｊ，ｉ及び排他的
ＮＯＲゲートの出力がフルアダーの入力であり、信号Ｒ
＊ｊ，ｉ＋１、信号Ｒ＊＊ｊ，ｉ＋１がフルアダーの出
力である。フルアダーの入力と出力についた小○印は、
入力及び出力の反転を意味している。ここでｉは演算の
回数、ｊはビットを表す。また＊は冗長符号付き数の正
の部分を意味しており、＊＊は負の部分を意味してい
る。
である。信号Ｒ＊ｊ、ｉ、信号Ｒ＊＊ｊ，ｉ及び排他的
ＮＯＲゲートの出力がフルアダーの入力であり、信号Ｒ
＊ｊ，ｉ＋１、信号Ｒ＊＊ｊ，ｉ＋１がフルアダーの出
力である。フルアダーの入力と出力についた小○印は、
入力及び出力の反転を意味している。ここでｉは演算の
回数、ｊはビットを表す。また＊は冗長符号付き数の正
の部分を意味しており、＊＊は負の部分を意味してい
る。
【００３８】加数選択手段６はゲート手段２１ａ〜２１
ｃ、ゲート手段２２ａ〜２２ｃ、ＮＡＮＤゲート２３ａ
〜２３ｄ及び排他的ＮＯＲゲート２４ａ〜２４ｄ等によ
って構成されている。また、一般化されたフルアダー２
５ａ〜２５ｄが加算器７を構成している。
ｃ、ゲート手段２２ａ〜２２ｃ、ＮＡＮＤゲート２３ａ
〜２３ｄ及び排他的ＮＯＲゲート２４ａ〜２４ｄ等によ
って構成されている。また、一般化されたフルアダー２
５ａ〜２５ｄが加算器７を構成している。
【００３９】表３は信号Ｘ、信号ＡＣＮ１、信号ＡＣＮ
０と信号Ｙの真理値表を示す。信号ＸはＮＡＮＤゲート
２３ｅの一方の入力、信号Ｙは排他的ＮＯＲゲート２３
ｅの出力を表している。他のビットでも、同様の関係に
なる。
０と信号Ｙの真理値表を示す。信号ＸはＮＡＮＤゲート
２３ｅの一方の入力、信号Ｙは排他的ＮＯＲゲート２３
ｅの出力を表している。他のビットでも、同様の関係に
なる。
【００４０】
【表３】
【００４１】次に動作について説明する。ＣＰＵは乗算
命令の実行時で同期クロックΦが「１」の期間、被乗数
をＸバスに乗数をＹバスに乗せる。被乗数はシフト・選
択手段９から取り込む。
命令の実行時で同期クロックΦが「１」の期間、被乗数
をＸバスに乗数をＹバスに乗せる。被乗数はシフト・選
択手段９から取り込む。
【００４２】シフト・選択手段９は、レジスタ２の冗長
符号付き数の正の部分を格納する部分に対し上位をＸバ
スの内容として最下位ビットに「０」を置いた数を出力
する。また、レジスタ２の冗長符号付き数の負の部分を
格納する部分に対し全てのビットが「０」の数を出力す
る。更に、これらの値はレジスタ２を介して、ラッチ手
段８にも書き込まれる。また、乗数はＹバスからレジス
タ５に書き込まれる。
符号付き数の正の部分を格納する部分に対し上位をＸバ
スの内容として最下位ビットに「０」を置いた数を出力
する。また、レジスタ２の冗長符号付き数の負の部分を
格納する部分に対し全てのビットが「０」の数を出力す
る。更に、これらの値はレジスタ２を介して、ラッチ手
段８にも書き込まれる。また、乗数はＹバスからレジス
タ５に書き込まれる。
【００４３】シフト・選択手段１０は、レジスタ１の冗
長符号付き数の正の部分を格納する部分、負の部分を格
納する部分に対し全てのビットが「０」の数を出力す
る。これらの値はレジスタ１に書き込まれ、選択手段３
を介してラッチ手段４にも書き込まれる。
長符号付き数の正の部分を格納する部分、負の部分を格
納する部分に対し全てのビットが「０」の数を出力す
る。これらの値はレジスタ１に書き込まれ、選択手段３
を介してラッチ手段４にも書き込まれる。
【００４４】ブースデコーダ１１はラッチ手段８の冗長
符号付き数の正の部分を格納する部分の下位３ビットを
受けて加数選択手段６を制御するための信号を生成す
る。このとき、上記下位３ビットの上位２ビットは被乗
数の下位２ビットが入り、最下位ビットは「０」なの
で、１回目のブースデコードは問題なく行われる。
符号付き数の正の部分を格納する部分の下位３ビットを
受けて加数選択手段６を制御するための信号を生成す
る。このとき、上記下位３ビットの上位２ビットは被乗
数の下位２ビットが入り、最下位ビットは「０」なの
で、１回目のブースデコードは問題なく行われる。
【００４５】ＣＰＵの同期クロックΦが立ち下がると同
時に、乗算器のクロックΦＭＤが動き始める。乗算器の
クロックΦＭＤは乗算器が動いていないときは「１」を
保っている。乗算器のクロックΦＭＤが次に立ち上がる
までは、遅延手段１２は信号ＡＣＮ１として「０」、信
号ＡＣＮ０として「１」を出力し、これを受けて、加数
選択手段６は全てのビットが「１」の数を出力する。ま
た、加算器７には信号ＣＹｉｎとして「１」が入力さ
れ、加算器７は冗長符号付き数の正の部分と負の部分が
ともに「１」である値「０」を出力する。
時に、乗算器のクロックΦＭＤが動き始める。乗算器の
クロックΦＭＤは乗算器が動いていないときは「１」を
保っている。乗算器のクロックΦＭＤが次に立ち上がる
までは、遅延手段１２は信号ＡＣＮ１として「０」、信
号ＡＣＮ０として「１」を出力し、これを受けて、加数
選択手段６は全てのビットが「１」の数を出力する。ま
た、加算器７には信号ＣＹｉｎとして「１」が入力さ
れ、加算器７は冗長符号付き数の正の部分と負の部分が
ともに「１」である値「０」を出力する。
【００４６】乗算器のクロックΦＭＤが立ち下がると、
シフト・選択手段９はレジスタ２に対し、ラッチ手段８
の出力を２ビット右シフトし、上位２ビットとして加算
器７の出力の下位２ビットを置いた数を出力し、この値
がレジスタ２に書き込まれる。
シフト・選択手段９はレジスタ２に対し、ラッチ手段８
の出力を２ビット右シフトし、上位２ビットとして加算
器７の出力の下位２ビットを置いた数を出力し、この値
がレジスタ２に書き込まれる。
【００４７】同時に、シフト・選択手段１０はレジスタ
１の冗長符号付き数の正の部分を格納する部分に対し、
加算器７の出力を２ビット右シフトし上位最上位ビット
として「０」を置いた数を出力する。これによって、レ
ジスタ１に冗長符号付き数の最上位の正の部分と負の部
分がともに「０」、最上位以外は正の部分と負の部分が
ともに「１」である値「０」が書き込まれる。
１の冗長符号付き数の正の部分を格納する部分に対し、
加算器７の出力を２ビット右シフトし上位最上位ビット
として「０」を置いた数を出力する。これによって、レ
ジスタ１に冗長符号付き数の最上位の正の部分と負の部
分がともに「０」、最上位以外は正の部分と負の部分が
ともに「１」である値「０」が書き込まれる。
【００４８】次の乗算器のクロックΦＭＤが立ち上がり
からブースのアルゴリズムによる乗算サイクルが開始さ
れる。
からブースのアルゴリズムによる乗算サイクルが開始さ
れる。
【００４９】レジスタ１の内容がラッチ手段４に書き込
まれ、レジスタ２の内容がラッチ手段８に書き込まれ
る。
まれ、レジスタ２の内容がラッチ手段８に書き込まれ
る。
【００５０】１回目のブースデコーダは既に終了してお
り、遅延手段１２によってこのサイクルに対応した信号
ＡＣＮ１と信号ＡＣＮ０が加数選択手段６に入力され
る。
り、遅延手段１２によってこのサイクルに対応した信号
ＡＣＮ１と信号ＡＣＮ０が加数選択手段６に入力され
る。
【００５１】ブースデコーダは、ラッチ手段８の冗長符
号付き数の正の部分を格納する部分の下位３ビットを受
けて次のサイクルで加数選択手段６を制御するための信
号ＡＣＮ１と信号ＡＣＮ０とを生成する。
号付き数の正の部分を格納する部分の下位３ビットを受
けて次のサイクルで加数選択手段６を制御するための信
号ＡＣＮ１と信号ＡＣＮ０とを生成する。
【００５２】乗算器のクロックΦＭＤが立ち下がると、
シフト・選択手段９はレジスタ２に対し、ラッチ手段８
の出力を２ビット右シフトし、上位２ビットとして加算
器７の出力の下位２ビットを置いた数を出力し、この値
がレジスタ２に書き込まれる。
シフト・選択手段９はレジスタ２に対し、ラッチ手段８
の出力を２ビット右シフトし、上位２ビットとして加算
器７の出力の下位２ビットを置いた数を出力し、この値
がレジスタ２に書き込まれる。
【００５３】同時に、シフト・選択手段１０はレジスタ
１の冗長符号付き数の正の部分を格納する部分に対し、
加算器７の出力を２ビット右シフトし上位最上位ビット
として「０」を置いた数を出力し、この値がレジスタ２
に書き込まれる。
１の冗長符号付き数の正の部分を格納する部分に対し、
加算器７の出力を２ビット右シフトし上位最上位ビット
として「０」を置いた数を出力し、この値がレジスタ２
に書き込まれる。
【００５４】上記のようなブースのアルゴリズムによる
乗算サイクルが繰り返され、やがて最後のサイクルにな
る。最後のサイクルで終了検出手段１３が、ラッチ手段
８の下位から３ビット目の冗長符号付き数の正の部分を
格納する部分と負の部分を格納する部分とに同時に
「１」が入っていることを検出して、乗算の終了を検出
する。この後乗算器のクロックΦＭＤが立ち上がり、乗
算が終了する。
乗算サイクルが繰り返され、やがて最後のサイクルにな
る。最後のサイクルで終了検出手段１３が、ラッチ手段
８の下位から３ビット目の冗長符号付き数の正の部分を
格納する部分と負の部分を格納する部分とに同時に
「１」が入っていることを検出して、乗算の終了を検出
する。この後乗算器のクロックΦＭＤが立ち上がり、乗
算が終了する。
【００５５】ＣＰＵは乗算が終了すると、レジスタ２の
冗長符号付き数の正の部分を格納する部分の上位ｎビッ
トの内容をＸバスに読みだし、レジスタ２の冗長符号付
き数の負の部分を格納する部分の上位ｎビットの内容を
Ｙバスに読み出す。さらにＣＰＵ内のＡＬＵによってＸ
バスの内容からＹバスの内容を減算することによって積
を得る。
冗長符号付き数の正の部分を格納する部分の上位ｎビッ
トの内容をＸバスに読みだし、レジスタ２の冗長符号付
き数の負の部分を格納する部分の上位ｎビットの内容を
Ｙバスに読み出す。さらにＣＰＵ内のＡＬＵによってＸ
バスの内容からＹバスの内容を減算することによって積
を得る。
【００５６】実施例２．次に請求項２の発明の一実施例
について説明する。この実施例２ではｎビットの乗数と
被乗数から２ｎビットの積を求める乗算器について説明
する。図２はその構成を示す図面であり、図１と同一の
構成要素は同一の参照記号を付して説明を省略する。
について説明する。この実施例２ではｎビットの乗数と
被乗数から２ｎビットの積を求める乗算器について説明
する。図２はその構成を示す図面であり、図１と同一の
構成要素は同一の参照記号を付して説明を省略する。
【００５７】図２において、３はレジスタ１の出力とレ
ジスタ２の出力を選択する選択手段、４は選択手段３の
出力を一時的に保持する第２のラッチ手段である。１４
は符号判定手段であって、加算器７の出力の符号を判定
する。
ジスタ２の出力を選択する選択手段、４は選択手段３の
出力を一時的に保持する第２のラッチ手段である。１４
は符号判定手段であって、加算器７の出力の符号を判定
する。
【００５８】この実施例２においては、選択手段３を介
してレジスタ２の内容をラッチ手段４に書き込むことが
できる。またシフト・選択手段１０は加算器７の出力を
１ビット左シフトして出力することが可能である。
してレジスタ２の内容をラッチ手段４に書き込むことが
できる。またシフト・選択手段１０は加算器７の出力を
１ビット左シフトして出力することが可能である。
【００５９】この乗算器の乗算サイクルは、上記実施例
１と同様に行われる。乗算サイクル終了後、乗算クロッ
クΦＭＤが立ち上がると、選択手段３を介してレジスタ
２の内容がラッチ手段４に書き込まれる。この時、遅延
手段１２のブースデコーダ１１の出力に代えて、加数選
択手段６が全てのビットが「１」である数を出力するよ
うに信号ＡＣＮ１として「０」を信号ＡＣＮ０として
「１」を出力する。また信号ＣＹｉｎとして「１」を入
力することによって、加算器７はレジスタ２の内容がラ
ッチ手段４に書き込まれた値と値「０」との加算を行
う。符号判定手段１４は加算器７の出力の符号を判定す
る。
１と同様に行われる。乗算サイクル終了後、乗算クロッ
クΦＭＤが立ち上がると、選択手段３を介してレジスタ
２の内容がラッチ手段４に書き込まれる。この時、遅延
手段１２のブースデコーダ１１の出力に代えて、加数選
択手段６が全てのビットが「１」である数を出力するよ
うに信号ＡＣＮ１として「０」を信号ＡＣＮ０として
「１」を出力する。また信号ＣＹｉｎとして「１」を入
力することによって、加算器７はレジスタ２の内容がラ
ッチ手段４に書き込まれた値と値「０」との加算を行
う。符号判定手段１４は加算器７の出力の符号を判定す
る。
【００６０】次に乗算クロックΦＭＤが立ち上がると選
択手段３を介してレジスタ１の内容がラッチ手段４に書
き込まれる。このときも、遅延手段１２のブースデコー
ダ１１の出力に代えて、加数選択手段６が全てのビット
が「１」になるような数を出力するように信号ＡＣＮ１
として「０」を信号ＡＣＮ０として「１」を出力する。
択手段３を介してレジスタ１の内容がラッチ手段４に書
き込まれる。このときも、遅延手段１２のブースデコー
ダ１１の出力に代えて、加数選択手段６が全てのビット
が「１」になるような数を出力するように信号ＡＣＮ１
として「０」を信号ＡＣＮ０として「１」を出力する。
【００６１】このとき、符号判定手段１４の符号の判定
によって、信号ＣＹｉｎの内容を変える。具体的には、
判定結果が正の場合は信号ＣＹｉｎとして「１」を、判
定結果が負の場合は信号ＣＹｉｎとして「０」を使う。
これによって、積の下位の符号が正の場合、積の上位そ
のままの値を（但し表現は異なる）、積の下位の符号が
負の場合、積の上位から「１」を減算した値を加算器７
の出力として得ることができる。乗算器のクロックΦＭ
Ｄが立ち下がったときに、加算器７の出力を１ビット左
シフトした値をシフト・選択手段１０を介してレジスタ
１に書き込む。
によって、信号ＣＹｉｎの内容を変える。具体的には、
判定結果が正の場合は信号ＣＹｉｎとして「１」を、判
定結果が負の場合は信号ＣＹｉｎとして「０」を使う。
これによって、積の下位の符号が正の場合、積の上位そ
のままの値を（但し表現は異なる）、積の下位の符号が
負の場合、積の上位から「１」を減算した値を加算器７
の出力として得ることができる。乗算器のクロックΦＭ
Ｄが立ち下がったときに、加算器７の出力を１ビット左
シフトした値をシフト・選択手段１０を介してレジスタ
１に書き込む。
【００６２】ＣＰＵは乗算終了後積の下位を読み出すと
きには、レジスタ２の冗長符号付き数の正の部分を格納
する部分の上位ｎビットの内容をＸバスに読みだし、レ
ジスタ２の冗長符号付き数の負の部分を格納する部分の
上位ｎビットの内容をＹバスに読み出す。さらにＣＰＵ
内のＡＬＵによってＸバスの内容からＹバスの内容を減
算することによって積の下位を得る。
きには、レジスタ２の冗長符号付き数の正の部分を格納
する部分の上位ｎビットの内容をＸバスに読みだし、レ
ジスタ２の冗長符号付き数の負の部分を格納する部分の
上位ｎビットの内容をＹバスに読み出す。さらにＣＰＵ
内のＡＬＵによってＸバスの内容からＹバスの内容を減
算することによって積の下位を得る。
【００６３】ＣＰＵは乗算終了後積の上位を読み出すと
きには、レジスタ１の冗長符号付き数の正の部分を格納
する部分の上位ｎビットの内容をＸバスに読みだし、レ
ジスタ１の冗長符号付き数の負の部分を格納する部分の
上位ｎビットの内容をＹバスに読み出す。さらにＣＰＵ
内のＡＬＵによってＸバスの内容からＹバスの内容を減
算することによって積の下位を得る。
きには、レジスタ１の冗長符号付き数の正の部分を格納
する部分の上位ｎビットの内容をＸバスに読みだし、レ
ジスタ１の冗長符号付き数の負の部分を格納する部分の
上位ｎビットの内容をＹバスに読み出す。さらにＣＰＵ
内のＡＬＵによってＸバスの内容からＹバスの内容を減
算することによって積の下位を得る。
【００６４】実施例３．次に請求項３の発明の一実施例
について説明する。この実施例３は上記実施例１に積和
算機能を付加したものである。図３に構成を示し、図１
と共通の構成要素には同一の符号を付して説明を省略す
る。
について説明する。この実施例３は上記実施例１に積和
算機能を付加したものである。図３に構成を示し、図１
と共通の構成要素には同一の符号を付して説明を省略す
る。
【００６５】図３において、１５は冗長符号付き数で表
示されたｎビットの積和レジスタである。このレジスタ
１５はＣＰＵの指令によってクリアすることができる。
また、積和レジスタ１５にシフト・選択手段９の出力を
レジスタ２の上位ｎビットを介して書き込むこと、およ
び最上位ビットが「０」で積和レジスタ１５の内容を下
位ｎビットとなる数を選択手段３を介してラッチ手段４
に書き込むことが可能である。
示されたｎビットの積和レジスタである。このレジスタ
１５はＣＰＵの指令によってクリアすることができる。
また、積和レジスタ１５にシフト・選択手段９の出力を
レジスタ２の上位ｎビットを介して書き込むこと、およ
び最上位ビットが「０」で積和レジスタ１５の内容を下
位ｎビットとなる数を選択手段３を介してラッチ手段４
に書き込むことが可能である。
【００６６】積和算を行うときには前もって、積和レジ
スタ１５の内容をクリアしておく。積和算のための乗数
と被乗数を書き込んだ後、１回目の乗算クロックΦＭＤ
が立ち上がったときに、最上位ビットが「０」の積和レ
ジスタ１５の内容を下位ｎビットとなる数を選択手段３
を介してラッチ手段４に書き込む。この後は、乗算と同
一の乗算サイクルを行う。乗算サイクルの最後の乗算ク
ロックΦＭＤが立ち下がりで、積和レジスタ１５にシフ
ト・選択手段９の出力をレジスタ２を介して書き込む。
スタ１５の内容をクリアしておく。積和算のための乗数
と被乗数を書き込んだ後、１回目の乗算クロックΦＭＤ
が立ち上がったときに、最上位ビットが「０」の積和レ
ジスタ１５の内容を下位ｎビットとなる数を選択手段３
を介してラッチ手段４に書き込む。この後は、乗算と同
一の乗算サイクルを行う。乗算サイクルの最後の乗算ク
ロックΦＭＤが立ち下がりで、積和レジスタ１５にシフ
ト・選択手段９の出力をレジスタ２を介して書き込む。
【００６７】これによって、積が積和レジスタ１５に保
存される。以後、積和算を行うときには、上記の積和レ
ジスタ１５のクリアは行わない。これによって、積が積
和レジスタ１５に累積される。
存される。以後、積和算を行うときには、上記の積和レ
ジスタ１５のクリアは行わない。これによって、積が積
和レジスタ１５に累積される。
【００６８】ＣＰＵは積和レジスタ１５を読み出すとき
には、積和レジスタ１５の冗長符号付き数の正の部分を
格納する部分の内容をＸバスに読みだし、積和レジスタ
１５の冗長符号付き数の負の部分を格納する部分の内容
をＹバスに読み出す。さらにＣＰＵ内のＡＬＵによって
Ｘバスの内容からＹバスの内容を減算することによって
積和を得る。
には、積和レジスタ１５の冗長符号付き数の正の部分を
格納する部分の内容をＸバスに読みだし、積和レジスタ
１５の冗長符号付き数の負の部分を格納する部分の内容
をＹバスに読み出す。さらにＣＰＵ内のＡＬＵによって
Ｘバスの内容からＹバスの内容を減算することによって
積和を得る。
【００６９】
【発明の効果】以上のように、請求項１の発明によれ
ば、乗算サイクルの前に加数選択手段より全ビットが
「１」の数を出力すると共に、被乗数または部分積を格
納する第２のレジスタの出力から終了検出手段が最後の
サイクルを検出するように構成したので、乗算サイクル
を計数するカウンタ回路が不要になり、トランジスタ数
が減少するという効果がある。
ば、乗算サイクルの前に加数選択手段より全ビットが
「１」の数を出力すると共に、被乗数または部分積を格
納する第２のレジスタの出力から終了検出手段が最後の
サイクルを検出するように構成したので、乗算サイクル
を計数するカウンタ回路が不要になり、トランジスタ数
が減少するという効果がある。
【００７０】また、請求項２の発明によれば、乗算サイ
クルの終了後、被乗数または冗長符号付き数で表示され
た部分積の一部を格納する第２のレジスタの符号を判定
し、判定結果によって部分積の一部を格納する第１のレ
ジスタの内容を補正するように構成したので、冗長符号
付き数で表された積の上位をＣＰＵが読み出す前に必要
な補正が容易に出来るという効果がある。
クルの終了後、被乗数または冗長符号付き数で表示され
た部分積の一部を格納する第２のレジスタの符号を判定
し、判定結果によって部分積の一部を格納する第１のレ
ジスタの内容を補正するように構成したので、冗長符号
付き数で表された積の上位をＣＰＵが読み出す前に必要
な補正が容易に出来るという効果がある。
【００７１】請求項３の発明によれば、最初の部分積と
して積和レジスタの内容を用い、乗算サイクルの最後で
積和レジスタに積を書き込むように構成したので、僅か
な回路の追加で積和算を実現できるという効果がある。
して積和レジスタの内容を用い、乗算サイクルの最後で
積和レジスタに積を書き込むように構成したので、僅か
な回路の追加で積和算を実現できるという効果がある。
【図１】請求項１の発明の一実施例による乗算器を示す
構成図である。
構成図である。
【図２】請求項２の発明の一実施例による乗算器を示す
構成図である。
構成図である。
【図３】請求項３の発明の一実施例による乗算器を示す
構成図である。
構成図である。
【図４】この発明の各実施例に用いられる加数選択手段
と加算器の構成を示す構成図である。
と加算器の構成を示す構成図である。
【図５】ＲＳＤ表示の数Ｙと２の補数表示の数Ｚとの加
算を示す説明図である。
算を示す説明図である。
【図６】一般化されたフルアダーを示す構成図である。
【図７】ＲＳＤ表示の数Ｙと２の補数表示の数Ｚとの減
算を示す構成図である。
算を示す構成図である。
１ レジスタ（第１のレジスタ） ２ レジスタ（第２のレジスタ） ３ 選択手段 ５ レジスタ（第３のレジスタ） ６ 加数選択手段 ７ 加算器 ９ シフト・選択手段（第１のシフト・選択手段） １０ シフト・選択手段（第２のシフト・選択手段） １１ ブースデコーダ １３ 終了検出手段 １４ 符号判定手段 １５ 積和レジスタ
Claims (3)
- 【請求項１】 冗長符号付き数で表示された部分積の一
部を格納する第１のレジスタと、被乗数または冗長符号
付き数で表示された部分積の一部を格納する第２のレジ
スタと、２の補数で表示された乗数を格納する第３のレ
ジスタと、上記第３のレジスタの出力を受けて乗数の２
倍の数、乗数の２倍の数の反転、乗数、乗数の反転及び
全てのビットが「１」の数のうちの１つを生成する加数
選択手段と、上記第１のレジスタの出力と上記加数選択
手段の出力とを加算する加算器と、上記加算器の出力と
上記第２のレジスタの出力と被乗数とが入力され、上記
第２のレジスタの上記冗長符号付き数の正負の部分を格
納する部分に対し、正の部分に対しては上記第２のレジ
スタの出力を下位ビットとし上記加算器の出力を上位ビ
ットとする数あるいは上記被乗数を上位ビットとし下位
ビットを「０」とする数を出力し、負の部分に対しては
上記第２のレジスタの出力を下位ビットとし上記加算器
の出力を上位ビットとする数を出力する第１のシフト・
選択手段と、上記加算器の出力を受けて上記第１のレジ
スタの上記冗長符号付き数の正負の部分を格納する部分
に対して、上記加算器の出力を下位ビットとし、上記ビ
ットを「０」とする数を出力する第２のシフト・選択手
段と、上記第２のレジスタの冗長符号付き数の正の部分
を格納する部分の下位ビットを受けて上記加数選択手段
を制御するための信号を生成するブースデコーダと、上
記第２のレジスタの下位ビットの冗長符号付き数の正の
部分を格納する部分と負の部分を格納する部分とに同時
に「１」が入っていることを検出して、乗算サイクルの
終了を検出する終了検出手段とを備えた乗算器。 - 【請求項２】 冗長符号付き数で表示された部分積の一
部を格納する第１のレジスタと、被乗数または冗長符号
付き数で表示された部分積の一部を格納する第２のレジ
スタと、上記第１のレジスタの出力または上記第２のレ
ジスタの出力のいずれか一方を選択して出力する選択手
段と、２の補数で表示された乗数を格納する第３のレジ
スタと、上記第３のレジスタの出力を受けて乗数の２倍
の数、乗数の２倍の数の反転、乗数、乗数の反転及び全
てのビットが「１」の数のうちの１つを生成する加数選
択手段と、上記選択手段の出力と加数選択手段の出力と
を加算する加算器と、上記加算器の出力と上記第２のレ
ジスタの出力と被乗数とが入力され、上記第２のレジス
タの上記冗長符号付き数の正負の部分を格納する部分に
対し、正の部分に対しては上記第２のレジスタの出力を
下位２ビットとし上記加算器の出力を上位ビットとする
数あるいは上記被乗数を上位ビットとし下位ビットを
「０」とする数を出力し、負の部分に対しては上記第２
のレジスタの出力を下位ビットとし上記加算器の出力を
上位ビットとする数を出力する第１のシフト・選択手段
と、上記加算器の出力を受けて上記第１のレジスタの上
記冗長符号付き数の正負の部分を格納する部分に対し
て、加算器の出力を下位ビットとし最上位ビットを
「０」とする数を出力する第２のシフト・選択手段と、
上記第２のレジスタの冗長符号付き数の正の部分を格納
する部分の下位ビットを受けて上記加数選択手段を制御
するための信号を生成するブースデコーダと、乗算サイ
クルの終了を検出する終了検出手段と、上記加算器の出
力の符号を判定する符号判定手段とを備えた乗算器。 - 【請求項３】 冗長符号付き数で表示された部分積の一
部を格納する第１のレジスタと、被乗数または冗長符号
付き数で表示された部分積の一部を格納する第２のレジ
スタと、上記第２のレジスタの出力を受けて積和算を行
う積和レジスタと、上記第１のレジスタの出力または上
記積和レジスタの出力のいずれか一方を選択して出力す
る選択手段と、２の補数で表示された乗数を格納する第
３のレジスタと、上記第３のレジスタの出力を受けて乗
数の２倍の数、乗数の２倍の数の反転、乗数、乗数の反
転または全てのビットが「１」の数のうちの１つを生成
する加数選択手段と、上記第１のレジスタの出力と上記
加数選択手段の出力とを加算する加算器と、上記加算器
の出力と、上記第２のレジスタの出力と被乗数とが入力
され上記第２のレジスタの上記冗長符号付き数の正負の
部分を格納する部分に対し、正の部分に対しては上記第
２のレジスタの出力を下位ビットとし上記加算器の出力
を上位ビットとする数あるいは上記被乗数を上位ビット
とし下位ビットを「０」とする数を出力し、負の部分に
対しては上記第２のレジスタの出力を下位ビットとし上
記加算器の出力を上位ビットとする数を出力する第１の
シフト・選択手段と、上記加算器の出力を受けて上記第
１のレジスタの上記冗長符号付き数の正負の部分を格納
する部分に対し、正の部分に対しては上記加算器の出力
を下位ビットとし上位ビットを「０」とする数を出力す
る第２のシフト・選択手段と、上記第２のレジスタの冗
長符号付き数の正の部分を格納する部分の下位ビットを
受けて上記加数選択手段を制御するための信号を生成す
るブースデコーダと、乗算の終了を検出する終了検出手
段とを備えた乗算器。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5075110A JPH06259228A (ja) | 1993-03-10 | 1993-03-10 | 乗算器 |
| US08/205,457 US5483477A (en) | 1993-03-10 | 1994-03-04 | Multiplying circuit and microcomputer including the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5075110A JPH06259228A (ja) | 1993-03-10 | 1993-03-10 | 乗算器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06259228A true JPH06259228A (ja) | 1994-09-16 |
Family
ID=13566712
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5075110A Pending JPH06259228A (ja) | 1993-03-10 | 1993-03-10 | 乗算器 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5483477A (ja) |
| JP (1) | JPH06259228A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7257609B1 (en) | 2000-10-16 | 2007-08-14 | Nokia Corporation | Multiplier and shift device using signed digit representation |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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-
1993
- 1993-03-10 JP JP5075110A patent/JPH06259228A/ja active Pending
-
1994
- 1994-03-04 US US08/205,457 patent/US5483477A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US5483477A (en) | 1996-01-09 |
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