JPS603648B2 - 高速掛算装置 - Google Patents

Description

【発明の詳細な説明】 本発明は、テレビジョン映像信号をデジタル符．号信号
の形態にして取扱う場合に、デジタル映像信号に対して
次第に画面を明るくするかまたは暗くするフェージング
操作、カメラの画面の一部を暗くし、そこに他の画面を
はめ込む変調操作またはテレビカメラの感度むらなどに
より、画面に現われる望ましくない暗影あるいは暗黒ひ
ずみのシェージングに対する補正などの信号処理をデジ
タル的に行なう場合などに必要な高速度のデジタル掛算
装置に関するものである。

従来のこの種掛算装置としては、通常の電子計算機に用
いられている２進の掛算論理回路方式すなわちロジック
方式があるが、この方式はデジタル乗数および被乗数の
それぞれの１ビットずつの部分積の計算を行なったうえ
で、それら多数の部分積の累算を行なうので高速性に欠
けている。

これに対して、固定メモリー装置すなわちリードオンリ
ーメモリー（ＲＯＭ）、あるいは即時呼出〆モリー装置
すなわちランダムアクセスメモリー（ＲＡＭ）等のメモ
リー装置を用いて、乗数と被乗数とのすべての組合わせ
についてそれぞれの積を記憶しておき、所要の乗数と被
乗数とによりアクセスして所要の積を読出す全メモリー
方式があり、この全メモリー方式は、メモリー装置のア
クセスタイム、すなわち、アドレス信号が印加されてか
ら所要の積のデータが出力として謙出されるまでの時間
のみによって演算の速度が決定されるので、高速性は極
めて良好である。しかし、例えば取扱い単位の情報量を
通常のテレビジョン映像信号の１画素あたりに必要とす
る８ビットのデジタル数同志の掛算、すなわち１６ビッ
トの演算を行なう場合には、あらゆる８ビットのデジタ
ル数同志の積の中から所要の積を読出すに必要なアドレ
スの組合わせの数は、ぞｏ：ＩＫと表わすと、〆×〆＝
が６＝夕×が０＝釘Ｋとなり、これだけの数のアドレス
の組合わせに対応する積をメモリー袋槽にあらかじめ記
憶させておく必要があり、そのために必要なメモリー装
置のメモリー容量、すなわち、収容しうるデータの数は
、メモリー容量＝取扱い単位の情報量（ビット数）ｘ（
アドレス数）＝１６×私Ｋ＝１０２巡ビットとなり、容
量１０２巡ビットのメモリー装置を使用する必要がある
。

しかして、かかる大きさのメモリー容量は、通常のテレ
ビジョン映像信号の１フィールド分を記憶させるいわゆ
るフィールドメモＩＪ一の容量に近似した容量であり、
掛算装置にかかる大容量のメモリー装置を使用するのは
極めて不経済である。本発明の目的は、上述した従来の
諸問題を解決し、デジタル乗数とデジタル被乗数との掛
算を、特に大容量のメモリー装置を使用することなく、
複数個の小容量メモリー装置を乗数、被乗数によってア
クセスしたデータの高速演算により高速度で行なうこと
ができる経済的で高性能の高遠掛算装置を提供すること
にある。

すなわち、本発明高遠掛算装置は、デジタル乗数とデジ
タル被乗数とをともに上位、下位の２個の部分に分割し
て各部分相互間の部分積につき上述したメモリ一方式の
掛算を行ない、謙出した複数個の部分積を適切に累算す
ることによって、使用するメモリー装置に必要なメモリ
ー容量を従来の全メモリー方式に比して大幅に低減させ
、しかも、演算速度を向上させるようにしたものであり
、複数個ずつの第１のデジタル数および第２のデジタル
数をそれぞれ分割した各上位部分と各下位部分との掛算
を行なって部分積を複数個のメモリー装置にそれぞれ記
憶させておき、デジタル乗数およびデジタル被乗数を前
記第１および前記第２のデジタル数の分割に対応して分
割した上位部分および下位部分にそれぞれ対応させて前
記複数個のメモリー装置から読出した前記部分積を、前
記部分積の桁順位に対応して順次に桁上げを行なうよう
にして順次に配列した複数個の加算器に供給して順次に
累算する掛算装置において、複数個ずつ２系列の前記加
算器を備え、当該２系列における同一順位の前記加算器
により３個の前記部分積における同一桁の加算を順次に
行なうにあたり、一方の前記系列の前記加算器により前
記３個のうち２個の前記部分積における同一桁の加算を
行なって得た加算出力を、他方の前記系列における最下
位の前記加算器に対しては桁上げ信号入力端子に供給し
、他方の前記系列における他の順位の前記加算器に対し
ては加算入力端子に供給して他の１個の前記部分積にお
ける同一桁と加算するようにしたことを特徴とするもの
である。

以下に図面を参照して本発明を詳細に説明する。

まず、本発明による高遠掛算装置の概略構成を第１図に
示す。

第１図示の構成においては、Ａ，Ｂ２つの入力デジタル
数の積を求めることを演算の対象として、入力Ａ：Ａ，
（上位ビット群）十Ａ２（下位ビット群）入力，Ｂ＝Ｂ
，（上位ビット群）十Ｂ２（下位ビット群）のごとく、
入力デジタル数Ａ，Ｂをそれぞれ上位ビット群Ａ，，Ｂ
，と下位ビット群ん，Ｂとに等分して４個の単位乗算器
としてのメモリー装置１，２，３，４のアドレス入力端
子にそれぞれ供孫舎する。

この場合に、デジタル乗数Ａ、デジタル被乗数Ｂともに
、前述したと同様に８ビットとして、それぞれを４ビッ
トずつの上位ビット群Ａ，，Ｂ，と下位ビット群Ａ２，
Ｂ２とに分割すれば、例えば第２図に示すように４ビッ
トずつの入力デジタル数相互間の掛算を行なう単位掛算
器が４個あれば１６ビットの完全な出力デジタル数を得
ることができる。すなわち、Ａ＝Ａ，十Ａ２、Ｂ＝Ｂ，
十基 とすると、 Ａ×Ｂ＝（Ａ，十Ａ２）×（Ｂ，十Ｂ）＝Ａ，×Ｂ，十
Ａ，×Ｂ２十ん×Ｂ，十Ａ２×＆となり、Ａ，，Ａ２，
Ｂ，，Ｂがそれぞれ４ビットであるから、それぞれ４ビ
ット同志の袋算を４回行なって８ビットずつの４個の部
分積を求めることになり、かかる演算における各部分積
相互間の桁の関係は第３図に示すようになる。

上述のような４ビット同志の掛算をそれぞれ前述したよ
うにメモリー装置を用いて行なうと、各メモｌｉ‐装置
のアドレス数は、第２図に示したように、入力デジタル
数の各ビットをビット順にそれぞれ組合わせて乗算を行
ない、その積を出力デジタル数の各ビットとしてビット
順に敬出すものとすれば、公ｘぞ＝〆＝２５６ とおりの組合わせの数となり、各メモリー装置に必要な
メモリー容量は、前述と同様に〆ｏ＝ＩＫと表わせば、
メモリー容量＝〔取扱の単位の情報量（ビット数）〕ｘ
（アドレス数）＝８×２５６＝２０４８ビット＝がビ、
ソトとなる。

したがって、メモリー装置に必要なメモリー容量は、上
述した４種類の掛算を行なうにしても上述の容量がビッ
トの高々４倍、すなわち桃ビットに過ぎず、従来の全メ
モリ一方式により直接に８ビット同志の掛算を行なう場
合に必要な前述のメモリー容量１０２巡ビットに比べて
著しく大幅に低減させることができる。一方、上述した
分割掛算においては、演算に要する時間が各メモリー装
置のアクセスタイムに各部分積の順次の和を求める累積
加算、すなわち累算を行なう時間を加えた合計の時間と
なるので、乗数および被乗数についてそのまま直接に掛
算を行なう従来の全メモリー方式と比べると、所要演算
時間は多少長くはなるが、使用す。

メモリー装置に必要なメモリー容量が上述したように大
幅に減少するので、演算の高速性はそれほど低下させず
に極めて経済的なメモリー方式高遠掛算装置を得ること
ができる。つぎに、少なくとも現在使用可能の集積回路
（ＩＣ）化メモリー素子を用いて上述の分割メモリー方
式高速鶏算装置を構成した本発明の実施例を第４図に示
す。

第４図示の本発明高速類算装置は、固定メモリー装置す
なわちリードオンリーメモリー（ＲＯＭ）からなる４個
の単位掛算器１，２，３，４と桁上げ回路を含めてパッ
ケージの形態に構成した慣用の加算器を所要個数順次に
組合わせ配列した加算器群５とからなっている。

ここに、桁上げ回路を含むパッケージ型加算器において
は、加算入力端子Ａ，Ｂにそれぞれ対応する部分積のデ
ジタル信号中の同位ビットの入力信号を供給し、また、
桁上げ入力端子Ｃｉには下位桁からの桁上げ入力信号を
供給し、加算出力端子Ｓからは加算入力端子Ａ，Ｂから
の入力信号を加算した加算出力信号を取出し、桁上げ出
力端子Ｃ。からは上位桁への桁上げ出力信号を取出すよ
うにし、かかる構成の加算器を適切に組合わせて、第３
図に示した態様に従って各部分積の累算を行なうように
構成する。なお、桁上げ回路を含む加算器における２進
法による加算入力信号Ａ，Ｂおよび桁上げ入力信号Ｃｉ
と加算出力信号Ｓおよび桁上げ出力信号Ｃ。との関係は
第１表に示すとおりであり、第１表において、“１”は
信号がある場合を示し、“０”は信号がない場合を示す
。第１表 また、第４図示の構成における演算速度は、固定メモリ
ー装置ＲＯＭのアクセスタイムが１則Ｓ、各加算器の加
算時間が４．５ｎｓ、下位からの桁上げ入力信号Ｃ；が
供給されてから上位への桁上げ出力信号Ｃ。

が形成されるまでの演算時間が、通例、前述の加算時間
より短か〈２．かｓであるから、これらを総合して最長
所要演算時間は、第４図の矢印に沿う演算過程における
１５十４．５×２十２．２×１１＝４８．かＳとなる。

しかし、この程度の演算速度であれば、標準方式テレビ
ジョン映像信号における画素相当の時間約９仇ｓに比し
て遥かに短かし、ので、デジタル化テレビジョン映像信
号の各種処理を行なうに充分である。なお、前述したよ
うに、第４図示の構成における演算速度は、各固定メモ
リー装置ＲＯＭのアクセスタイムおよび各加算器の演算
時間で決まるが、これらの各演算時間の和の計算につい
ては、最長演算時間を要する演算過程を求めると、各加
算器における加算時間が４．即ｓ「桁上げ信号形成時間
が２．かｓであるから、加算器群５における中間加算器
列（左列）最下段の加算器■から加算出力信号が得られ
るのは、加算入力端子Ａ，Ｂに入力信号が供給されてか
ら４．即ｓ後、桁上げ出力信号Ｃ。

が得られるのは同じく加算入力信号および桁上げ入力信
号Ｃｉが供給されてから２．かｓ後となり、これは出力
加算器列（右列）最下段の加算器■においても同様であ
る。したがって、右列下から２段目の加算器■に供給さ
れる各入力信号は、第４図示の掛算装置に入力信号Ａ，
Ｂが供給されてから１則ｓ後に固定メモリー装置２の出
力端子７からの出力信号が加算器■の入力端子Ａに供給
されてのち、それぞれ４．５十２．２＝６．７ｎｓずつ
おくれて加算入力信号Ｂおよび桁上げ入力信号Ｃｉがそ
れぞれ供給され、加算出力信号Ｓおよび桁上げ出力信号
Ｃ。はそれから更にそれぞれ４．５ｎＳおよび２．かｓ
おくれてそれぞれの出力端子に現われる。更に、右列下
から３段目の加算器■においては、加算入力信号Ａが固
定メモリー装置２の出力端子６から直接供給されてのち
、加算入力信号Ｂは４．５十２．２十２．２＝８．軌Ｓ
おくれて供給され、桁上げ入力信号Ｃｉは４．５十４．
５十２．２＝１１．かＳおくれて供給され、したがって
、加算器■から上位段への桁上げ出力信号Ｃ。が得られ
るのは更に２．かｓおくれて１３．４肥後となる。しか
して、各加算器ともに、加算入力信号Ａが最先に供給さ
れ、また、桁上げ入力信号Ｃｉは加算入力信号Ｂよりつ
ねに２．丸 Ｓおくれて供給されるので次段への桁上げ
信号の供給のおくれによって加算器群５全体の所要演算
時間が決まることになり、前述した矢印の最長演算過程
における最長演算時間４．５×２十２．２×１１＝３３
．かｓに固定メモリー装置におけるアクセスタイム１則
ｓを加えた前述の４８．かｓが第４図示の構成における
最長所要演算時間となる。なお、前述したように、それ
ぞれの加算器の各入力様子に信号が供給されてから桁上
げ出力信号Ｃ。

が得られるのは加算出力信号Ｓが得られるのより遥かに
速いので、これを利用して、例えば第４図示の加算器群
５における左列最下段の加算器■の加算出力信号は右列
最下段の加算器■の加算入力端子Ｂには供給せずに桁上
げ信号入力端子Ｃ；に供給して少しでも所要演算時間を
短縮するようにするが、その他にも、第４図示のように
多数桁の累算を行なう場合に加算器を数桁分ずつのグル
ープに分け、各グループについて演算時間の短かし、桁
上げ信号の有無だけを先に演算して求め、各グループ間
の総合の所要演算時間を短縮するようにしたルックアヘ
ッド方式の演算も適用しうるが、第４図示の構成にこの
ルックアヘッド方式を適用しても所要演算時間は１５ｎ
ｓ程度短縮されるに止まるものとみられる。もっとも、
第４図示の構成にルックァヘッド方式を適用するには桁
上げ信号発生器を４個付加する必要があるが、装置の構
成はそれほど増大しない。つぎに、デジタル乗数、デジ
タル被乗数ともに８ビットであるときには、実用上掛算
出力も８ビットあれば充分である場合が多いので、第４
図示の構成における出力デジタル数を上位８桁まで求め
るようにした場合の本発明掛算装置の構成例を第５図に
示す。

第５図示の構成においては、８ビットずつの各入力デジ
タル数Ａ，Ｂのそれぞれの下位部分同志Ａ２，＆の部分
積を求める単位掛算器４を省略して、Ａ，×＆、Ａ，×
Ｂ２、Ａ２×Ｂの部分積を求める３個のメモリー装置よ
りなる単位掛算器１，２，３のみを用いて分割掛算を行
ない、かかる省略に対応して加算器群５の構成も図示の
ように簡素化される。

また、中位桁の部分積Ａ，×Ｂ２、Ａ２×Ｂ，を求める
単位鶏算器２および３においては、総合の掛算出力デジ
タル数を上位８ビットのみとする場合には、中位桁の部
分積を表わすデジタル数は、後述するように上位５ビッ
トあれば足りることになるが、本発明掛算装置に用いて
好適な慣用のパッケージ型固定メモリー素子は、通例、
第２図に示すように１ワード４ビットの単位構成になっ
ているので、掛算装置の構成素子の種類を単純化するた
めにも、第４図示の構成におけると同様に、第２図示の
ような入出力とも８端子のパッケージ型メモリー装置を
使用するのが好適である。なお、総合の頚算出力デジタ
ル数を上位８ビットまでとじた場合においても、８ビッ
ト目の加算出力については「第４図示の構成におけると
同様に、９ビット目の加算器からの桁上げ信号の有無を
考慮する必要があるので、前述したように、中位桁の部
分積Ａ，×Ｂ２、Ａ２×Ｂ，を求める単位掛算器２，３
の掛算出力デジタル数を５ビット目まで求め、それら５
ビット目の出力相互間の加算結果を加算器群５の各列の
最下段加算器に供給する。第５図示の構成におけるＡＮ
Ｄ回路６および７は、かかる５ビット目同志の加算を簡
易に行なうためのものであり、それらのＡＮＤ回路６お
よび７における演算の態様を第２表および第３表にそれ
ぞれ示す。第２表 第３表 第５図示の構成は第４図示の構成に比べてはるかに簡単
になっているので、総合の演算速度もこれに対応して短
縮される。

すなわち、加算器群５における演算時間は第４図示の構
成につき前述したのと同様であり、また、ＡＮＤ回路６
，７における演算時間は加算器群５における演算時間に
比して無視しうるので、第４図に矢印を付して示す最長
演算過程における総合の所要演算時間は１５十４．５×
２十２．２×７＝３９．４ｎＳとなる。以上の説明にお
いては、部分積を求める単位掛算器として固定メモリー
装置すなわちリードオンリーメモリーＲＯＭを使用する
とし、また、上述したように本発明による部分積の入力
デジタル数に応じた読出しを行なうのみならば、ＲＯＭ
を使用するのが好適ではあるが、かかる部分積を記憶し
たメモリー装置の他に兼用する場合などには、前述した
ように、即時呼出メモリー装置すなわちランダムアクセ
スメモリーＲＡＭを使用することができ、その場合にも
上述した演算過程、演算速度には何らの変化もなく、上
述したと同様に本発明を実施することができる。

なお、本発明による分割掛算を行なうにあたっては、例
えば入力デジタル数が８ビットのときにはこれを４ビッ
トずつに分割したように、デジタル乗数、デジタル被乗
数ともに等分するのが最も好適である。

例えば８ビットのデジタル数を４ビットずつに等分すれ
ば、それらの部分積を求める単位鞘算器としてのメモリ
ー装置に必要なメモリー容量は、前述したように８×〆
×〆＝２０４８ビットとなり、かかる容量のメモリー装
置を４個使用するので総計８１９２ビットのメモリー容
量となる。これに対して、８ビットのデジタル数を５ビ
ットと３ビットとに分割すれば、８×が×交＝８１９２
ビットのメモリー装置を１個、８×が×夕＝２０４８ビ
ットのメモリー装置を２個、８×夕×汐＝５１２ビット
のメモリー装置を１個使用するので、総計ｉ２８００ビ
ットのメモリー容量となり、所要メモリー容量が増大す
る。したがって、デジタル乗数、デジタル被乗数ともに
なるべく等分するのが最も好適となる。以上の説明から
明らかなように、本発明によれば、デジタル化テレビジ
ョン映像信号の処理などに必要なデジタル乗数、デジタ
ル被乗数間の高速掛算を、従釆のように膨大なメモリー
容量のメモリー装置を使用することなく、比較的低廉な
適切な容量のメモリー装置を組合わせ使用し、比較的簡
単な構成で極めて高速度の累算で行なうことができる。

例えば８ビット×８ビットのデジタル演算を行ない、同
じく８ビットの鶏算出力デジタル数を求める場合には、
第５図に示したように、出力デジタル数について９ビッ
ト目からの桁上りを考慮しうるように構成しても１針圏
のパッケージ型加算器よりなる加算回路を用いて比較的
簡単に分割メモリー方式の高速鶏算装置を構成すること
ができ、所要演算時間も４４ｎｓ程度であって充分にデ
ジタル化映像信号のデジタル処理を行なうことができる
。なお、上述の所要演算時間は中程度の演算速度が得ら
れる集積回路（ＩＣ）化回路素子を用いた場合の値であ
り、更に高速度の回路素子を用いれば、所要演算速度は
比例的に短縮される。かかる小容量メモリー装置による
高速掛算装置を比較的小規模に構成しうるのは、分割メ
モリー方式として、比較的小容量メモリー装置を巧みに
組合わせて高速鶏算を行ないうるようにした本発明の効
果によるものであり、８ビット×８ビットの演算を例に
とれば、前述したように、従釆の全メモリー方式におけ
る所要メモリー容量ｌｏ２桃ビットに比し、１／１００
以下の雛ビットのメモリー容量で同程度のデジタル掛算
を行なうことができ、しかも、分割メモリー方式とする
ことによる演算時間の増加を、実用上全く支障を生じな
い３仇ｓ程度に留めることができる。かかる本発明高速
鱗算装置の概要を従来方式のものと対比して第４表に示
すが、構成の規模と演算速度とを総合して、本発明装置
が従来装置に比して格段に優れていることは、この第４
表によっても明らかである。第４表

【図面の簡単な説明】

第１図は本発明掛算装置の概略構成を示すブロック線図
、第２図は本発明掛算装置を構成する単位乗算器の構成
例を示す線図、第３図は本発明装置における演算の態様
の例を示す線図、第４図は本発明袋算装置の構成例を示
すブロック線図、第５図は本発明掛算装置の他の構成例
を示すブロック線図である。 １，２，３，４・・・・・・単位掛算器、５・・・・・
・加算器（群）、６，７…・・・ＡＮＤ回略。 第１図 第２図 第３図 第４図 第５図

Claims (1)

1. 【特許請求の範囲】 １ 複数個ずつの第１のデジタル数および第２のデジタ
   ル数をそれぞれ分割した各上位部分と各下位部分との掛
   算を行なって部分積を複数個のメモリー装置にそれぞれ
   記憶させておき、デジタル乗数およびデジタル被乗数を
   前記第１および前記第２のデジタル数の分割に対応して
   分割した上位部分および下位部分にそれぞれ対応させて
   前記複数個のメモリー装置から読出した前記部分積を、
   前記部分積の桁順位に対応して順次に桁上げを行なうよ
   うにして順次に配列した複数個の加算器に供給して順次
   に累算する掛算装置において、複数個ずつ２系列の前記
   加算器を備え、当該２系列における同一順位の前記加算
   器により３個の前記部分積における同一桁の加算を順次
   に行なうにあたり、一方の前記系列の前記加算器により
   前記３個のうち２個の前記部分積における同一桁の加算
   を行なって得た加算出力を、他方の前記系列における最
   下位の前記加算器に対しては桁上げ信号入力端子に供給
   し、他方の前記系列における他の順位の前記加算器に対
   しては加算入力端子に供給して他の１個の前記部分積に
   おける同一桁と加算するようにしたことを特徴とする高
   速掛算装置。 ２ 前記メモリー装置として半導体ＩＣの固定記憶装置
   または即時呼び出し記憶装置からなるメモリー装置とし
   たことを特徴とする前記特許請求の範囲第１項記載の高
   速掛算装置。