JPH0421891B2 - - Google Patents
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- Publication number
- JPH0421891B2 JPH0421891B2 JP59263962A JP26396284A JPH0421891B2 JP H0421891 B2 JPH0421891 B2 JP H0421891B2 JP 59263962 A JP59263962 A JP 59263962A JP 26396284 A JP26396284 A JP 26396284A JP H0421891 B2 JPH0421891 B2 JP H0421891B2
- Authority
- JP
- Japan
- Prior art keywords
- carry
- input
- adder
- inputs
- complement
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 230000000295 complement effect Effects 0.000 claims description 18
- 238000010586 diagram Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 4
- 238000000034 method Methods 0.000 description 3
- 102100030613 Carboxypeptidase A1 Human genes 0.000 description 1
- 102100026794 Carboxypeptidase A5 Human genes 0.000 description 1
- 101000910789 Homo sapiens Carboxypeptidase A5 Proteins 0.000 description 1
- 238000001342 constant potential amperometry Methods 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
- G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
- G06F7/50—Adding; Subtracting
- G06F7/505—Adding; Subtracting in bit-parallel fashion, i.e. having a different digit-handling circuit for each denomination
- G06F7/509—Adding; Subtracting in bit-parallel fashion, i.e. having a different digit-handling circuit for each denomination for multiple operands, e.g. digital integrators
Landscapes
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Computational Mathematics (AREA)
- Mathematical Analysis (AREA)
- Pure & Applied Mathematics (AREA)
- Theoretical Computer Science (AREA)
- Computing Systems (AREA)
- Mathematical Optimization (AREA)
- General Engineering & Computer Science (AREA)
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は計算機システム等における多入力の２
進数加減算を行う装置に関する。
進数加減算を行う装置に関する。
乗算、除算等を高速に実行するための、多入力
の加減算を行う回路として、桁上げ保存加算器
（以下においてCSAという）を、多段且つ木状に
接続したCSAトリーの構成が広く使用されてい
る。
の加減算を行う回路として、桁上げ保存加算器
（以下においてCSAという）を、多段且つ木状に
接続したCSAトリーの構成が広く使用されてい
る。
このような、２進数の演算においては、よく知
られているように、負数はいわゆる２の補数とし
て表現するのが一般に便利であり、減算は原理的
には減数の２の補数を被減数に加算する方式によ
つて実行される。
られているように、負数はいわゆる２の補数とし
て表現するのが一般に便利であり、減算は原理的
には減数の２の補数を被減数に加算する方式によ
つて実行される。
第２図はCSAトリーによる加減算装置の従来
の一構成例を示すブロツク図である。
の一構成例を示すブロツク図である。
図では９個までの入力の加減算を行うようにし
た場合を示している。
た場合を示している。
入力の２進数は、被演算数がレジスタ４−０
に、加数又は減数となる入力がレジスタ２−１〜
２−８にセツトされている。
に、加数又は減数となる入力がレジスタ２−１〜
２−８にセツトされている。
レジスタ２−１〜２−８の数は、それぞれ２の
補数回路３−１〜３−８を経て、レジスタ４−１
〜４−８にセツトされる。
補数回路３−１〜３−８を経て、レジスタ４−１
〜４−８にセツトされる。
こゝで、各２の補数回路３−１〜３−８は、そ
れぞれ図示されない制御回路からの制御線１−１
〜１−８によつて制御され、加数にする場合には
レジスタ２−１〜２−８の値をそのまゝレジスタ
４−１〜４−８にセツトし、減数にする場合には
レジスタ２−１〜２−８の値の２の補数をレジス
タ４−１〜４−８にセツトするように動作する。
れぞれ図示されない制御回路からの制御線１−１
〜１−８によつて制御され、加数にする場合には
レジスタ２−１〜２−８の値をそのまゝレジスタ
４−１〜４−８にセツトし、減数にする場合には
レジスタ２−１〜２−８の値の２の補数をレジス
タ４−１〜４−８にセツトするように動作する。
レジスタ４−０，４−１〜４−８にセツトされ
た数値は、第１段の３個のCSA６−１〜６−３
の各入力となる。
た数値は、第１段の３個のCSA６−１〜６−３
の各入力となる。
CSAはよく知られているように、３入力の加
算器であり、それら３入力の加算結果を、桁上げ
値（以下においてCSCという）と桁上げ無しの和
（CSS）とに分離して出力する。
算器であり、それら３入力の加算結果を、桁上げ
値（以下においてCSCという）と桁上げ無しの和
（CSS）とに分離して出力する。
第１段のCSA６−１〜６−３の６出力は、第
２段の２個のCSA７−１，７−２に入力し、そ
れらの４出力のうち、３出力は第３段のCSA８
に入力し、１出力はCSA８の出力と共に、第４
段のCSA９に入力する。
２段の２個のCSA７−１，７−２に入力し、そ
れらの４出力のうち、３出力は第３段のCSA８
に入力し、１出力はCSA８の出力と共に、第４
段のCSA９に入力する。
CSA９の２出力は、最終段を構成する通常の
桁上げ伝播加算器（以下においてCPAという）
５で加算されて最終の１出力を得ることにより演
算を終了する。
桁上げ伝播加算器（以下においてCPAという）
５で加算されて最終の１出力を得ることにより演
算を終了する。
以上の構成において、最初の減数入力値に対し
て、その２の補数を求める演算は、入力の各ビツ
トを反転して得られる、いわゆる１の補数の最下
位桁に１を加算することによつて得られるので、
桁上げの伝播を考慮すると、比較的長い演算時間
を要し、加減算装置の性能上の問題であつた。
て、その２の補数を求める演算は、入力の各ビツ
トを反転して得られる、いわゆる１の補数の最下
位桁に１を加算することによつて得られるので、
桁上げの伝播を考慮すると、比較的長い演算時間
を要し、加減算装置の性能上の問題であつた。
前記の問題点は、桁上げ保存加算器が木状に多
段接続し、最終段に桁上げ伝播加算器を接続して
構成される加算回路により、２以上の入力２進数
の加減算を行うに際し、該入力のうち加数となる
数と、減数となる数の１の補数とを、上記桁上げ
保存加算器に個別に入力する手段、及び上記桁上
げ保存加算器の桁上げ値出力を入力する各次段の
該桁上げ保存加算器及び上記桁上げ保存加算器の
入力の最下位ビツトと、該桁上げ伝播加算器の最
下位ビツトへの桁上がり値入力とについて、上記
減数の個数に等しい個数の該入力のビツト値を１
とし、他の該入力のビツト値を０として入力する
手段を有する本発明の多入力加減算装置によつて
解決される。
段接続し、最終段に桁上げ伝播加算器を接続して
構成される加算回路により、２以上の入力２進数
の加減算を行うに際し、該入力のうち加数となる
数と、減数となる数の１の補数とを、上記桁上げ
保存加算器に個別に入力する手段、及び上記桁上
げ保存加算器の桁上げ値出力を入力する各次段の
該桁上げ保存加算器及び上記桁上げ保存加算器の
入力の最下位ビツトと、該桁上げ伝播加算器の最
下位ビツトへの桁上がり値入力とについて、上記
減数の個数に等しい個数の該入力のビツト値を１
とし、他の該入力のビツト値を０として入力する
手段を有する本発明の多入力加減算装置によつて
解決される。
即ち、減数入力に対しては、２の補数ではなく
て、１の補数を生成してCSAに入力する。
て、１の補数を生成してCSAに入力する。
従つて、CSA入力前の処理は従来より十分高
速化される。
速化される。
その後のCSAの加算において、減数入力の個
数に等しい個数のCSCについて、それらの最下位
桁に１を加算して次段入力とする。
数に等しい個数のCSCについて、それらの最下位
桁に１を加算して次段入力とする。
こゝで、CSCは桁上げ値出力であるから、その
最下位ビツトは常に０である。
最下位ビツトは常に０である。
従つて、上記の１の加算は単に最下位ビツトを
１に置き換える操作となり、演算時間が従来より
増加することはない。
１に置き換える操作となり、演算時間が従来より
増加することはない。
上記のCSCへの１加算は、従来減数について
CSAへの入力前に、２の補数を得る過程で行わ
れた加算に代わるものとなり、全体として従来と
全く同じ演算が、従来より短い時間で実行される
ことになる。
CSAへの入力前に、２の補数を得る過程で行わ
れた加算に代わるものとなり、全体として従来と
全く同じ演算が、従来より短い時間で実行される
ことになる。
第１図は本発明の一実施例構成を示すブロツク
図である。
図である。
第１図も第２図の場合と同様に、９個の入力の
加減算装置を例とし、第２図と同じ部分は同一の
符号で示す。
加減算装置を例とし、第２図と同じ部分は同一の
符号で示す。
従来と同様に、入力の２進数の被演算数はレジ
スタ４−０に、加数又は減数となる入力はレジス
タ２−１〜２−８にセツトされる。
スタ４−０に、加数又は減数となる入力はレジス
タ２−１〜２−８にセツトされる。
本発明において、レジスタ２−１〜２−８にセ
ツトされている数は、それぞれ１の補数回路１０
−１〜１０−８を経由して、レジスタ４−１〜４
−８にセツトされる。
ツトされている数は、それぞれ１の補数回路１０
−１〜１０−８を経由して、レジスタ４−１〜４
−８にセツトされる。
各１の補数回路１０−１〜１０−８は、それぞ
れ図示されない制御回路からの制御線１−１〜１
−８によつて制御され、レジスタ２−１〜２−８
の数を加数にする場合にはレジスタ２−１〜２−
８の値をそのまゝ出力し、減数にする場合にはレ
ジスタ２−１〜２−８の値の１の補数を出力し
て、レジスタ４−１〜４−８にセツトするように
動作する。
れ図示されない制御回路からの制御線１−１〜１
−８によつて制御され、レジスタ２−１〜２−８
の数を加数にする場合にはレジスタ２−１〜２−
８の値をそのまゝ出力し、減数にする場合にはレ
ジスタ２−１〜２−８の値の１の補数を出力し
て、レジスタ４−１〜４−８にセツトするように
動作する。
レジスタ４−０，４−１〜４−８にセツトされ
た数値は、第１段の３個のCSA６−１〜６−３
の各入力となる。
た数値は、第１段の３個のCSA６−１〜６−３
の各入力となる。
CSA及びCPAの段間の接続は従来と同様であ
るが、本発明により前段CSAのCSCの出力を次
段のCSA又はCPAに入力する場合に、各CSCの
最下位は入力しない。
るが、本発明により前段CSAのCSCの出力を次
段のCSA又はCPAに入力する場合に、各CSCの
最下位は入力しない。
その代わりに、例えば各１ビツトのフリツプフ
ロツプ回路で構成されるトリガ１１−１〜１１−
７の出力によつて、各CSCの最下位ビツトを置き
換えて次段入力とする。
ロツプ回路で構成されるトリガ１１−１〜１１−
７の出力によつて、各CSCの最下位ビツトを置き
換えて次段入力とする。
又、同様の構成のトリガ１１−８の出力を
CPA５の最下位桁の桁上げ入力端子１２に接続
する。
CPA５の最下位桁の桁上げ入力端子１２に接続
する。
CPA５は一般に、通常の方式で２入力の減算
を行う場合の、入力の２の補数を計算する場合の
便宜等のために、最下位桁には３ビツトの加算入
力端子を持つている。
を行う場合の、入力の２の補数を計算する場合の
便宜等のために、最下位桁には３ビツトの加算入
力端子を持つている。
従来例の構成の場合にはこのうちの第３の端
子、即ち桁上げ端子１２は使用しない（常に０に
しておく）が、本発明においては上記のようにこ
の入力端子を利用する。
子、即ち桁上げ端子１２は使用しない（常に０に
しておく）が、本発明においては上記のようにこ
の入力端子を利用する。
トリガ１１−１〜１１−８は、それぞれレジス
タ２−１〜２−８の入力に対応し、それが減数に
なる場合に制御線１−１〜１−８の信号によつ
て、減数に対応するトリガ１１−１〜１１−８の
出力が“１”になるようにセツトされ、その他の
トリガ１１−１〜１１−８の出力は“０”に保持
される。
タ２−１〜２−８の入力に対応し、それが減数に
なる場合に制御線１−１〜１−８の信号によつ
て、減数に対応するトリガ１１−１〜１１−８の
出力が“１”になるようにセツトされ、その他の
トリガ１１−１〜１１−８の出力は“０”に保持
される。
以上の構成により、トリガ１１−１〜１１−８
のうち、減数入力の個数に等しいトリガの出力の
み１となり、CSA７−１，７−２，８，９，
CPA５の何れかにおいて最下位桁に加算される
ので、この加算は１の補数回路１０−１〜１０−
８による演算と併せて、減数とする入力数につい
て、２の補数を求めたのと同一の効果を得、従来
例と同一の最終演算結果を得る。
のうち、減数入力の個数に等しいトリガの出力の
み１となり、CSA７−１，７−２，８，９，
CPA５の何れかにおいて最下位桁に加算される
ので、この加算は１の補数回路１０−１〜１０−
８による演算と併せて、減数とする入力数につい
て、２の補数を求めたのと同一の効果を得、従来
例と同一の最終演算結果を得る。
又、以上の構成によれば、トリガ１１−１〜１
１−８の出力の加算は、各CSC出力の次段におけ
る加算に含まれるので、全く演算時間を増加する
ことがなく、全体の演算時間を従来より短縮する
ことができる。
１−８の出力の加算は、各CSC出力の次段におけ
る加算に含まれるので、全く演算時間を増加する
ことがなく、全体の演算時間を従来より短縮する
ことができる。
以上の例は９入力としたが、９以外の任意の入
力個数の場合にも、同様の構成が可能であること
は、当分野の知識を持つ者には、以上の説明から
容易に理解されるであろう。
力個数の場合にも、同様の構成が可能であること
は、当分野の知識を持つ者には、以上の説明から
容易に理解されるであろう。
以上の説明から明らかなように本発明によれ
ば、多入力の加減算装置の高速化が経済的に得ら
れるという著しい工業的効果がある。
ば、多入力の加減算装置の高速化が経済的に得ら
れるという著しい工業的効果がある。
第１図は本発明一実施例構成のブロツク図、第
２図は従来の一構成例ブロツク図である。 図において、２−１〜２−８，４−０，４−１
〜４−８はレジスタ、３−１〜３−８は２の補数
回路、５はCPA、６−１〜６−３，７−１，７
−２，８，９はCSA、１０−１〜１０−８は１
の補数回路、１１−１〜１１−８はトリガ、を示
す。
２図は従来の一構成例ブロツク図である。 図において、２−１〜２−８，４−０，４−１
〜４−８はレジスタ、３−１〜３−８は２の補数
回路、５はCPA、６−１〜６−３，７−１，７
−２，８，９はCSA、１０−１〜１０−８は１
の補数回路、１１−１〜１１−８はトリガ、を示
す。
Claims (1)
- 【特許請求の範囲】 １ 桁上げ保存加算器を木状に多段接続し、最終
段に桁上げ伝播加算器を接続して構成される加算
回路により、２以上の入力２進数の加減算を行う
に際し、 該入力のうち加数となる数と、減数となる数の
１の補数とを、上記桁上げ保存加算器に個別に入
力する手段、及び 上記桁上げ保存加算器の桁上げ値出力を入力す
る各次段の該桁上げ保存加算器及び上記桁上げ保
存加算器の入力の最下位ビツトと、該桁上げ伝播
加算器の最下位ビツトへの桁上がり値入力とにつ
いて、上記減数の個数に等しい個数の該入力のビ
ツト値を１とし、他の該入力のビツト値を０とし
て入力する手段を有することを特徴とする多入力
加減算装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26396284A JPS61165128A (ja) | 1984-12-14 | 1984-12-14 | 多入力加減算装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26396284A JPS61165128A (ja) | 1984-12-14 | 1984-12-14 | 多入力加減算装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61165128A JPS61165128A (ja) | 1986-07-25 |
| JPH0421891B2 true JPH0421891B2 (ja) | 1992-04-14 |
Family
ID=17396651
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26396284A Granted JPS61165128A (ja) | 1984-12-14 | 1984-12-14 | 多入力加減算装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61165128A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5582354A (en) * | 1978-12-06 | 1980-06-21 | American Micro Syst | Digital multiplier |
| JPS5663649A (en) * | 1979-10-26 | 1981-05-30 | Nec Corp | Parallel multiplication apparatus |
-
1984
- 1984-12-14 JP JP26396284A patent/JPS61165128A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5582354A (en) * | 1978-12-06 | 1980-06-21 | American Micro Syst | Digital multiplier |
| JPS5663649A (en) * | 1979-10-26 | 1981-05-30 | Nec Corp | Parallel multiplication apparatus |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61165128A (ja) | 1986-07-25 |
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