JPH0319568B2

JPH0319568B2 -

Info

Publication number: JPH0319568B2
Application number: JP59169319A
Authority: JP
Inventors: Suketaka Ishikawa
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1984-08-15
Filing date: 1984-08-15
Publication date: 1991-03-15
Also published as: JPS6148038A

Description

【発明の詳細な説明】〔発明の利用分野〕本発明は２入力加算器における高速零検出方式
に関する。

〔発明の背景〕

従来、加算器の演算結果が零であるか否かを高
速に検出する方法に、加算器の中間結果から零検
出信号を作成する方式がある（例えば特開昭55−
87243号）。これは、加算結果が零であることは、
加数および被加数が共に零であることを検出する
ことにより得、減算結果が零であることは、各ビ
ツトのすべてにおいて減数と被減数が等しくなる
ことを検出することにより得るという方式であ
り、加減算結果の最終出力が確定する時点とほぼ
同時に零検出ができるというものである。

しかしながら、上記従来方式には次のような欠
点がある。例えば、（＋１）＋（−１）＝０を４ビツ
トの加算器で行う場合、第２図に示すように、加
算器の先頭ビツトからキヤリイが出て加算器出力
が零になる。このような場合、上記従来方式で
は、演算を加算とみなせば、加数、被加数が共に
零でないので零を検出することはできないことに
なる。このため、零を検出しようとすれば、加数
（−１）を減数（＋１）とみなして、（＋１）−（＋
１）＝０とすることが必要になる。加数（−１）
を減数（＋１）にすることは、加数（−１）の２
の補数をとる動作が必要で、この動作の後でない
と零を検出する信号を作成できないことになる。

一般的に２の補数をとる動作は、データを反転
し、最下位ビツトに１を加えることで実現され
る。最下位ビツトからのキヤリイは、最上位ビツ
トまで伝搬することがあり、この場合のキヤリ
イ・ルツクアヘツド回路の伝搬遅延は、２入力加
算器のキヤリイ・ルツクアヘツド回路ほどはゲー
ト数を費やさないが、ゲート段数的には、ほぼ同
等もしくは１〜２段少なくなる程度であるため、
この補数が得られるまでの遅延時間は、２入力加
算器の出力よりもゲート段数で高々１〜２段早め
の結果が得られる程度である。

このように、上記従来方式は、減算時の零検出
が遅く、加算器出力とほぼ同時にしか得られな
い。

ところで、加算器の零検出の高速化は、高速処
理を実現するうえでは益々重要になつてきてい
る。例えば、ある命令を実行し、その結果の零検
出結果でコンデイシヨン・コードを作成し、その
コンデイシヨン・コードに基づいて次の分岐命令
が分岐するか否かを決定するような、一般的な命
令の並びのケースにおいて、このコンデイシヨ
ン・コードをできうる限り早い時点に決定できる
ことが、次の分岐命令の分岐判定の高速化を実現
することになる。このため、加算器の零検出には
可能な限り高速化が要求される。このように、加
算器出力が確定する以前に加算器の零検出が要求
されるような高速処理には、前述の従来方式は適
用できない。

〔発明の目的〕

本発明の目的は、加算器の出力が確定する時点
よりも早い時点で加算器の零検出を行える２進加
算器の零検出方式を提供することにある。

〔発明の概要〕

この発明の特徴とすることは、２入力２進加算
器において、２つの入力データが互いに１の補数
の関係にあることを検出する第１の検出手段と、
２つの入力データが互いに２の補数の関係にある
かまたは共に零であることを検出する第２の検出
手段とを設け、加算器が加動作なのか減算動作で
あるのかを意識することなく、イニシヤル・キヤ
リイがあるときには第１の検出手段、イニシヤ
ル・キヤリイがないときには第２の検出手段によ
つて、加算器出力が零になるか否かを検出するよ
うにしたものである。

〔発明の実施例〕

第１図は本発明の一実示例のブロツク図であ
る。第１図において、２入力２進加算器２は、そ
れぞれの入力に入力制御部１−ａ，１−ｂを有
し、さらに一方の入力最下位ビツトへはイニシヤ
ル・キヤリイが与えられるようになつている。こ
のイニシヤル・キヤリイは、イニシヤル・キヤリ
イ制御線１４と、２入力２進加算器２の最上位ビ
ツトからのキヤリイを保持しているレジスタ３
（CAR）の出力とがオアゲート６でオアされてい
る。このオアゲート６のオア出力は零検出回路
（Ａ）４の出力とアンドゲート７でアンドされ、
オアゲート６の反転出力は零検出回路（Ｂ）５の
出力とアンドゲート８でアンドゲートされてい
る。零検出回路（Ａ）４は、入力制御部１−ａお
よび１−ｂの出力が互いに１の補数関係にあるこ
とを検出する回路である。零検出回路（Ｂ）は、
入力制御部１−ａおよび１−ｂの出力が互いに２
の補数関係にあることを検出する回路である。ア
ンドゲート７および８の出力はオアゲート９でオ
アされ零検出を得る。

以下、第１図の動作を説明する。加算動作にお
いては、入力制御部１−ａおよび１−ｂは入力デ
ータ線１０，１１の入力データＡおよびＢをその
まま２入力２進加算器（以下、単に加算器とい
う）２へ与え、減算動作においては、入力制御部
１−ａは入力データＡをそのまま加算器２へ与
え、入力制御部１−ｂは入力データＢを反転（１
の補数）して与える共にイニシヤル・キヤリイを
加算器２の最下位ビツトへ与える。加算器２は入
力制御部１−ａと１−ｂの出力、およびオアゲー
ト６のオア出力の加算を行い、加算結果を出力デ
ータ線１２に出力し、最上位ビツトからのキヤリ
イはCAR３に与える。

このように、加算器２は常に加算のみを行い、
加算／減算動作の制御は、入力制御部１−ａ，１
−ｂおよびイニシヤル・キヤリイによつてなされ
る。しかし、入力データの加算動作であつても、
入力データ巾が加算器２のデータ巾よりも大きい
場合、例えば、８バイト巾の加算器で16バイトの
入力データの加算を行うときには、下位８バイト
の加算時に生じた加算器２の最上位ビツトからの
キヤリイ（CAR出力）を上位８バイト加算時の
イニシヤル・キヤリイとして与えるため、加算動
作であつてもイニシヤル・キヤリイが必要な場合
もある。

同様に減算においても、下位８バイトの減算を
したとき、加算器２の最下位ビツトからのキヤリ
イ（CAR出力）がないと、続く上位８バイトの
減算は、入力データＢの反転データを入力データ
Ａとイニシヤル・キヤリイなしで加算することに
なるため、減算動作であつてもイニシヤル・キヤ
リイがない場合もある。

このため、加算器２の出力が零になるか否かを
検出するには、入力データの加算／減算という動
作の種類によつて検出方法を区別するのではな
く、イニシヤル・キヤリイがあるかないかによつ
て検出方法を分ける必要が生じることになる。

イニシヤル・キヤリイがある場合は、入力制御
部１−ａ，１−ｂの出力が互いに１の補数の関係
になることを検出する零検出回路（Ａ）４の出力
がアンド・ゲート７でアンドされて、オアゲート
９を通し零検出線１３に加算器２の出力が零にな
るか否かが検出される。例えば第３図ａの例の場
合、入力制御部１−ａの出力（10101010）と１−
ｂの出力（01010101）とは互いに１の補数の関係
にあり、これらにイニシヤル・キヤリイを加える
と、加算器２の出力は零になる。したがつて、イ
ニシヤル・キヤリイがあるときには、入力制御部
１−ａと１−ｂの出力が１の補数の関係にあるこ
とを検出すれば、加算器２の出力が零になること
を検出できる。

イニシヤル・キヤリイがない場合、入力制御部
１−ａ，１−ｂの出力が互いに２の補数の関係に
なることを検出する零検出回路（Ｂ）５の出力が
アンド・ゲート８でアンドされて、オアゲート９
を通し零検出線１３に加算器２の出力が零になる
か否かが検出される。例えば第３図ｂの場合、入
力制御部１−ａの出力（10101010）と１−ｂの出
力（01010110）とは互いに２の補数関係にあり、
これらにイニシヤル・キヤリイの値０を加える
と、加算器２の出力は零になる。したがつて、イ
ニシヤル・キヤリイがないときには、入力制御部
１−ａと１−ｂの出力が互いに２の補数の関係に
あることを検出すれば、加算器２の出力が零にな
ることを検出できる。

入力制御部１−ａ，１−ｂの出力が互いに１の
補数であることを検出する零検出回路（Ａ）４
は、データ巾８バイト（ビツト巾64ビツト）と
し、入力制御部１−ａの出力をa₀，a₁，…a₆₃、
入力制御部１−ｂの出力をb₀，…b₆₃とした場合、 Aout＝（a₀b₀）・（a₁b₁）・（a₂b₂）・…・
（a₆₃b₆₃）但し、a_ib_iはa_iとb_iの排他的論理和、（a_iｂ）・
（a_jb_j）は（a_ib_i）と（a_jb_j）の論理積の論理式を満足する回路で実現できる。同様に、
入力制御部１−ａ，１−ｂが互いに２の補数であ
ることを検出する零検出回路（Ｂ）５は、 Bout＝（₀＋₀）・（₁＋₁）・（₂＋₂）・…
・
（a₆₃＋b₆₃）＋（a₀＋b₀）・（₁＋₁）・（₂＋₂）・…・
（a₆₃＋b₆₃）＋（a₀b₀）・（a₁＋b₁）・（₂＋₂）・…・
（a₆₃＋b₆₃）＋（a₀b₀）・（a₁b₁）・（a₂＋b₂）・（₃＋
b₃）・…・（₆₃＋₆₃）〓＋（a₀b₀）・（a₁b₁）・（a₂b₂・…・（a₆₂
b₆₂）・（a₆₃・b₆₃）但し、（_i＋_i）はa_iとb_iの否定論理和（a_j・a_j）
はa_jとb_jの論理積の論理式を満足する回路で実現できる。

２入力２進加算器２を８バイト巾の加算器とし
た場合、零検出回路４および５は３入力および６
入力のオア／ノアの両出力を得る一般的なECL
ゲートで作成すると、ゲート段数が４〜５段とな
り、キヤリイ・ルツクアヘツド回路で作成される
キヤリイと同じ段数となり、その遅延時間もほぼ
同じになる。したがつて、加算器２の零検出がキ
ヤリイと同じ時点で検出されることになる。加算
器２の最終出力はこのキヤリイから１〜２段後に
得られるため、加算器の最終出力よりも早い時点
で零か否かを検出することができる。

〔発明の効果〕

本発明によれば、加算器の出力が確定する時点
よりも早い時点で加算器の出力が零になるか否か
を検出できるため、加算器の動作が終了する以前
に次のステツプの動作を起動することができ、よ
り高速な処理を行うことが可能になり、計算機の
処理性能の向上がもたらされる。

【図面の簡単な説明】

第１図は本発明の一実施例の構成図、第２図は
加算器の先頭ビツトからキヤリイが出て、加算器
出力が零になる例を示す図、第３図ａ及びｂは第
１図による零検出の一例を示す図である。１−ａ，１−ｂ…入力制御部、２…２入力２進
加算器、３…キヤリイ保持レジスタ、４，５…零
検出回路。

Claims

【特許請求の範囲】

１２入力加算器の演算結果が零であるか否かを
検出する方式において、前記加算器の２つの入力
データが互いに１の補数の関係にあることを検出
する第１の検出手段と、２つの入力データが互い
に２の補数の関係にあることを検出する第２の検
出手段とを設け、前記加算器の演算においてイニ
シヤル・キヤリイがあるときには前記第１の検出
手段により、前記イニシヤル・キヤリイがないと
きには前記第２の検出手段によつて、それぞれ演
算結果が零であるか否かを検出することを特徴と
する加算器の零検出方式。