JPS60235239A - 浮動小数点加算回路 - Google Patents
浮動小数点加算回路Info
- Publication number
- JPS60235239A JPS60235239A JP59091493A JP9149384A JPS60235239A JP S60235239 A JPS60235239 A JP S60235239A JP 59091493 A JP59091493 A JP 59091493A JP 9149384 A JP9149384 A JP 9149384A JP S60235239 A JPS60235239 A JP S60235239A
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- JP
- Japan
- Prior art keywords
- circuit
- bits
- output
- counting
- exp
- Prior art date
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- Granted
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は浮動小数点加算回路に使用されている演算後正
却化回路に関する。
却化回路に関する。
（従来技術）
一般に浮動小数点データの加算手段としては、最初に神
加算数および加算数の２つのオペランドの指数部を比較
し、次にその差分だけ小さい方の指数部を有する仮数部
を右にシフト１〜．２つのオペランドの指数部の桁合せ
を行って仮数部の加減算を実行し、その後に仮数部の中
間結果がオーバーフローを生じていない場合には仮数部
の中間結果の最上位桁から連続している０の数を計数し
、計数した作だけ仮数部を左にシフトすると同時に、２
つのオペランドのうちの大きい値を有する指数部から上
記計数した値をか）算して演算結果としていた。
加算数および加算数の２つのオペランドの指数部を比較
し、次にその差分だけ小さい方の指数部を有する仮数部
を右にシフト１〜．２つのオペランドの指数部の桁合せ
を行って仮数部の加減算を実行し、その後に仮数部の中
間結果がオーバーフローを生じていない場合には仮数部
の中間結果の最上位桁から連続している０の数を計数し
、計数した作だけ仮数部を左にシフトすると同時に、２
つのオペランドのうちの大きい値を有する指数部から上
記計数した値をか）算して演算結果としていた。
第１図は、従来の演算徒正規化回路の指数部演算回路を
示すブロック図である。第１図において、１け計数回路
、２は演算器である。第１図において、仮数部の中間結
果は計数回路１によって最上位桁から連続しているＯの
数を計数し、仮数部の中間結果がオーバーフローを生じ
ていない場合には演算器２により指数部データから計数
回路１の出力データを減算し、指数部の演算結果とする
。
示すブロック図である。第１図において、１け計数回路
、２は演算器である。第１図において、仮数部の中間結
果は計数回路１によって最上位桁から連続しているＯの
数を計数し、仮数部の中間結果がオーバーフローを生じ
ていない場合には演算器２により指数部データから計数
回路１の出力データを減算し、指数部の演算結果とする
。
このような演算後正規化回路においては、指数部の演算
結果が確定するまでの時間が長く、さらに演算結果の例
外検出が確定するまでの時間が長いため、演算器のサイ
クルタイムを越えるという欠点があった。
結果が確定するまでの時間が長く、さらに演算結果の例
外検出が確定するまでの時間が長いため、演算器のサイ
クルタイムを越えるという欠点があった。
（発明の目的）
本発明の目的は、指数部のデータ幅が最上位桁から連続
しているＯの数を計数する計数回路の出力のデータ幅よ
り大きい場合には、仮数部の中間結果にもとづいて指数
部の上位桁を抽出し、下位桁から桁借りのある場合とか
い場合との相違を決定する指数部の演算を先に実行して
おくことにより上記欠点を除去し、正規化回路の高速化
を計った浮動小数点加算回路を提供することにある。
しているＯの数を計数する計数回路の出力のデータ幅よ
り大きい場合には、仮数部の中間結果にもとづいて指数
部の上位桁を抽出し、下位桁から桁借りのある場合とか
い場合との相違を決定する指数部の演算を先に実行して
おくことにより上記欠点を除去し、正規化回路の高速化
を計った浮動小数点加算回路を提供することにある。
（発明の構成）
本発明による浮動小数点加算回路は、計数回路と、抽出
回路と、第１および第２の演算器と２選択回路とを具備
して構成したものである。
回路と、第１および第２の演算器と２選択回路とを具備
して構成したものである。
計数回路けｍピッ）（ｍ：正整数）より成り、仮数部の
演算の中間結果にもとづいて最上位桁から連続している
０の数を計数するだめのものである。
演算の中間結果にもとづいて最上位桁から連続している
０の数を計数するだめのものである。
抽出回路は（ｍ十ｎ）ピッ）（ｎ：正整数）のデータ１
ドから成る指数部の上位ｎビットを抽出するだめのもの
である。
ドから成る指数部の上位ｎビットを抽出するだめのもの
である。
第１の演算器は、上記ｎビットから１を減算するだめの
ものである。
ものである。
第２の演算器は、指数部の下位ｍビットから計数回路の
出力のｍビットを減算するだめのものである。
出力のｍビットを減算するだめのものである。
選択回路は、第２の演算器のポロウ出力によって指数部
の上位ｎビットの抽出回路の出力と、第１の演算器の出
力とのいずれか一方を選択するためのものである。
の上位ｎビットの抽出回路の出力と、第１の演算器の出
力とのいずれか一方を選択するためのものである。
（実施例）
次に、本発明について図面を参照して詳細に説明する。
第２図は、本発明の一実施例を示す高速化を計つた演算
後正規化回路の指数部演算回路のブロック図である。第
２図において、１１および１２けそれぞれ第１および第
２の演算器、１３は計数回路、１４は選択回路、１５は
抽出回路である。第２図において、仮数部の中間結果は
計数回路１３によって最上位桁から連続しているＯの数
を計数し、ｍピッ）（ｍ：正整数）の計数結果を出力す
る。一方、計数回路１３の出力が確定する以前に（ｎ＋
ｍ）ピッ）（ｎ：正整数）のデータ幅を有する指数部の
上位ｎビットを抽出回路１５により抽出してＥＸＰ （
ｎ ）とし、第１の演算器１１により蟻】〃を減算して
ＥＸＰ（ｎ）−１をめる。
後正規化回路の指数部演算回路のブロック図である。第
２図において、１１および１２けそれぞれ第１および第
２の演算器、１３は計数回路、１４は選択回路、１５は
抽出回路である。第２図において、仮数部の中間結果は
計数回路１３によって最上位桁から連続しているＯの数
を計数し、ｍピッ）（ｍ：正整数）の計数結果を出力す
る。一方、計数回路１３の出力が確定する以前に（ｎ＋
ｍ）ピッ）（ｎ：正整数）のデータ幅を有する指数部の
上位ｎビットを抽出回路１５により抽出してＥＸＰ （
ｎ ）とし、第１の演算器１１により蟻】〃を減算して
ＥＸＰ（ｎ）−１をめる。
仮数部の中間結果がオーバーフローを生じていない場合
には、指数部の下位ｍビットから計数回路１３の出力の
ｍビットを第２の演算器１２により減算し、指数部の演
算結果の下位ｍビットを第２の演算器１２から出力する
。
には、指数部の下位ｍビットから計数回路１３の出力の
ｍビットを第２の演算器１２により減算し、指数部の演
算結果の下位ｍビットを第２の演算器１２から出力する
。
第２の演算器１２のボロウ出力にもとづき、選択回路１
４により桁借シがある場合にはＥＸＰ（ｎ）−１を選択
し、桁借シがない場合にはＥＸＰ（ｎ）を選択するよう
にして指数部の演算結果の上位ｎビットを決定する。
４により桁借シがある場合にはＥＸＰ（ｎ）−１を選択
し、桁借シがない場合にはＥＸＰ（ｎ）を選択するよう
にして指数部の演算結果の上位ｎビットを決定する。
（発明の効果）
本発明＋ｒｔ以上説明したように、浮動小数点加算回路
の演算後正規化回路において、指数部の一部を抽出して
仮数部より先に演算することにより高速化し、その結果
より検出する例外検出も高速化することができるという
効果かある。
の演算後正規化回路において、指数部の一部を抽出して
仮数部より先に演算することにより高速化し、その結果
より検出する例外検出も高速化することができるという
効果かある。
第１図は、従来の演算後正規化回路の指数部演数部演算
回路の一実施例を示すブロック図である。 １．１３・瞼・計数回路 ２．１２・・・演鐘回路 １４・・・・ｅ選択回路 １５＠・争・・抽出回路 特許出願人 日本電気株式会社 代理人 弁理士 井 ノ ロ 壽
回路の一実施例を示すブロック図である。 １．１３・瞼・計数回路 ２．１２・・・演鐘回路 １４・・・・ｅ選択回路 １５＠・争・・抽出回路 特許出願人 日本電気株式会社 代理人 弁理士 井 ノ ロ 壽
Claims (1)
- 仮数部の演算の中間結果にもとづき最゛上位桁から連続
しているＯの数を計数するためのｍビット（ｍ：正整数
）の計数回路と、（ｍ＋ｎ）ビット（ｎ：正整数）のデ
ータ幅から成る指数部の上位ｎビットを抽出するだめの
抽出回路と、前記ｎビットから１を減算するための第１
の演算器と、前記指数部の下位ｍビットから前記計数回
路の出力のｍビットを減算するだめの第２の演算器と、
前記第２の演′！！を器のボロウ出力によって前記指数
部の上位ｎビットの抽出回路の出力と前記第１の演算器
の出力とのいずれか一方を選択すふための選択回路とを
具備して構成したことを特徴とする浮動小数点加算回路
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59091493A JPS60235239A (ja) | 1984-05-08 | 1984-05-08 | 浮動小数点加算回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59091493A JPS60235239A (ja) | 1984-05-08 | 1984-05-08 | 浮動小数点加算回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60235239A true JPS60235239A (ja) | 1985-11-21 |
| JPH0475541B2 JPH0475541B2 (ja) | 1992-12-01 |
Family
ID=14027933
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59091493A Granted JPS60235239A (ja) | 1984-05-08 | 1984-05-08 | 浮動小数点加算回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60235239A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4849923A (en) * | 1986-06-27 | 1989-07-18 | Digital Equipment Corporation | Apparatus and method for execution of floating point operations |
| EP0612009A1 (en) * | 1993-02-19 | 1994-08-24 | Motorola, Inc. | Detection of exponent underflow and overflow in a floating point adder |
-
1984
- 1984-05-08 JP JP59091493A patent/JPS60235239A/ja active Granted
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4849923A (en) * | 1986-06-27 | 1989-07-18 | Digital Equipment Corporation | Apparatus and method for execution of floating point operations |
| EP0612009A1 (en) * | 1993-02-19 | 1994-08-24 | Motorola, Inc. | Detection of exponent underflow and overflow in a floating point adder |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0475541B2 (ja) | 1992-12-01 |
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