JPS6126136A - 浮動小数点加算回路の桁合わせ回路 - Google Patents
浮動小数点加算回路の桁合わせ回路Info
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- JPS6126136A JPS6126136A JP14713684A JP14713684A JPS6126136A JP S6126136 A JPS6126136 A JP S6126136A JP 14713684 A JP14713684 A JP 14713684A JP 14713684 A JP14713684 A JP 14713684A JP S6126136 A JPS6126136 A JP S6126136A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
発明の属する技術分野
本発明は、浮動小数点データの加算回路に関し、特に、
複数の浮動小数点データの表現形式に対して共通に使用
することができるようにした浮動小数点加算回路の桁合
わせ回路に関する。
複数の浮動小数点データの表現形式に対して共通に使用
することができるようにした浮動小数点加算回路の桁合
わせ回路に関する。
従来技術
浮動小数点データは１ビットの符号と、ｎビットの指数
部およびｍビットの仮数部から構成されている。従って
、２つの浮動小数点データを加算するときは、被加算数
と加算数の２つのオペランドの指数部を比較して、その
差分だけ指数部が小さい方のオペランドの仮数部を右シ
フトして、２つのオペランドの仮数部の桁合わせを行な
って仮数部の加算を実行し、演算結果の正規化を行なう
必要がある。従って、ある表現形式のデータを加算する
加算回路によって、他の表現形式のデータを加算するこ
とはできない。すなわち、各種データ形式に対応して、
それぞれ専用の加算回路を用意しなければならないとい
う欠点がある。
部およびｍビットの仮数部から構成されている。従って
、２つの浮動小数点データを加算するときは、被加算数
と加算数の２つのオペランドの指数部を比較して、その
差分だけ指数部が小さい方のオペランドの仮数部を右シ
フトして、２つのオペランドの仮数部の桁合わせを行な
って仮数部の加算を実行し、演算結果の正規化を行なう
必要がある。従って、ある表現形式のデータを加算する
加算回路によって、他の表現形式のデータを加算するこ
とはできない。すなわち、各種データ形式に対応して、
それぞれ専用の加算回路を用意しなければならないとい
う欠点がある。
発明の目的
本発明の目的は、上述の従来の欠点を解決し。
入力データの表現形式が２種類ある場合に、共通に使用
することができる浮動小数点加算回路の桁合わせ回路を
提供することにある。
することができる浮動小数点加算回路の桁合わせ回路を
提供することにある。
発明の構成
本発明の桁合わせ回路は、２つの浮動小数点データをそ
れぞれ格納するための第１および第２オペランド保持レ
ジスタと、該第１および第２オペランド保持レジスタに
格納された２つの浮動小数点データの指数部の差を求め
るための指数部減算器と、指数部の大小を比較する指数
部比較器と、指数部が小さい方の仮数部を前記指数部減
算器の出力によって右シフトさせるシフト回路とを備え
て、２つの浮動小数点データの桁合わせを行なう浮動小
数点加算回路の桁合わせ回路において、前記第１および
第２オペランド保持レジスタに入力される浮動小数点デ
ータの仮数部の４ピツ［・ごとにパリティビットを発生
するパリティビット発生回路と、浮動小数点データの基
数を指定する演算モード設定回路と、該演算モード設定
回路の出力によって前記第１オペランド保持レジスタの
指数部を選択出力する第１オペランド指数部選択回路と
、前記演算モード設定回路の出力によって前記第２オペ
ランド保持レジスタの指数部を選択出力する第２オペラ
ンド指数部選択回路と、前記演算モード設定回路の出力
によって前記第１オペランド保持レジスタの仮数部を選
択出力する第１オペランド仮数部選択回路と、前記演算
モード設定回路の出力によって前記第２オペランド保持
レジスタの仮数部を選択出力する第２オペランド仮数部
選択回路とを備えて、前記指数部比較器は、前記第１オ
ペランド指数部選択回路と第２オペランド指数部選択回
路の出力の大小を比較するようにし、該指数部比較器の
出力によって前記第１オペランド仮数部選択回路の出力
と第２オペランド仮数部選択回路の出力の小さい方を選
択出力する仮数部選択回路と、前記比較回路の出力によ
って前記第１オペランド仮数部選択回路の出力と第２オ
ペランド仮数部選択回路の出力の大きい方を選択出力す
る仮数部選択回路とを設けて、前記シフト回路は、前記
指数部減算器の下位３ビットより上位桁の出力によって
前記仮数部選択回路の出力を４ビット単位で右シフトさ
せるディジットシフト回路と、前記指数部減算器の下位
２ビットによって上記ディジットシフト回路の出力をビ
ット単位で右シフトさせるビットシフト回路とによって
構成し、さらに、前記ディジットシフト回路の出力に接
続され前記指数部減算器の下位２ビットによってディジ
ットシフト回路の出力中のパリティビットを修正出力す
るパリティ予測回路を設けて、前記ビットシフト回路の
出力および上記パリティ予測回路の出力するパリティビ
ットを加算器入力データ保持回路に格納することにより
、前記指数部の大きい方の仮数を選択する仮数部選択回
路の出力と小数点位置を合わせた浮動小数点データを得
ることを特徴とする。
れぞれ格納するための第１および第２オペランド保持レ
ジスタと、該第１および第２オペランド保持レジスタに
格納された２つの浮動小数点データの指数部の差を求め
るための指数部減算器と、指数部の大小を比較する指数
部比較器と、指数部が小さい方の仮数部を前記指数部減
算器の出力によって右シフトさせるシフト回路とを備え
て、２つの浮動小数点データの桁合わせを行なう浮動小
数点加算回路の桁合わせ回路において、前記第１および
第２オペランド保持レジスタに入力される浮動小数点デ
ータの仮数部の４ピツ［・ごとにパリティビットを発生
するパリティビット発生回路と、浮動小数点データの基
数を指定する演算モード設定回路と、該演算モード設定
回路の出力によって前記第１オペランド保持レジスタの
指数部を選択出力する第１オペランド指数部選択回路と
、前記演算モード設定回路の出力によって前記第２オペ
ランド保持レジスタの指数部を選択出力する第２オペラ
ンド指数部選択回路と、前記演算モード設定回路の出力
によって前記第１オペランド保持レジスタの仮数部を選
択出力する第１オペランド仮数部選択回路と、前記演算
モード設定回路の出力によって前記第２オペランド保持
レジスタの仮数部を選択出力する第２オペランド仮数部
選択回路とを備えて、前記指数部比較器は、前記第１オ
ペランド指数部選択回路と第２オペランド指数部選択回
路の出力の大小を比較するようにし、該指数部比較器の
出力によって前記第１オペランド仮数部選択回路の出力
と第２オペランド仮数部選択回路の出力の小さい方を選
択出力する仮数部選択回路と、前記比較回路の出力によ
って前記第１オペランド仮数部選択回路の出力と第２オ
ペランド仮数部選択回路の出力の大きい方を選択出力す
る仮数部選択回路とを設けて、前記シフト回路は、前記
指数部減算器の下位３ビットより上位桁の出力によって
前記仮数部選択回路の出力を４ビット単位で右シフトさ
せるディジットシフト回路と、前記指数部減算器の下位
２ビットによって上記ディジットシフト回路の出力をビ
ット単位で右シフトさせるビットシフト回路とによって
構成し、さらに、前記ディジットシフト回路の出力に接
続され前記指数部減算器の下位２ビットによってディジ
ットシフト回路の出力中のパリティビットを修正出力す
るパリティ予測回路を設けて、前記ビットシフト回路の
出力および上記パリティ予測回路の出力するパリティビ
ットを加算器入力データ保持回路に格納することにより
、前記指数部の大きい方の仮数を選択する仮数部選択回
路の出力と小数点位置を合わせた浮動小数点データを得
ることを特徴とする。
発明の実施例
次に、本発明について、図面を参照して詳細に説明する
。
。
図は、本発明の一実施例を示すブロック図である。すな
わち、２つの浮動小数点データをそれぞれ格納するため
の第一１オペランド保持レジスタ１０および第２オペラ
ンド保持レジスタ１１と、第１オペランド保持レジスタ
１０および第２オペランド保持レジスタ１１に入力され
る浮動小数点データの仮数部の４ビットごとにパリティ
ビットを発生するパリティビット発生回路ｌおよび２と
、浮動小数点データの基数を指定する演算モード信号設
定回路３と、演算モード設定回路３の出力によって前記
第１オペランド保持レジスタ１０の指数部を選択出力す
る第１オペランド指数部選択回路２０と、演算モード設
定回路３の出力によって第２オペランド保持レジスタ１
１の指数部を選択出力する第２オペランド指数部選択回
路２１と、演算モード設定回路３の出力によって第１オ
ペランド保持レジスタ１０の仮数部を選択出力する第１
オペランド仮数部選択回路２２と、演算モード設定回路
３の出力によって第２オペランド保持レジスタ１１の仮
数部を選択出力する第２オペランド仮数部選択回路２３
と。
わち、２つの浮動小数点データをそれぞれ格納するため
の第一１オペランド保持レジスタ１０および第２オペラ
ンド保持レジスタ１１と、第１オペランド保持レジスタ
１０および第２オペランド保持レジスタ１１に入力され
る浮動小数点データの仮数部の４ビットごとにパリティ
ビットを発生するパリティビット発生回路ｌおよび２と
、浮動小数点データの基数を指定する演算モード信号設
定回路３と、演算モード設定回路３の出力によって前記
第１オペランド保持レジスタ１０の指数部を選択出力す
る第１オペランド指数部選択回路２０と、演算モード設
定回路３の出力によって第２オペランド保持レジスタ１
１の指数部を選択出力する第２オペランド指数部選択回
路２１と、演算モード設定回路３の出力によって第１オ
ペランド保持レジスタ１０の仮数部を選択出力する第１
オペランド仮数部選択回路２２と、演算モード設定回路
３の出力によって第２オペランド保持レジスタ１１の仮
数部を選択出力する第２オペランド仮数部選択回路２３
と。
前記第１オペランド指数部選択回路２０と２１の出力の
差を演算する指数部減算器３０と、大小を比較する指数
部比較器４０と、指数部比較器４０の出力によって前記
第１オペランド仮数部選択回路２２の出力と第２オペラ
ンド仮数部選択回路２３の出力の小さい力を選択出力す
る仮数部選択回路５０と、大きい方を選択出力する仮数
部選択回路５１と、前記指数部減算器３０の下位３ビッ
トより上位桁の出力によって前記仮数部選択回路５０の
出力を４ピツＩ・単位で右シフトさせるディジットシフ
ト回路６０と、前記指数部減算器３０の下位２ビットに
よってト記ディジットシフト回路６０の出力を１ビット
単位で右シフトさせるビットシフト回路７０と、前記デ
ィジットシフト回路８０の出力に接続され前記指数部減
算器３０のド位２ビットによってディジットシフト回路
６０の出力中のパリティビットを修正出力するパリティ
予測回路８０と、前記ビットシフト回路７０の出力およ
び一ト記パリティ予測回路８０の出力するパリティビッ
トを格納する加算器入力データ保持回路９０と、前記仮
数部選択回路５１の出力を格納する加算器入力データ保
持回路９１とから構成されている。
差を演算する指数部減算器３０と、大小を比較する指数
部比較器４０と、指数部比較器４０の出力によって前記
第１オペランド仮数部選択回路２２の出力と第２オペラ
ンド仮数部選択回路２３の出力の小さい力を選択出力す
る仮数部選択回路５０と、大きい方を選択出力する仮数
部選択回路５１と、前記指数部減算器３０の下位３ビッ
トより上位桁の出力によって前記仮数部選択回路５０の
出力を４ピツＩ・単位で右シフトさせるディジットシフ
ト回路６０と、前記指数部減算器３０の下位２ビットに
よってト記ディジットシフト回路６０の出力を１ビット
単位で右シフトさせるビットシフト回路７０と、前記デ
ィジットシフト回路８０の出力に接続され前記指数部減
算器３０のド位２ビットによってディジットシフト回路
６０の出力中のパリティビットを修正出力するパリティ
予測回路８０と、前記ビットシフト回路７０の出力およ
び一ト記パリティ予測回路８０の出力するパリティビッ
トを格納する加算器入力データ保持回路９０と、前記仮
数部選択回路５１の出力を格納する加算器入力データ保
持回路９１とから構成されている。
次に本実施例の動作について説明する。先ず、浮動小数
点データの表現形式が、基数を１６とするデータの桁合
わせをする場合は、演算モード設定回路３をＯ”°に設
定する。そして、被加算数および加算数である第１およ
び第２オペランドが、それぞれ第１オペランド保持レジ
スタｌＯおよび１１に入力される。その際、パリティビ
ット発生回路ｌおよび２で、それぞれの入力データの仮
数部に対して４．ビットごとにパリティビットを生成し
て、それぞれ第１オペランド保持レジスタ１０および１
１に併せて格納する。
点データの表現形式が、基数を１６とするデータの桁合
わせをする場合は、演算モード設定回路３をＯ”°に設
定する。そして、被加算数および加算数である第１およ
び第２オペランドが、それぞれ第１オペランド保持レジ
スタｌＯおよび１１に入力される。その際、パリティビ
ット発生回路ｌおよび２で、それぞれの入力データの仮
数部に対して４．ビットごとにパリティビットを生成し
て、それぞれ第１オペランド保持レジスタ１０および１
１に併せて格納する。
第１オペランド指数部選択向路２０には、第１オペラン
ド保持レジスタ１０のビット１〜７の７ビット幅の出力
（今は、入力データの仮数部である）と、ビット１〜１
５の１５ビット幅の出力とが入力されるが、演算モード
設定回路３の出力が“０”であるため、第１オペランド
指数部選択回路２０はビット１〜７の７ビット幅の出力
、すなわち第１オペランドの指数部を選択して指数部減
算器３０および指数部比較器４０に入力させる。同様に
、第２オペランド指数部選択回路２１は、第２オペラン
ドの指数部を選択して指数部減算器３０に入力させる。
ド保持レジスタ１０のビット１〜７の７ビット幅の出力
（今は、入力データの仮数部である）と、ビット１〜１
５の１５ビット幅の出力とが入力されるが、演算モード
設定回路３の出力が“０”であるため、第１オペランド
指数部選択回路２０はビット１〜７の７ビット幅の出力
、すなわち第１オペランドの指数部を選択して指数部減
算器３０および指数部比較器４０に入力させる。同様に
、第２オペランド指数部選択回路２１は、第２オペラン
ドの指数部を選択して指数部減算器３０に入力させる。
また、第１オペランド仮数部選択回路２２は第１オペラ
ンド保持レジスタ１０のピッ］・８〜６３の５６ビット
幅の出力データを選択することにより、第１オペランド
の仮数部を選択して仮数部選択回路５０および５１に入
力させ、第２オペランド仮数部選択回路２３は、第２オ
ペランドの仮数部を選択して仮数部選択回路５０および
５１に供給する。そして、指数部比較器４０が２つの指
数部を比較し、仮数部選択回路５０は、指数部比較器４
０の出力によって指数部が小きい方の仮数部を選択して
ディジットシフト回路６０に供給し、仮数部選択回路５
１は指数部が大きい方の仮数部を選択して加算器入力デ
ータ保持回路８１に格納する。
ンド保持レジスタ１０のピッ］・８〜６３の５６ビット
幅の出力データを選択することにより、第１オペランド
の仮数部を選択して仮数部選択回路５０および５１に入
力させ、第２オペランド仮数部選択回路２３は、第２オ
ペランドの仮数部を選択して仮数部選択回路５０および
５１に供給する。そして、指数部比較器４０が２つの指
数部を比較し、仮数部選択回路５０は、指数部比較器４
０の出力によって指数部が小きい方の仮数部を選択して
ディジットシフト回路６０に供給し、仮数部選択回路５
１は指数部が大きい方の仮数部を選択して加算器入力デ
ータ保持回路８１に格納する。
指数部減算器３０は第１オペランド指数部選択回路２０
と２１の出力の差を演算することにより、２つの指数部
の差をディジットシフト回路６０に供給する。ディジッ
トシフト回路６０は、仮数部選択回路５０の出力を指数
部減算器３０の出力によって示される桁数（１桁４ビッ
ト）だけ右シフトさせる。その際パリティピットも含め
て右シフトする。４ビット単位のシフトであるから、そ
れぞれの４ビットに対応するパリティピットは不変であ
る。
と２１の出力の差を演算することにより、２つの指数部
の差をディジットシフト回路６０に供給する。ディジッ
トシフト回路６０は、仮数部選択回路５０の出力を指数
部減算器３０の出力によって示される桁数（１桁４ビッ
ト）だけ右シフトさせる。その際パリティピットも含め
て右シフトする。４ビット単位のシフトであるから、そ
れぞれの４ビットに対応するパリティピットは不変であ
る。
ディジットシフト回路６０のシフト出力はビットシフト
回路７０に入力されるが、ビットシフト回路７０は指数
部減算器３０の下位２ビットの出力がｏｏであるためシ
フト動作を行なわないで、入力データをそのまま加算器
入力データ保持回路９ｏに出力する。また、パリティ予
測回路８０は指数部減算器３゜の下位２ビットが００の
時は動作しない。従って、指数部の差だけシフトされた
データとパリティピットが加算器入力データ保持回路８
０に格納される。これは、加算器入力データ保持回路８
１に格納された第２オペランドの仮数部と桁合わせされ
たデータである。従って、加算器入力データ保持回路８
０と９１の出力を（図示されない）加算回路に供給し、
加算結果を正規化することにより、浮動小数点データの
加算が可能である。なお、加算回路は、パリティピット
によって入力データの誤りを検出することが可能である
。
回路７０に入力されるが、ビットシフト回路７０は指数
部減算器３０の下位２ビットの出力がｏｏであるためシ
フト動作を行なわないで、入力データをそのまま加算器
入力データ保持回路９ｏに出力する。また、パリティ予
測回路８０は指数部減算器３゜の下位２ビットが００の
時は動作しない。従って、指数部の差だけシフトされた
データとパリティピットが加算器入力データ保持回路８
０に格納される。これは、加算器入力データ保持回路８
１に格納された第２オペランドの仮数部と桁合わせされ
たデータである。従って、加算器入力データ保持回路８
０と９１の出力を（図示されない）加算回路に供給し、
加算結果を正規化することにより、浮動小数点データの
加算が可能である。なお、加算回路は、パリティピット
によって入力データの誤りを検出することが可能である
。
次に、２を基数とする浮動小数点データの加算を行なう
ときは、前記演算モード設定回路３を“ｌ゛に設定する
。そして、第１オペランド指数部選択回路２０は第１オ
ペランド保持レジスタｌＯのビット１〜１５０１５ビッ
ト幅の出力を選択することにより、第１オペランドの指
数部（１５ビット）を指数部減算器３０および指数部比
較器４０に供給する。同様に、第２オペランド指数部選
択回路２１は第２オペランドの指数部を選択して指数部
減算器３０および指数部比較器４０に供給する。同様に
、第１オペランド仮数部選択回路２２は第１オペランド
の仮数部（４８ビット）を選択して仮数部選択回路５０
と５１に供給し、第２オペランド仮数部選択回路２３は
第２オペランドの仮数部を仮数部選択回路５０と５１に
供給する。仮数部選択回路５０は、指数部比較器４０の
出力によって指数部が小さい方の仮数部を選択出力し、
仮数部選択回路５１は指数部が大きい方の仮数部を選択
して加算器入力データ保持回路９１にセットする。
ときは、前記演算モード設定回路３を“ｌ゛に設定する
。そして、第１オペランド指数部選択回路２０は第１オ
ペランド保持レジスタｌＯのビット１〜１５０１５ビッ
ト幅の出力を選択することにより、第１オペランドの指
数部（１５ビット）を指数部減算器３０および指数部比
較器４０に供給する。同様に、第２オペランド指数部選
択回路２１は第２オペランドの指数部を選択して指数部
減算器３０および指数部比較器４０に供給する。同様に
、第１オペランド仮数部選択回路２２は第１オペランド
の仮数部（４８ビット）を選択して仮数部選択回路５０
と５１に供給し、第２オペランド仮数部選択回路２３は
第２オペランドの仮数部を仮数部選択回路５０と５１に
供給する。仮数部選択回路５０は、指数部比較器４０の
出力によって指数部が小さい方の仮数部を選択出力し、
仮数部選択回路５１は指数部が大きい方の仮数部を選択
して加算器入力データ保持回路９１にセットする。
仮数部選択回路５０および５１の出力データには、それ
ぞれパリティピット発生回路ｌおよび２で付加された４
ビットごとのパリティピットを含んでいる。
ぞれパリティピット発生回路ｌおよび２で付加された４
ビットごとのパリティピットを含んでいる。
ディジットシフト回路６０は指数部減算器３０の出力の
うち、下位３ビット目から上位の出力によって示される
数だけ、パリティピットも含めて４ビット単位で右シフ
トさせる。４ビット単位のシフトであるから、パリティ
ピットは、それぞれの４ビットに対応して不変である。
うち、下位３ビット目から上位の出力によって示される
数だけ、パリティピットも含めて４ビット単位で右シフ
トさせる。４ビット単位のシフトであるから、パリティ
ピットは、それぞれの４ビットに対応して不変である。
次に、ビットシフト回路７０は指数部減算器３０の出力
の下位２ビットによって示されるビット数だけ、ディジ
ットシフト回路６０の出力データをシフトする。また、
パリティ予測回路８０は、ディジットシフト回路６０の
出力データと、指数部減算器３０から供給されるシフト
ビット数によって、各４ビットに対応するパリティピッ
トを修正して出力する。そして、ビットシフト回路７０
の出力する仮数部と、パリティ予測回路８０の出力する
４ビットごとのパリティピットとを加算器入力データ保
持回路８０に格納する。加算器入力データ保持回路８０
に格納されたデータは、加算器入力データ保持回路８１
のデータと桁合わせされている。また、パリティピット
によって出力データの誤りチェックが可能である。
の下位２ビットによって示されるビット数だけ、ディジ
ットシフト回路６０の出力データをシフトする。また、
パリティ予測回路８０は、ディジットシフト回路６０の
出力データと、指数部減算器３０から供給されるシフト
ビット数によって、各４ビットに対応するパリティピッ
トを修正して出力する。そして、ビットシフト回路７０
の出力する仮数部と、パリティ予測回路８０の出力する
４ビットごとのパリティピットとを加算器入力データ保
持回路８０に格納する。加算器入力データ保持回路８０
に格納されたデータは、加算器入力データ保持回路８１
のデータと桁合わせされている。また、パリティピット
によって出力データの誤りチェックが可能である。
加算器入力データ保持回路９０と９１のデータは、図示
されない加算回路に供給され、加算演算の後正規化され
る。
されない加算回路に供給され、加算演算の後正規化され
る。
本実施例は、同一の桁合わせ回路を１６を基数とするデ
ータ形式の浮動小数点データの桁合わせと、２を基数と
する浮動小数点データの桁合わせに共用することができ
、異なったデータ形式でも共通の加算回路を使用するこ
とが可能であり、金物量を削減することができるという
効果がある。
ータ形式の浮動小数点データの桁合わせと、２を基数と
する浮動小数点データの桁合わせに共用することができ
、異なったデータ形式でも共通の加算回路を使用するこ
とが可能であり、金物量を削減することができるという
効果がある。
発明の効果
以上のように、本発明においては、指数部および仮数部
選択回路を付加することにより、複数の表現形式の浮動
小数点データに対して、共通の加算回路を使用すること
が６丁能であり、金物量が削減されるという効果がある
。また、いずれの表現形式のデータに対しても４ビット
ごとのパリティピットによってデータ誤りを検出するこ
とができる。
選択回路を付加することにより、複数の表現形式の浮動
小数点データに対して、共通の加算回路を使用すること
が６丁能であり、金物量が削減されるという効果がある
。また、いずれの表現形式のデータに対しても４ビット
ごとのパリティピットによってデータ誤りを検出するこ
とができる。
図は本発明の一実施例を示すブロック図である。
図において、ｌ、２：パリテイピット発生回路、３：演
算モード設定回路、２０：第１オペランド指数部選択回
路、２１：第２オペランド指数部選択回路、２２：第１
オペランド仮数部選択回路、２３：第２オペランド仮数
部選択回路、３０：指数部減算器、４０：指数部比較器
、５０ 、５１ ：仮数部選択回路、６０：ディジット
シフト回路、７０：ピットシフト回路、８０：パリティ
予測回路、９０，９１：加算器入力データ保持回路。
算モード設定回路、２０：第１オペランド指数部選択回
路、２１：第２オペランド指数部選択回路、２２：第１
オペランド仮数部選択回路、２３：第２オペランド仮数
部選択回路、３０：指数部減算器、４０：指数部比較器
、５０ 、５１ ：仮数部選択回路、６０：ディジット
シフト回路、７０：ピットシフト回路、８０：パリティ
予測回路、９０，９１：加算器入力データ保持回路。
Claims (1)
- ２つの浮動小数点データをそれぞれ格納するための第１
および第２オペランド保持レジスタと、該第１および第
２オペランド保持レジスタに格納された２つの浮動小数
点データの指数部の差を求めるための指数部減算器と、
指数部の大小を比較する指数部比較器と、指数部が小さ
い方の仮数部を前記指数部減算器の出力によって右シフ
トさせるシフト回路とを備えて、２つの浮動小数点デー
タの桁合わせを行なう浮動小数点加算回路の桁合わせ回
路において、前記第１および第２オペランド保持レジス
タに入力される浮動小数点データの仮数部の４ビットご
とにパリティビットを発生するパリティビット発生回路
と、浮動小数点データの基数を指定する演算モード設定
回路と、該演算モード設定回路の出力によって前記第１
オペランド保持レジスタの指数部を選択出力する第１オ
ペランド指数部選択回路と、前記演算モード設定回路の
出力によって前記第２オペランド保持レジスタの指数部
を選択出力する第２オペランド指数部選択回路と、前記
演算モード設定回路の出力によって前記第１オペランド
保持レジスタの仮数部を選択出力する第１オペランド仮
数部選択回路と、前記演算モード設定回路の出力によっ
て前記第２オペランド保持レジスタの仮数部を選択出力
する第２オペランド仮数部選択回路とを備えて、前記指
数部比較器は、前記第１オペランド指数部選択回路と第
２オペランド指数部選択回路の出力の大小を比較するよ
うにし、該指数部比較器の出力によって前記第１オペラ
ンド仮数部選択回路の出力と第２オペランド仮数部選択
回路の出力の小さい方を選択出力する仮数部選択回路と
、前記比較回路の出力によって前記第１オペランド仮数
部選択回路の出力と第２オペランド仮数部選択回路の出
力の大きい方を選択出力する仮数部選択回路とを設けて
、前記シフト回路は、前記指数部減算器の下位３ビット
より上位桁の出力によって前記仮数部選択回路の出力を
４ビット単位で右シフトさせるディジットシフト回路と
、前記指数部減算器の下位２ビットによって上記ディジ
ットシフト回路の出力をビット単位で右シフトさせるビ
ットシフト回路とによって構成し、さらに、前記ディジ
ットシフト回路の出力に接続され前記指数部減算器の下
位２ビットによってディジットシフト回路の出力中のパ
リティビットを修正出力するパリティ予測回路を設けて
、前記ビットシフト回路の出力および上記パリティ予測
回路の出力するパリティビットを加算器入力データ保持
回路に格納することにより、前記指数部の大きい方の仮
数を選択する仮数部選択回路の出力と小数点位置を合わ
せた浮動小数点データを得ることを特徴とする浮動小数
点加算回路の桁合わせ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14713684A JPS6126136A (ja) | 1984-07-16 | 1984-07-16 | 浮動小数点加算回路の桁合わせ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14713684A JPS6126136A (ja) | 1984-07-16 | 1984-07-16 | 浮動小数点加算回路の桁合わせ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6126136A true JPS6126136A (ja) | 1986-02-05 |
| JPH0379735B2 JPH0379735B2 (ja) | 1991-12-19 |
Family
ID=15423380
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14713684A Granted JPS6126136A (ja) | 1984-07-16 | 1984-07-16 | 浮動小数点加算回路の桁合わせ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6126136A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5282156A (en) * | 1991-01-31 | 1994-01-25 | Matsushita Electric Industrial Co., Ltd. | Leading one anticipator and floating point addition/subtraction apparatus employing same |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS501626A (ja) * | 1972-12-14 | 1975-01-09 | ||
| JPS5723147A (en) * | 1980-07-18 | 1982-02-06 | Fujitsu Ltd | Digit matching processing circuit |
| JPS5932038A (ja) * | 1982-08-13 | 1984-02-21 | Hitachi Ltd | 浮動小数点加算器 |
| JPS5968058A (ja) * | 1982-10-13 | 1984-04-17 | Hitachi Ltd | フロ−テイング乗算器 |
-
1984
- 1984-07-16 JP JP14713684A patent/JPS6126136A/ja active Granted
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS501626A (ja) * | 1972-12-14 | 1975-01-09 | ||
| JPS5723147A (en) * | 1980-07-18 | 1982-02-06 | Fujitsu Ltd | Digit matching processing circuit |
| JPS5932038A (ja) * | 1982-08-13 | 1984-02-21 | Hitachi Ltd | 浮動小数点加算器 |
| JPS5968058A (ja) * | 1982-10-13 | 1984-04-17 | Hitachi Ltd | フロ−テイング乗算器 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5282156A (en) * | 1991-01-31 | 1994-01-25 | Matsushita Electric Industrial Co., Ltd. | Leading one anticipator and floating point addition/subtraction apparatus employing same |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0379735B2 (ja) | 1991-12-19 |
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