JPH04260122A - 加減算高速桁合せ回路 - Google Patents
加減算高速桁合せ回路Info
- Publication number
- JPH04260122A JPH04260122A JP3042685A JP4268591A JPH04260122A JP H04260122 A JPH04260122 A JP H04260122A JP 3042685 A JP3042685 A JP 3042685A JP 4268591 A JP4268591 A JP 4268591A JP H04260122 A JPH04260122 A JP H04260122A
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- JP
- Japan
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- digit
- shifter
- digit matching
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- Pending
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- 238000000034 method Methods 0.000 description 3
- 238000010586 diagram Methods 0.000 description 2
- 230000010365 information processing Effects 0.000 description 1
- 238000004904 shortening Methods 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【技術分野】本発明は加減算高速桁合せ回路に関し、特
に情報処理装置に用いられる浮動小数点加減算回路の桁
合せ回路に関する。
に情報処理装置に用いられる浮動小数点加減算回路の桁
合せ回路に関する。
【０００２】
【従来技術】従来、この種の桁合せ回路においては、桁
合せ量算出アダーで２つのオペランドの指数部の減算を
行って桁合せ量を算出し、その桁合せ量にしたがって桁
合せシフタで指数部が小さい方のオペランドの仮数部を
シフトすることによって、桁合せ動作を行っている。
合せ量算出アダーで２つのオペランドの指数部の減算を
行って桁合せ量を算出し、その桁合せ量にしたがって桁
合せシフタで指数部が小さい方のオペランドの仮数部を
シフトすることによって、桁合せ動作を行っている。
【０００３】ここで、桁合せ量算出アダーの出力データ
が確定するまでの遅延時間をＴ０ とし、桁合せ量算出
アダーからの桁合せ量が入力してから桁合せシフタが桁
合せ結果データを出力するまでの遅延時間をＴ１ とす
ると、２つのオペランドの指数部が桁合せ量算出アダー
に入力されてから、桁合せシフタが桁合せ結果データを
出力するまでの遅延時間はＴ０ ＋Ｔ１ となる。
が確定するまでの遅延時間をＴ０ とし、桁合せ量算出
アダーからの桁合せ量が入力してから桁合せシフタが桁
合せ結果データを出力するまでの遅延時間をＴ１ とす
ると、２つのオペランドの指数部が桁合せ量算出アダー
に入力されてから、桁合せシフタが桁合せ結果データを
出力するまでの遅延時間はＴ０ ＋Ｔ１ となる。
【０００４】このような従来の桁合せ回路では、桁合せ
量算出アダーで桁合せ量が算出された後に桁合せシフタ
でシフト動作を行っているため、桁合せシフタから桁合
せ結果データが出力されるまでの遅延時間が桁合せ量算
出アダーで桁合せ量を計算するための遅延時間Ｔ０ と
、桁合せシフタが桁合せ結果データを出力するまでの遅
延時間Ｔ１ との和Ｔ０ ＋Ｔ１ となるので、桁合せ
処理全体の遅延時間が大きくなるという問題がある。
量算出アダーで桁合せ量が算出された後に桁合せシフタ
でシフト動作を行っているため、桁合せシフタから桁合
せ結果データが出力されるまでの遅延時間が桁合せ量算
出アダーで桁合せ量を計算するための遅延時間Ｔ０ と
、桁合せシフタが桁合せ結果データを出力するまでの遅
延時間Ｔ１ との和Ｔ０ ＋Ｔ１ となるので、桁合せ
処理全体の遅延時間が大きくなるという問題がある。
【０００５】
【発明の目的】本発明は上記のような従来のものの問題
点を除去すべくなされたもので、桁合せ処理の遅延時間
を短縮することができる加減算高速桁合せ回路の提供を
目的とする。
点を除去すべくなされたもので、桁合せ処理の遅延時間
を短縮することができる加減算高速桁合せ回路の提供を
目的とする。
【０００６】
【発明の構成】本発明による加減算高速桁合せ回路は、
各々指数部と仮数部とからなる第１および第２のオペラ
ンドデータの加減算を行う浮動小数点加減算回路の加減
算高速桁合せ回路であって、前記第１および第２のオペ
ランドデータ各々の指数部の減算を行って桁合せ量を算
出する桁合せ量算出手段と、前記桁合せ量算出手段で前
記桁合せ量の下位ビット部が算出されたと同時に、前記
第１および第２のオペランドデータの仮数部のうち一方
を前記下位ビット部の値にしたがってシフト制御する第
１のシフト手段と、前記桁合せ量算出手段で前記桁合せ
量の上位ビット部が算出されたと同時に、前記シフト手
段の出力データを前記上位ビット部の値にしたがってシ
フト制御する第２のシフト手段とを有することを特徴と
する。
各々指数部と仮数部とからなる第１および第２のオペラ
ンドデータの加減算を行う浮動小数点加減算回路の加減
算高速桁合せ回路であって、前記第１および第２のオペ
ランドデータ各々の指数部の減算を行って桁合せ量を算
出する桁合せ量算出手段と、前記桁合せ量算出手段で前
記桁合せ量の下位ビット部が算出されたと同時に、前記
第１および第２のオペランドデータの仮数部のうち一方
を前記下位ビット部の値にしたがってシフト制御する第
１のシフト手段と、前記桁合せ量算出手段で前記桁合せ
量の上位ビット部が算出されたと同時に、前記シフト手
段の出力データを前記上位ビット部の値にしたがってシ
フト制御する第２のシフト手段とを有することを特徴と
する。
【０００７】
【実施例】次に、本発明の一実施例について図面を参照
して説明する。
して説明する。
【０００８】図１は本発明の一実施例の構成を示すブロ
ック図である。図において、桁合せ量算出アダー１は２
つのオペランドの指数部１００，１０１ の減算を行い
、桁合せ量の上位ビット出力データ１１０ を桁合せシ
フタ３に出力し、桁合せ量の下位ビット出力データ１１
１ を桁合せシフタ２に出力する。
ック図である。図において、桁合せ量算出アダー１は２
つのオペランドの指数部１００，１０１ の減算を行い
、桁合せ量の上位ビット出力データ１１０ を桁合せシ
フタ３に出力し、桁合せ量の下位ビット出力データ１１
１ を桁合せシフタ２に出力する。
【０００９】桁合せシフタ２は桁合せ量算出アダー１か
らの下位ビット出力データ１１１ を制御信号として、
２つのオペランドのうち指数部１００，１０１ の値が
小さい方のオペランド（以下被桁合せオペランドとする
）の仮数部２００ をシフトし、桁合せ中間結果データ
２０１ を桁合せシフタ３に出力する。桁合せシフタ３
は桁合せ量算出アダー１からの上位ビット出力データ１
１０ を制御信号として、桁合せシフタ２の桁合せ中間
結果データ２０１ をシフトし、桁合せ結果データ３０
０ を出力する。尚、桁合せシフタ２，３は選択回路に
よって構成されている。尚、被桁合せオペランドとして
は指数部１００，１０１ の値が大きい方のオペランド
でもよい。その場合、桁合せシフタ２，３においては逆
方向にシフトすることになる。
らの下位ビット出力データ１１１ を制御信号として、
２つのオペランドのうち指数部１００，１０１ の値が
小さい方のオペランド（以下被桁合せオペランドとする
）の仮数部２００ をシフトし、桁合せ中間結果データ
２０１ を桁合せシフタ３に出力する。桁合せシフタ３
は桁合せ量算出アダー１からの上位ビット出力データ１
１０ を制御信号として、桁合せシフタ２の桁合せ中間
結果データ２０１ をシフトし、桁合せ結果データ３０
０ を出力する。尚、桁合せシフタ２，３は選択回路に
よって構成されている。尚、被桁合せオペランドとして
は指数部１００，１０１ の値が大きい方のオペランド
でもよい。その場合、桁合せシフタ２，３においては逆
方向にシフトすることになる。
【００１０】この図１を用いて本発明の一実施例の動作
について説明する。桁合せ量算出アダー１は２つのオペ
ランドの指数部１００，１０１ の減算を行い、この２
つの指数部の差を算出する。桁合せ量算出アダー１は算
出した桁合せ量の上位ビット出力データ１１０ を桁合
せシフタ３に出力し、下位ビット出力データ１１１ を
桁合せシフタ２に出力する。ここで、２つのオペランド
の指数部１００，１０１ が入力されてから桁合せ量算
出アダー１の上位ビット出力データ１１０ が確定する
までの遅延時間をＴ０ とすると、桁合せ量算出アダー
１の下位ビット出力データ１１１ が確定するまでの遅
延時間はＴ０ ／２である。
について説明する。桁合せ量算出アダー１は２つのオペ
ランドの指数部１００，１０１ の減算を行い、この２
つの指数部の差を算出する。桁合せ量算出アダー１は算
出した桁合せ量の上位ビット出力データ１１０ を桁合
せシフタ３に出力し、下位ビット出力データ１１１ を
桁合せシフタ２に出力する。ここで、２つのオペランド
の指数部１００，１０１ が入力されてから桁合せ量算
出アダー１の上位ビット出力データ１１０ が確定する
までの遅延時間をＴ０ とすると、桁合せ量算出アダー
１の下位ビット出力データ１１１ が確定するまでの遅
延時間はＴ０ ／２である。
【００１１】桁合せシフタ２は桁合せ量算出アダー１の
下位ビット出力データ１１１ にしたがって被桁合せオ
ペランドの仮数部２００ をシフトし、桁合せ中間結果
データ２０１ を桁合せシフタ３に出力する。ここで、
桁合せシフタ２，３のシフト動作によって桁合せ結果デ
ータ３００ が出力されるまでの遅延時間をＴ１ とす
ると、桁合せシフタ２に桁合せ量算出アダー１の下位ビ
ット出力データ１１１ が入力されて桁合せ中間結果デ
ータ２０１ を出力するまでの遅延時間はＴ１ ／２で
ある。
下位ビット出力データ１１１ にしたがって被桁合せオ
ペランドの仮数部２００ をシフトし、桁合せ中間結果
データ２０１ を桁合せシフタ３に出力する。ここで、
桁合せシフタ２，３のシフト動作によって桁合せ結果デ
ータ３００ が出力されるまでの遅延時間をＴ１ とす
ると、桁合せシフタ２に桁合せ量算出アダー１の下位ビ
ット出力データ１１１ が入力されて桁合せ中間結果デ
ータ２０１ を出力するまでの遅延時間はＴ１ ／２で
ある。
【００１２】桁合せシフタ３は桁合せ量算出アダー１の
上位ビット出力データ１１０ にしたがって桁合せシフ
タ２からの桁合せ中間結果データ２０１ をシフトし、
桁合せ結果データ３００ を出力する。ここで、桁合せ
シフタ３に桁合せシフタ２からの桁合せ中間結果データ
２０１ が入力されてから、桁合せ結果データ３００
を出力するまでの遅延時間もＴ１ ／２である。
上位ビット出力データ１１０ にしたがって桁合せシフ
タ２からの桁合せ中間結果データ２０１ をシフトし、
桁合せ結果データ３００ を出力する。ここで、桁合せ
シフタ３に桁合せシフタ２からの桁合せ中間結果データ
２０１ が入力されてから、桁合せ結果データ３００
を出力するまでの遅延時間もＴ１ ／２である。
【００１３】よって、２つのオペランドの指数部１００
，１０１ が桁合せ量算出アダー１に入力されてから、
桁合せシフタ３から桁合せ結果データ３００ が出力さ
れるまでの遅延時間はＴ０ ／２＋Ｔ１ となる。これ
により、本発明の一実施例では従来の桁合せ回路よりも
Ｔ０ ／２だけ遅延時間を削減することができる。
，１０１ が桁合せ量算出アダー１に入力されてから、
桁合せシフタ３から桁合せ結果データ３００ が出力さ
れるまでの遅延時間はＴ０ ／２＋Ｔ１ となる。これ
により、本発明の一実施例では従来の桁合せ回路よりも
Ｔ０ ／２だけ遅延時間を削減することができる。
【００１４】このように、データの確定が早い桁合せ量
算出アダー１の下位ビット出力データ１１１ によって
桁合せシフタ２での桁合せシフトを制御し、データの確
定が遅い桁合せ量算出アダー１の上位ビット出力データ
１１０ によって桁合せシフタ３での桁合せシフトを制
御するようにすることによって、桁合せ量を算出し、そ
の桁合せ量での制御によって桁合せ処理を行うまでの遅
延時間を従来よりもＴ０ ／２だけ短縮することができ
る。
算出アダー１の下位ビット出力データ１１１ によって
桁合せシフタ２での桁合せシフトを制御し、データの確
定が遅い桁合せ量算出アダー１の上位ビット出力データ
１１０ によって桁合せシフタ３での桁合せシフトを制
御するようにすることによって、桁合せ量を算出し、そ
の桁合せ量での制御によって桁合せ処理を行うまでの遅
延時間を従来よりもＴ０ ／２だけ短縮することができ
る。
【００１５】
【発明の効果】以上説明したように本発明によれば、第
１および第２のオペランドデータ各々の指数部の減算を
行うことで桁合せ量の下位ビット部が算出されたと同時
に、第１および第２のオペランドデータの仮数部のうち
一方を該下位ビット部の値にしたがってシフト制御し、
桁合せ量の上位ビット部が算出されたと同時に、前段で
シフトされたデータを該上位ビット部の値にしたがって
シフト制御するようにすることによって、桁合せ処理の
遅延時間を短縮することができるという効果がある。
１および第２のオペランドデータ各々の指数部の減算を
行うことで桁合せ量の下位ビット部が算出されたと同時
に、第１および第２のオペランドデータの仮数部のうち
一方を該下位ビット部の値にしたがってシフト制御し、
桁合せ量の上位ビット部が算出されたと同時に、前段で
シフトされたデータを該上位ビット部の値にしたがって
シフト制御するようにすることによって、桁合せ処理の
遅延時間を短縮することができるという効果がある。
【図１】本発明の一実施例の構成を示すブロック図であ
る。
る。
１ 桁合せ量算出アダー
２，３ 桁合せシフタ
Claims (1)
- 【請求項１】 各々指数部と仮数部とからなる第１お
よび第２のオペランドデータの加減算を行う浮動小数点
加減算回路の加減算高速桁合せ回路であって、前記第１
および第２のオペランドデータ各々の指数部の減算を行
って桁合せ量を算出する桁合せ量算出手段と、前記桁合
せ量算出手段で前記桁合せ量の下位ビット部が算出され
たと同時に、前記第１および第２のオペランドデータの
仮数部のうち一方を前記下位ビット部の値にしたがって
シフト制御する第１のシフト手段と、前記桁合せ量算出
手段で前記桁合せ量の上位ビット部が算出されたと同時
に、前記シフト手段の出力データを前記上位ビット部の
値にしたがってシフト制御する第２のシフト手段とを有
することを特徴とする加減算高速桁合せ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3042685A JPH04260122A (ja) | 1991-02-14 | 1991-02-14 | 加減算高速桁合せ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3042685A JPH04260122A (ja) | 1991-02-14 | 1991-02-14 | 加減算高速桁合せ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04260122A true JPH04260122A (ja) | 1992-09-16 |
Family
ID=12642892
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3042685A Pending JPH04260122A (ja) | 1991-02-14 | 1991-02-14 | 加減算高速桁合せ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04260122A (ja) |
-
1991
- 1991-02-14 JP JP3042685A patent/JPH04260122A/ja active Pending
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