JPS63189936A - 浮動少数点乗算装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔ｍ要〕 正規化浮動小数点数（ＩＥＥＥ浮動小数点演算規定によ
る）の乗算において仮数部からの桁上がり信号と丸めに
よる桁上がりを検出する回路により、桁上がりの予測に
より、指数部の桁上げと仮数部の右シフトを行うことに
より桁上げ検出回数を低減させることにより演算処理時
間を短縮高速化した浮動小数点乗算装置である。

〔産業上の利用分野〕

本発明は浮動小数点乗算装置の改良に関する。

ＩＨＥｆ！浮動小数点演算規定による浮動小数点は次ぎ
の形式にて表される。

（−１）　・２　　・　（１，ｆ）　　・−−−一−−
−−−・・−−−−（１）ここでＳは正負の符号を定め
る符号ビット、ｅはｌＯ進１２７　　（１６進で７Ｆ）
オフセットされた８ビット幅の指数部、ｆは２３ビツト
の仮数部で、仮数は（１、ｆ）にて表現される。

仮数（１，ｆ　）は　次式（２）の範囲にある。

１≦（１，ｆ）＜２　　−・・・−〜−−−−−・−・
・・−−−−−（２）一方、２つの仮数、（１，ｆｌ）
と（１，ｆ２）　、の積（１、ｆｌ）　Ｘ　（１，ｆ２
）は次式（３）の範囲に入る。

ｌ≦（１，ｆｌ）・（１，ｆ２）　＜　４−−−−−−
−・・−・（３）この時、２つの仮数の積が２以上の値
をとり、次式（４）の範囲 ２≦（１，ｆｌ）・（１，ｆ２）　＜　４・−・・−・
・−・・（４）になった場合は、得られた仮数を１以上
かつ２未満の値とするため正規化が必要であり、また、
指数部に“ｌ”を加算しなくてはならない。

符号部、指数部と仮数部から表現される浮動小数点数は
限られた桁数で有効数字の数を出来るだけ多くするため
に、仮数部は出来るだけ左に詰めて表現することが必要
である。上記の表現を正規化と称し、演算前後には必ず
この正規化が行われる。

浮動小数点演算結果は数学的には連続した有効桁の無限
値をとり得るが、実際に用いる最終演算結果は使用する
ビット数が有限桁であり、離散的な値となる。従って、
浮動小数点数の演算結果が二つの浮動小数点数中間に落
ちる場合があり、演算結果はいずれか方向へ丸める操作
が必要となる。

乗算の際の丸めに関し、２進正規化方式では、最近値へ
の丸め（ＲＮ）、零方向への丸め（ＲＺ）、十閃方向へ
の丸め（ＲＰ）　、−”方１ｉｉ１へノ丸め（ＲＭ）の
４種類が規格化されているが、丸め桁上げを含む演算を
高速に行う乗算装置の提供が望まれる。

〔従来の技術〕

従来使用されている浮動小数点乗算装置の回路図を第８
図の一例により、また、この場合の正規化浮動小数点乗
算の流れを第９図に示す。

第８図に示す様に、指数部演算回路ｌと仮数部演算回路
２を乗算装置が備えている。

指数部演算回路１は排他論理和回路１１、レジスタ１２
からなる乗算結果の正負の符号係数を定める回路、また
、２つの指数部を加算する加算器１３、仮数部の乗算に
よって桁上がりがある時“１”を出力するセレクタ１５
と加算器１３の出力とを加算する加算器１４、仮数部の
丸めによって桁上がりがある時“ｌ”を出力するセレク
タ１７と加算器１４との出力とを加算する加算器１６及
び加算器１６の出力部に接続するレジスタ１８を備える
。

仮数部演算回路２は２つの仮数が入力される仮数部乗算
器２１、その乗算結果を記憶するレジスタ２２、レジス
タ２２に後続するシフタ２３を備える。

乗算器２１における仮数部の乗算において桁上がりがあ
るときは乗算器２１からキャリ出力が発生して、セレク
タ１５に与えられ、またシフタ２３に供給されて仮数部
を１ビツト右側ヘシフトする。乗算器２１において桁上
がりが無いときは、レジスタ２２からシフタ２３に与え
られた乗算結果はシフトされない。

仮数部の乗算結果はシフタ２３の出力部にて丸め回路を
構成する加算器２４へ接続する。

加算器２４はシフタ２３の出力と１　”とを加算し、加
算結果はレジスタ２５を介しシフタ２６に接続される。

加算器２４にて丸め結果、桁上がりがあリキャリが発生
すると、この信号はセレクタ１７に与えられると共にシ
フタ２６に供給される。このときシフタはレジスタの内
容を１ビツト右シフトさせる。

加算器２４にて桁上がりが無いときはシフトは行われな
い。

シフタ２３の出力部はセレクタ２７に接続される。

セレクタ２７は丸めが必要なときはシフタ２６の出力を
選択してレジスタ２８へ接続させ、また丸めが必要でな
いときはシフタ２３の出力を選択してレジスタ２８へ°
接続する。

第８図の浮動小数点乗算装置の動作を第９図の流れ図に
て説明する。

乗算演算は■〜■の順序にて行われる。

■二乗算の開始。

■：仮数の乗算（乗算器２１）と指数部の加算（加算器
１３）。

■：仮数部の桁上がり有無の判断（乗算器２１のキャリ
の有無）。

■：仮数部に桁上がりが有るとき仮数部を右移動、（シ
フタ２３）　させ、指数部のインクレメント（セレクタ
１５、加算器１４）を行う。

■で仮数部に桁上がり（乗算器２１）が無いときは■を
経ることなく■へ移る（セレクタ２７）。

■：仮数部の丸めの必要性の有無を判断する。

此処で丸めが不必要ならば■に移行して演算が終了する
。

丸めが必要と判断されると■の過程に移行する。

■：仮数部をインクレメントする（加算器２４）。

■：仮数部のインクレメントによる桁上がりの有無の判
定をする（加算器２４のキャリ）。

桁上がりが無ければ演算は■にて終了する。

■：　桁上がりがあれば仮数部を右移動（シフタ２６）
させ、指数部をインクレメント（セレクタ１７、加算器
１６）させる。

このようにして総ての状態の演算が■にて終了する。

〔発明が解決しようとする問題点〕

従来の正規化浮動小数点乗算は上記の様に■で乗算と加
算後、仮数部の桁上がりの有無判定■を行い、指数部イ
ンクレメントと仮数部のシフト■を行う、その後で、丸
め演算を行い、丸めによって桁上がりが発生すれば仮数
部の移動と指数部のインクレメント■を再度行うことに
なる。従って、桁上がり検出は■■の２回行わなくてな
らず、演算処理速度を高速化出来ないという問題点があ
る。

〔問題点を解決するための手段〕

上記の問題点は、第１図の本発明の原理図に示すように
、指数部演算回路（１０）　、仮数部演算回路（２０）
並びに丸め・桁上げ検出回路（３０）を備え、該丸め・
桁上げ検出回路（３０）は、正規化浮動小数点乗算にて
該指数部演算回路（１０）から得られる符号ビットと、
該仮数部演算回路（２０）から得られる桁上がり信号と
乗算結果値から得られる丸めビットとが入力され、該検
出回路（３０）は仮数部の桁上がり信号により指数部演
算回路（１０）へ桁上げ演算信号を出力し、また、乗算
器（２１１）、シフタ（２３１）　、＋　１加算器（２
４１）とセレ°クタ（２９１）　　（２７１）を備える
仮数部演算回路（２０）へセレクタの選択信号を出力し
、乗算器（２１１）による仮数部乗算結果の値、該乗算
結果の値を右シフトした値、乗算器（２１１）の乗算結
果値若しくは乗算結果値を右シフトした値を加算器（２
４１）にて正規化した値をセレクタ（２７１＞から選択
的に出力させる様に構成した本発明の浮動小数点乗算装
置により解決される。

〔作用〕

本発明の丸め・桁上げ検出回路３０は仮数部演算回路２
０から桁上がり信号と乗算結果の仮数部ビット、指数部
演算回路１０からの符号ビットが供給され桁上がりと丸
めを判断する。

丸め・桁上げ検出回路３０は、（１）桁上がりと丸めが
共に無い場合、（２）桁上げだけが生じる場合、（３）
丸めと桁上げがある場合、（４）桁上げがなく丸めが行
われ場合の各状態に対応して、仮数演算回路２０のセレ
クタ２９１　、２７１　、指数部演算回路１０を制御す
る。

（１）の場合、セレクタ２７１にて仮数乗算器２１１の
乗算結果をそのまま出力させる。

（２）の場合、乗算器２１１の桁上げ信号は指数部演算
回路ｌＯに与えられ、指数部演算が行なわれ、また仮数
部演算回路２０では、乗算結果値をシフタ２３１で右シ
フトさせたものをセレクタ２７１にて選択して仮数部の
出力とする。

（３）の場合、指数部演算回路ｌＯにおいては前記同様
の演算を行い、また仮数部では、シフタ２３１で右シフ
トした値をセレクタ２９１で選択し、さらに加算器２４
１にて正規化後セレクタ２７１を介し出力させる。

（４）の場合、セレクタ２９１でデータを選択、加算器
２４１で演算後、セレクタ２７１にて選択し仮数部出力
とする。

本発明においては、仮数部からの桁上がり信号と丸めに
よる桁上がりを検出し、桁上がりを予想して桁上げと仮
数部の右シフトを可能としたもので、桁上がりと丸めが
必要な場合にのみ指数部のインクレメントと仮数部の演
算が行なわれる様にしたことにより、桁上がり検出は検
出回路３０による一回だけとなり、演算処理が高速化さ
れる。

〔実施例〕

図示実施例に従い本発明の詳細な説明する。第２図（よ
本発明一実施例の浮動小数点乗算装置のブロック回路図
である。

図において、指数部演算回路１０は排他論理回路１１と
レジスタ１２をもち、浮動小数点数の乗算結果の符号を
レジスタ１２に記憶する。排他論理回路１１の出力は符
号ビット信号として丸め・桁上げ検出回路３０へ供給さ
れる。

加算器１３１１セレクタ１５１、加算器１４１　、レジ
スタ１８１は指数部の加算及び仮数部からの桁上がり時
に加算を行う。

仮数部演算回路２０は乗算器２１１を備え、二つの仮数
の乗算結果はレジスタ２２１へ供給される。

乗算器２１１はキャリを乗算結果に発生したとき、これ
を丸め・桁上げ検出回路３０に供給する。

乗算器２１１の出力はレジスタ２２１に保持され、レジ
スタ２２１の出力は丸め・桁上げ検出回路３０、仮数部
演算回路２０のセレクタ２７１　とセレクタ２９１及び
右シフタ２３１へ接続する。

丸め・桁上げ検出回路３０は仮数部演算回路２０の乗算
器２１１からのキャリとレジスタ２２１からの仮数部ビ
ット及び指数部演算回路１０からの符号ビットにより桁
上がりと丸めの有無を判断し、指数部演算回路ｌＯのセ
レクタ１５１　、仮数部演算回路２０のセレクタ２９１
１及び２７１を制御する。

丸め、桁上がりがない場合、丸め・桁上検出回路３０は
、セレクタ２７１を制御し、乗算器２１１の演算結果を
レジスタ２２１からレジスタ２８１へ直接に供給させる
。

乗算による桁上げのみがある場合、丸め・桁上げ検出回
路３０は、指数部演算回路１０のセレクタ１５１を切替
え、加算器１４１へ桁上用のオフセット＋１を入力させ
、この加算結果を指数部演算回路ｌＯの出力レジスタ１
８１へ供給する。

他方、仮数部演算回路２０では、右シフタ２３１を通過
したデータがセレクタ２７１にて選択され、仮数部出力
レジスタ２８１へ供給される。

丸めのある場合は、第３図に示す様に桁上がりのある仮
数部パターンの仮数部２３ビツトが全て“１　”で、Ｌ
ＳＢが丸めにより＋１される同図（１）の時のみである
から、仮数部が全部“１″で丸めがある場合には、本発
明の実施例として同図（２）に示す様に、予め右シック
２３１で１ビツト右シフトした値をセレクタ２９１で選
択し、加算器２４１でインクレメントすることで正規化
数を得る。

桁上げのない丸めの場合、丸め・桁上げ検出回路３０は
セレクタ２９１を制御し、セレクタ２９１で選択された
レジスタ２２１からのデータは加算器２４１で＋１の加
算が行われ、演算結果は仮数部出力レジスタ２８１に供
給される。

丸め処理は、演算結果が二つの浮動小数点値の中間値に
なった場合、上下いずれかの値にするため必要である。

既に述べた様に丸めモードにはＲＮ、　ＲＰ、ＲＭ、Ｒ
Ｚの４モードが考えられている。

最近値へ丸めるＲＮモードの場合、演算結果が、ｉ、浮
動小数点数にてそのまま表現出来る場合、ｉｉ、二つの
小数点数の丁度中間値となる場合、ｉｉｌ、中間値より
も下に来る場合、 ｉｖ、中間値よりも上に来る場合、 の４種類があり、それぞれに応じて丸めを行う必要があ
る。

そこで、第４図の丸め用ビット配列図に示す様に、浮動
小数点数の仮数部の最小位ピッ）　ＬＳＢの下位３ビツ
トにガードビットＧ１丸めビットＲ１及びステッキビッ
トＳを設ける。なお、Ｓビットにはそれ以下の全ビット
の論理和を特徴とする特許の様な３ビツトを設ければ、
正規化を含め丸め処理を完全に実施出来る様になる。

第５図は各丸めモードにおける丸めを示す。

丸めモードＲＮ、　ＲＺ、　ＲＰ、　ＲＭにおける丸め
の有無を、丸めヒツトＧＲ３の取りうる値０００〜１１
１の総ての場合につき、且つ浮動小数点数の極性のプラ
ス並びにマイナスにつき示している。

図において、−は丸め無し、＋は丸め有りを示す。また
丸めビットＧＲ３が１００の場合は、ＲＮモードにおい
ては、仮数部の最小位ヒツトＬＳＢが＠１　″であると
きにのみ丸めがある。

第４図から丸めビットＧＲ５の組合せから丸めの有無が
判定され、丸めの判定にはこの３つのビットを調べるこ
とにより実現されることが判る。

丸めの有無はモードＲＮ、　ＲＺ、　ＲＰ、　ＲＭによ
って異なり、判定はモードにより切替が必要である。

ＲＮモードではＬＳＢの条件を考慮する必要があり、ま
た、浮動小数点数の極性によっても丸めが異なる。

従ってこれらの条件を総合し、丸めの有無が判定出来る
様に検出回路を構成する。

第６図は本発明−実施例の丸め・桁上げ検出回路である
。

丸め桁上げ検出回路の動作は次の通りである。

仮数部演算回路２０のレジスタ２２１から丸め用ピッ）
Ｇ、Ｒ，Ｓ信号が丸め・桁上げ検出回路３０の論理ゲー
ト５１１，５１４．〜５１６へ供給される。

選択された丸めモードに従い、論理ゲート５１２．５１
８〜５２０のＲＺ、　ＲＮ、　ＲＭ、　ＲＰ入力端子の
一つへレベル！１　″が入力される。

符号ビット信号が指数部演算回路１゛０の排他論理和回
路１１の出力部から丸め・桁上げ検出回路３０の論理ゲ
ー）５１９．５２０へ供給される。

符号ヒツト信号は符号がプラスの時“０”レベル、マイ
ナスのとき″１″レベルである。

レジスタ２２１内の演算結果に桁上がりがある時、論理
ゲート５２２へ桁上がり信号が供給される。

乗算器２１１にキャリが生じると、この信号は論理ゲー
ト５２３〜５２５へ与えられる。

丸め桁上げ検出回路３０は論理ゲート５２３から指数部
演算回路１０のセレクタ１５１へ出力信号を与える。

この信号は乗算器２１１における桁上がり、或いは丸め
による桁上がりによる入力信号によって生じる。

丸め桁上げ検出回路３０の論理ゲート５２４は仮数部演
算回路２０のセレクタ２９１とセレクタ２７１へ、また
論理ゲート５２５はセレクタ２７１へ出力信号を供給す
る。

第６図の丸め桁上げ検出回路において、論理ゲート５１
３から左側の回路は丸め検出回路として作用する。

例えば、ゲート５１８のＲＮ入力端子にハイレベル１１
　”を与え、丸めモードＲＮを選択した場合の動作は次
の様になる。

ゲート５１２の出力レベルは常に１　”となり、ゲート
５１３に与えれる。

ＧＲ３が１００であり仮数部のＬＳＢが１である場合、
ゲート５１５はレベル″ｌ　”の出力を発生し、これは
ゲー）５１７．５１８．５２１を介してゲート５１３に
供給され、ゲート５１３の出力はハイレベル“ｌ　”と
なり、丸めのあることを示す。

この場合、ＬＳＢがＯであると、ゲート５１５の出カハ
レヘル“０”となり、その結果ゲート右３の出力はロー
レベル“０″となり、丸めのないことを示す。

次に、ＧＲ３が１０１．１１０．１１１　’ｉ’アッた
とす゛ると、ゲート５１６からレベル″１　″の信号が
ゲート５１７．５１８．５２１を介しゲート５１３に与
えられ、その出力はハイレベル“１　″となり、この場
合にも丸めのあることを示す。

更に、ＧＲ３が０００〜０１１になった場合、今度は５
１３の出力がローレベル“０”となり、丸めのないこと
を示す。

ゲート５１３の出力部から右側部分は桁上げ判定回路部
分である。

この部分の動作は次の通りである。

仮数部演算回路２０の乗算器２１１に桁上げがありキャ
リーが発生すると、これは丸め・桁上げ検出回路３０の
ゲート５２３に供給される。

ゲート５２３は指数部演算回路１０のセレクタ１５１へ
桁上げ信号を送り、加算器１４１によって指数部に１を
加える。

また、丸め検出部での判定の結果に丸めがある場合、ゲ
ート５１３はハイレベルの出力を生じ、この出力がゲー
ト５２２へ供給される。

ゲート５２２へは仮数演算回路２０のレジスタ２２１か
ら仮数が入力される。丸め信号がゲート５１３へ与えら
れてい時、ゲート５２２は仮数部が全ビット“１′″で
あるか否かを判定する。

全ピントが“１　”である場合、論理積ゲート５２２は
ハイレベルの出力を生じ、ゲート５２３を介し指数部演
算回路１０のセレクタ１５１へ、丸めによる桁上信号を
供給する。

ゲート５１３の丸め判定出力信号はゲート５２４を介し
仮数部演算回路２０のセレクタ２９１及び２７１へ、ゲ
ート５２５を介し仮数部演算回路２０のセレクタ２７１
へ接続される。

丸めがあり桁上げが無い場合、ゲート５２４が開きハイ
レベルの出力がセレクタ２９１と２７１へ供給され、セ
レクタ２９１にてデータが選択されて加算器２４１へ供
給される。が加算器２４は＋１を加算して、正規化を行
なう、この加算結果はセレクタ２７１を介し仮数部演算
回路２０の出力レジスタ２８１へ供給され記憶される。

丸めがなく桁上げがある場合、ゲート５２５が開きハイ
レベルの出力が仮数部演算回路２０のセレクタ２７１へ
供給され、セレクタ２７１　はシフタ２３１を通過する
データを選択して仮数部演算回路２０のレジスタ２８１
へ供給記憶させる。

第７図は本発明の一実施例における演算流れ図である。

演算の開始０により、仮数部乗算と指数部加算が０にて
行われる。丸めと桁上げの有無が検出回路３０にて行わ
れ、無しの場合は演算は■にて終了する。

また、有りの場合は指数部のインクレメントと仮数部の
演算が［相］にて行われ、演算の完了にて終了■となる
。

〔発明の効果〕

以上述べた様に本発明によれば、桁上げ及び丸めのない
演算結果については直ちに出力部レジスタにその結果が
得られ、また桁上げ及び丸めの場合にのみ必要な演算を
行うことが出来、この際桁上げの判定は一回で済ますこ
とが可能となり演算速度を高速化、処理を迅速化する等
その作用効果は極めて大きい。

【図面の簡単な説明】

第１図は本発明の原理図、 第２図は本発明一実施例の浮動小数点乗算装置のブロッ
ク回路図、 第３図は丸め桁上がりのある仮数部のパターン図、 第４図は丸め用ビット配列図、 第５図は各丸めモードにおける丸めの図、第６図は本発
明一実施例の丸め桁上げ検出回路図、 第７図は本発明一実施例における演算流れ図、第８図は
従来例の浮動小数点乗算装置のブロック回路図、 第９図は従来の浮動小数点乗算演算流れ図である。 図において、 ｌ、１０は指数部演算回路、 ２．２０は仮数部演算回路、 １１は排他的論理和回路、 １２．１Ｂ、２２．２５．２８、願書１８１　、２２１
．２８１はレジスタ、 １３．１４．１６．２４．１３１．１４１．２４１は加
算器、１５．１７．２７．１５１．２７１．２９１はセ
レクタ、２１、２１１は乗算器、 ２３．２６．２３１はシフタ、 ３０は丸め・桁上げ検出回路である。 第　　１　　図 第　　　２　　　図 丸め用ビット配列図 第　　４　　図 各丸めモードにおける丸めの図 第　　５　　図 第　　６ＦｙＪ 第　　　７　　図 従来例の浮動小数点乗算装置のブロック回路図第　　　
８　　　図 第　　９　　図

Claims (1)

【特許請求の範囲】
1. 指数部演算回路（１０）、仮数部演算回路（２０）並び
   に丸め・桁上げ検出回路（３０）を備え、該丸め・桁上
   げ検出回路（３０）は、正規化浮動小数点乗算にて該指
   数部演算回路（１０）から得られる符号ビットと、該仮
   数部演算回路（２０）から得られる桁上がり信号と乗算
   結果値から得られる丸めビットとが入力され、該検出回
   路（３０）は仮数部の桁上がり信号により指数部演算回
   路（１０）へ桁上げ演算信号を出力し、また乗算器（２
   １１）、該桁上がり信号によって該乗算器出力の右シフ
   トを行うシフタ（２３１）、該シフタ又は乗算器出力を
   セレクトする第１のセレクタ（２９１）、該第１のセレ
   クタ出力に１を加算する＋１加算器（２４１）と該乗算
   器出力、＋１加算器出力、或いはシフタ出力のいずれか
   を選択するための第２のセレクタ（２７１）を備える仮
   数部演算回路（２０）の第１、第２のセレクタへ選択信
   号を出力し、該乗算器（２１１）による仮数部乗算結果
   の値、該乗算結果の値を右シフトした値、乗算器（２１
   １）の乗算結果値若しくは乗算結果値を右シフトした値
   を＋１加算器（２４１）にて正規化した値を該第２のセ
   レクタ（２７１）から選択的に出力させる様に構成して
   なることを特徴とする浮動小数点乗算装置。