JP2002132494A - 絶対値累積加減算回路 - Google Patents
絶対値累積加減算回路Info
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- JP2002132494A JP2002132494A JP2000327715A JP2000327715A JP2002132494A JP 2002132494 A JP2002132494 A JP 2002132494A JP 2000327715 A JP2000327715 A JP 2000327715A JP 2000327715 A JP2000327715 A JP 2000327715A JP 2002132494 A JP2002132494 A JP 2002132494A
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Abstract
(57)【要約】
【課題】 小さな回路規模で高速に絶対値の累積加減算
を実行することを可能とする絶対値累積加減算回路を提
供する。 【解決手段】 絶対値加減算回路は、２の補数で表現さ
れた２つのデータの加減算を行う加減算器と、前記２つ
のデータを加算するか減算するかの選択を制御する制御
信号を生成して前記加減算器へ出力する加減算器制御装
置と、前記加減算器の演算結果を格納するとともに前記
加減算器に供給するレジスタと、を備える。
を実行することを可能とする絶対値累積加減算回路を提
供する。 【解決手段】 絶対値加減算回路は、２の補数で表現さ
れた２つのデータの加減算を行う加減算器と、前記２つ
のデータを加算するか減算するかの選択を制御する制御
信号を生成して前記加減算器へ出力する加減算器制御装
置と、前記加減算器の演算結果を格納するとともに前記
加減算器に供給するレジスタと、を備える。
Description
【０００１】
【発明の属する技術分野】本発明は、音声データのエネ
ルギー計算などに使用される絶対値累積加算器に関する
ものであり、特に、マイクロプロセッサ、ディジタルシ
グナルプロセッサ等の演算処理装置などに使用される。
ルギー計算などに使用される絶対値累積加算器に関する
ものであり、特に、マイクロプロセッサ、ディジタルシ
グナルプロセッサ等の演算処理装置などに使用される。
【０００２】
【従来の技術】図３に示す従来の絶対値累積加減算回路
は、入力データＡの絶対値とレジスタ９４に格納された
累積データＢとの累積加減算を行う回路である。この回
路では先に入力データＡの絶対値を計算し、その後累積
データＢとの加減算を行う。
は、入力データＡの絶対値とレジスタ９４に格納された
累積データＢとの累積加減算を行う回路である。この回
路では先に入力データＡの絶対値を計算し、その後累積
データＢとの加減算を行う。
【０００３】まず、入力データＡの絶対値を計算するた
め、入力データＡとその最上位ビットｍの値を反転回路
９１に入力し、最上位ビットｍの値を用いてデータＡ’
を生成し、その出力をインクリメンタ９２に入力するこ
とで、入力データＡの絶対値データＡ’’を計算する。
ここまでの動作を以下に詳細に説明する。
め、入力データＡとその最上位ビットｍの値を反転回路
９１に入力し、最上位ビットｍの値を用いてデータＡ’
を生成し、その出力をインクリメンタ９２に入力するこ
とで、入力データＡの絶対値データＡ’’を計算する。
ここまでの動作を以下に詳細に説明する。
【０００４】図３における反転回路９１は、図４に示さ
れるビット反転器９５１〜９５ｍによって構成されてお
り、入力データＡの値が負であるとき、入力データＡの
最上位ビットｍが１であるので、入力データＡの第１ビ
ット〜第ｍビットの値であるＡ１〜Ａｍをすべて反転し
てビット出力Ａ１’〜Ａｍ’として出力し、データＡ’
を生成する。また、入力データＡの値が正のとき、入力
データＡの最上位ビットｍが０であるので、入力データ
Ａの第１ビット〜第ｍビットの値であるＡ１〜Ａｍの値
をそのままビット出力Ａ１’〜Ａｍ’として出力し、デ
ータＡの１の補数であるデータＡ’を生成するものであ
る。
れるビット反転器９５１〜９５ｍによって構成されてお
り、入力データＡの値が負であるとき、入力データＡの
最上位ビットｍが１であるので、入力データＡの第１ビ
ット〜第ｍビットの値であるＡ１〜Ａｍをすべて反転し
てビット出力Ａ１’〜Ａｍ’として出力し、データＡ’
を生成する。また、入力データＡの値が正のとき、入力
データＡの最上位ビットｍが０であるので、入力データ
Ａの第１ビット〜第ｍビットの値であるＡ１〜Ａｍの値
をそのままビット出力Ａ１’〜Ａｍ’として出力し、デ
ータＡの１の補数であるデータＡ’を生成するものであ
る。
【０００５】反転回路９１から出力されたデータＡ’と
入力データＡの最上位ビットｍが、図３に示されるイン
クリメンタ９２に入力されて、データＡ’と入力データ
Ａの最上位ビットｍとの演算が実行されることで、もと
の入力データＡの絶対値データＡ’’が生成される。イ
ンクリメンタ９２は、図５のブロック図に示される半加
算器９６１〜９６ｍによって実現できる。ここで、半加
算器９６１〜９６ｍは、入力データＡが負の数である場
合は、Ａの最上位ビットｍが１であるので、反転回路９
１を通過したデータＡ’の最下位ビットに１を加算す
る、すなわち演算Ａ’＋ｍを実行して絶対値データ
Ａ’’を出力する。また、入力データＡが正の数である
場合は、Ａの最上位ビットｍが０であるので、演算Ａ’
＋ｍを実行することで、データＡ’をそのまま絶対値デ
ータＡ’’として出力するものである。これは、データ
Ａの１の補数であるデータＡ’に、データＡの値の正負
によりデータＡ’に１を足しているものであり、以上の
入力データＡから絶対値データＡ’’を計算する動作
は、入力データＡの２の補数を出力しているものであ
る。
入力データＡの最上位ビットｍが、図３に示されるイン
クリメンタ９２に入力されて、データＡ’と入力データ
Ａの最上位ビットｍとの演算が実行されることで、もと
の入力データＡの絶対値データＡ’’が生成される。イ
ンクリメンタ９２は、図５のブロック図に示される半加
算器９６１〜９６ｍによって実現できる。ここで、半加
算器９６１〜９６ｍは、入力データＡが負の数である場
合は、Ａの最上位ビットｍが１であるので、反転回路９
１を通過したデータＡ’の最下位ビットに１を加算す
る、すなわち演算Ａ’＋ｍを実行して絶対値データ
Ａ’’を出力する。また、入力データＡが正の数である
場合は、Ａの最上位ビットｍが０であるので、演算Ａ’
＋ｍを実行することで、データＡ’をそのまま絶対値デ
ータＡ’’として出力するものである。これは、データ
Ａの１の補数であるデータＡ’に、データＡの値の正負
によりデータＡ’に１を足しているものであり、以上の
入力データＡから絶対値データＡ’’を計算する動作
は、入力データＡの２の補数を出力しているものであ
る。
【０００６】絶対値データＡ’’とレジスタ９４に格納
された累積データＢを加減算器９３に入力することによ
り加減算する。加減算制御信号OPが加算の場合はＢ＋
Ａ’’を実行し、加減算制御信号ＯＰが減算の場合はＢ
−Ａ’’を実行して、演算結果を演算データＣとして生
成する。演算データＣをレジスタ９４に格納し、次の演
算サイクルの累積データＢとして使用することにより、
入力データＡの絶対値累積加算を実行する。
された累積データＢを加減算器９３に入力することによ
り加減算する。加減算制御信号OPが加算の場合はＢ＋
Ａ’’を実行し、加減算制御信号ＯＰが減算の場合はＢ
−Ａ’’を実行して、演算結果を演算データＣとして生
成する。演算データＣをレジスタ９４に格納し、次の演
算サイクルの累積データＢとして使用することにより、
入力データＡの絶対値累積加算を実行する。
【０００７】
【発明が解決しようとする課題】しかしながら、上記に
示したように従来の絶対値累積加減算回路においては、
入力データの絶対値を計算するための反転回路９１とイ
ンクリメンタ９２が必要であるため、回路規模が大きく
なるという問題があった。また、加減算器９３で加減算
を実行する前に反転回路９１とインクリメンタ９２によ
る演算が必要があるため全体として長い計算時間を必要
とする問題があった。
示したように従来の絶対値累積加減算回路においては、
入力データの絶対値を計算するための反転回路９１とイ
ンクリメンタ９２が必要であるため、回路規模が大きく
なるという問題があった。また、加減算器９３で加減算
を実行する前に反転回路９１とインクリメンタ９２によ
る演算が必要があるため全体として長い計算時間を必要
とする問題があった。
【０００８】本発明は、上記の問題を鑑みてなされたも
ので、その目的は、小さい回路規模で高速に絶対値の累
積加減算を実行することを可能とする高性能な絶対値累
積加減算回路を提供することにある。
ので、その目的は、小さい回路規模で高速に絶対値の累
積加減算を実行することを可能とする高性能な絶対値累
積加減算回路を提供することにある。
【０００９】
【課題を解決するための手段】上記目的を達成するため
に本発明の絶対値加減算回路は、２の補数で表現された
２つのデータの加減算を行う加減算器と、前記２つの入
力データを加算するか減算するかの選択を制御する制御
信号を生成して前記加減算器へ出力する加減算器制御装
置と、前記加減算器の演算結果を格納するとともに格納
した累積データを前記加減算器に供給するレジスタと、
を備えることを特徴とする。
に本発明の絶対値加減算回路は、２の補数で表現された
２つのデータの加減算を行う加減算器と、前記２つの入
力データを加算するか減算するかの選択を制御する制御
信号を生成して前記加減算器へ出力する加減算器制御装
置と、前記加減算器の演算結果を格納するとともに格納
した累積データを前記加減算器に供給するレジスタと、
を備えることを特徴とする。
【００１０】
【発明の実施の形態】以下、本発明の実施の形態を図示
例と共に説明する。
例と共に説明する。
【００１１】本発明における絶対値加減算回路の基本構
成を、図１に基づいて以下に説明する。
成を、図１に基づいて以下に説明する。
【００１２】絶対値加減算回路は、入力データＡと累積
データＢの演算を指定する加減算制御信号ＯＰと入力デ
ータＡの最上位ビットｍの値を入力とし加減算器１に実
際の演算を指定する制御信号ＯＰ’を出力する加減算器
制御装置２と、制御信号ＯＰ’の演算指定により入力デ
ータＡと累積データＢを演算する加減算器１と、加減算
器１から出力される演算データＣを保持するとともに、
次回の演算に使用される累積データＢとして加減算器１
に出力するレジスタ３と、を備えてなるものである。
データＢの演算を指定する加減算制御信号ＯＰと入力デ
ータＡの最上位ビットｍの値を入力とし加減算器１に実
際の演算を指定する制御信号ＯＰ’を出力する加減算器
制御装置２と、制御信号ＯＰ’の演算指定により入力デ
ータＡと累積データＢを演算する加減算器１と、加減算
器１から出力される演算データＣを保持するとともに、
次回の演算に使用される累積データＢとして加減算器１
に出力するレジスタ３と、を備えてなるものである。
【００１３】次に、本実施の形態における絶対値加減算
回路の動作について説明する。
回路の動作について説明する。
【００１４】入力データＡの正負により、加減算器制御
装置２に入力される加減算制御信号ＯＰと、加減算器１
に入力される制御信号ＯＰ’の値を変化させることで入
力データの累積的な絶対値加減算を行うものである。
装置２に入力される加減算制御信号ＯＰと、加減算器１
に入力される制御信号ＯＰ’の値を変化させることで入
力データの累積的な絶対値加減算を行うものである。
【００１５】入力データＡが負の数である場合で、加減
算器制御装置２に入力される加減算制御信号ＯＰが加算
であるとき、加減算器制御装置は加減算器へ出力する制
御信号ＯＰ’を減算とすることで、加減算器によって、
Ｃ＝Ｂ−Ａを実行する。入力データＡは負の数なので、
｜Ａ｜＝−Ａであり、前記の式は、Ｃ=Ｂ＋（−Ａ）=Ｂ
＋｜Ａ｜となり、入力データＡの絶対値の累積的な加算
を実行することになる。
算器制御装置２に入力される加減算制御信号ＯＰが加算
であるとき、加減算器制御装置は加減算器へ出力する制
御信号ＯＰ’を減算とすることで、加減算器によって、
Ｃ＝Ｂ−Ａを実行する。入力データＡは負の数なので、
｜Ａ｜＝−Ａであり、前記の式は、Ｃ=Ｂ＋（−Ａ）=Ｂ
＋｜Ａ｜となり、入力データＡの絶対値の累積的な加算
を実行することになる。
【００１６】また、加減算器制御装置２に入力される加
減算制御信号ＯＰが減算であるとき、加減算器制御装置
に入力される加減算制御信号ＯＰが減算であるとき、加
減算制御装置は加減算器へ出力する制御信号ＯＰ’を加
算とすることで、加減算器によりＣ＝Ｂ＋Ａを実行す
る。入力データＡは負の数なので、｜Ａ｜＝−Ａであ
り、前記の式は、Ｃ＝Ｂ−（−Ａ）＝Ｂ−｜Ａ｜という
演算にすることができる。これにより入力データＡの絶
対値の累積的な減算を実行することになる。
減算制御信号ＯＰが減算であるとき、加減算器制御装置
に入力される加減算制御信号ＯＰが減算であるとき、加
減算制御装置は加減算器へ出力する制御信号ＯＰ’を加
算とすることで、加減算器によりＣ＝Ｂ＋Ａを実行す
る。入力データＡは負の数なので、｜Ａ｜＝−Ａであ
り、前記の式は、Ｃ＝Ｂ−（−Ａ）＝Ｂ−｜Ａ｜という
演算にすることができる。これにより入力データＡの絶
対値の累積的な減算を実行することになる。
【００１７】また、入力データＡが正の数である場合
で、加減算器制御装置２に入力される加減算制御信号Ｏ
Ｐが加算であるとき、加減算器制御装置は加減算器へ出
力する制御信号ＯＰ’をそのまま加算とすることで、加
減算器により、Ｃ＝Ｂ＋Ａという演算を実行する。入力
データＡは正の数なので、｜Ａ｜＝Ａであり、前記の式
は、Ｃ＝Ｂ＋｜Ａ｜という演算になり、入力データＡの
絶対値の累積的な加算を実行できる。
で、加減算器制御装置２に入力される加減算制御信号Ｏ
Ｐが加算であるとき、加減算器制御装置は加減算器へ出
力する制御信号ＯＰ’をそのまま加算とすることで、加
減算器により、Ｃ＝Ｂ＋Ａという演算を実行する。入力
データＡは正の数なので、｜Ａ｜＝Ａであり、前記の式
は、Ｃ＝Ｂ＋｜Ａ｜という演算になり、入力データＡの
絶対値の累積的な加算を実行できる。
【００１８】また、加減算器制御装置２に入力される加
減算制御信号ＯＰが減算であるとき、加減算器制御装置
は加減算器へ出力する制御信号ＯＰ’を加算とすること
で、加減算器により、Ｃ=Ｂ−Ａという演算を実行す
る。入力データＡは正の数なので、｜Ａ｜＝Ａであり、
前記の式は、Ｃ＝Ｂ−｜Ａ｜という演算になり、入力デ
ータＡの絶対値の累積的な減算を実行できる。
減算制御信号ＯＰが減算であるとき、加減算器制御装置
は加減算器へ出力する制御信号ＯＰ’を加算とすること
で、加減算器により、Ｃ=Ｂ−Ａという演算を実行す
る。入力データＡは正の数なので、｜Ａ｜＝Ａであり、
前記の式は、Ｃ＝Ｂ−｜Ａ｜という演算になり、入力デ
ータＡの絶対値の累積的な減算を実行できる。
【００１９】次に、本発明に係わる絶対値加減算回路の
一実施形態として、加減算器制御装置２として排他的論
理和演算器５を用いた場合の４−ｂｉｔ加減算の動作に
ついて図２に基づいて説明する。
一実施形態として、加減算器制御装置２として排他的論
理和演算器５を用いた場合の４−ｂｉｔ加減算の動作に
ついて図２に基づいて説明する。
【００２０】排他的論理和演算器５は、４−ｂｉｔ入力
データが負の数、すなわちデータＡの最上位ビットｍが
１のときには、１−ｂｉｔ加減算制御信号ＯＰをビット
反転し、すなわち１−ｂｉｔ加減算制御信号ＯＰが１で
あれば０に、逆に０であれば１にして１−ｂｉｔ制御信
号ＯＰ’として４−ｂｉｔ加減算器４に出力する。ま
た、４−ｂｉｔ入力データＡが正の数、すなわちデータ
Ａの最上位ビットｍが０のときには、１−ｂｉｔ加減算
制御信号ＯＰをそのまま、すなわち１−ｂｉｔ加減算制
御信号ＯＰが１であれば１、逆に０であれば０の１−ｂ
ｉｔ制御信号ＯＰ’として４−ｂｉｔ加減算器４に出力
する。
データが負の数、すなわちデータＡの最上位ビットｍが
１のときには、１−ｂｉｔ加減算制御信号ＯＰをビット
反転し、すなわち１−ｂｉｔ加減算制御信号ＯＰが１で
あれば０に、逆に０であれば１にして１−ｂｉｔ制御信
号ＯＰ’として４−ｂｉｔ加減算器４に出力する。ま
た、４−ｂｉｔ入力データＡが正の数、すなわちデータ
Ａの最上位ビットｍが０のときには、１−ｂｉｔ加減算
制御信号ＯＰをそのまま、すなわち１−ｂｉｔ加減算制
御信号ＯＰが１であれば１、逆に０であれば０の１−ｂ
ｉｔ制御信号ＯＰ’として４−ｂｉｔ加減算器４に出力
する。
【００２１】排他的論理和演算器５の出力である１−ｂ
ｉｔ制御信号ＯＰ’を入力した４−ｂｉｔ加減算器４
は、１−ｂｉｔ制御信号ＯＰ’が０の場合には、４−ｂ
ｉｔレジスタ６に格納された累積データＢと入力データ
Ａとの加算Ｂ＋Ａを実行して、演算データＣを４−ｂｉ
ｔレジスタ６に出力する。また、１−ｂｉｔ制御信号Ｏ
Ｐ’が１の場合には、４−ｂｉｔレジスタ６に格納され
た累積データＢと入力データＡとの減算Ｂ−Ａを実行し
て演算データＣを４−ｂｉｔレジスタ６に出力する。
ｉｔ制御信号ＯＰ’を入力した４−ｂｉｔ加減算器４
は、１−ｂｉｔ制御信号ＯＰ’が０の場合には、４−ｂ
ｉｔレジスタ６に格納された累積データＢと入力データ
Ａとの加算Ｂ＋Ａを実行して、演算データＣを４−ｂｉ
ｔレジスタ６に出力する。また、１−ｂｉｔ制御信号Ｏ
Ｐ’が１の場合には、４−ｂｉｔレジスタ６に格納され
た累積データＢと入力データＡとの減算Ｂ−Ａを実行し
て演算データＣを４−ｂｉｔレジスタ６に出力する。
【００２２】４−ｂｉｔレジスタ６は、４−ｂｉｔ加減
算器４の演算データＣを格納するとともに、格納されて
いる累積データを４−ｂｉｔ加減算器４のオペランドの
累積データＢとして出力する。
算器４の演算データＣを格納するとともに、格納されて
いる累積データを４−ｂｉｔ加減算器４のオペランドの
累積データＢとして出力する。
【００２３】これにより、入力データＡが負の数であれ
ば、加減算制御信号ＯＰの演算操作を反転して実行し、
正の数であれば、加減算制御信号ＯＰの演算操作をその
まま実行することで、絶対値の累積的な加減算が可能と
なる。
ば、加減算制御信号ＯＰの演算操作を反転して実行し、
正の数であれば、加減算制御信号ＯＰの演算操作をその
まま実行することで、絶対値の累積的な加減算が可能と
なる。
【００２４】以上のことから加減算器制御装置２は、４
−ｂｉｔ加減算で用いられた排他的論理和演算器５のよ
うに非常に単純な回路で構成できるものであり、また、
加減算器制御装置２以外には、加減算器１とレジスタ３
を備えるだけで絶対値累積加減算回路を実現できるもの
であるので、回路規模全体を小さくすることができる。
さらに、加減算器制御装置２は単純な機能をもつもので
あるので、演算も高速に行え、絶対値累積加減算回路全
体での演算時間の短縮も図ることができる。
−ｂｉｔ加減算で用いられた排他的論理和演算器５のよ
うに非常に単純な回路で構成できるものであり、また、
加減算器制御装置２以外には、加減算器１とレジスタ３
を備えるだけで絶対値累積加減算回路を実現できるもの
であるので、回路規模全体を小さくすることができる。
さらに、加減算器制御装置２は単純な機能をもつもので
あるので、演算も高速に行え、絶対値累積加減算回路全
体での演算時間の短縮も図ることができる。
【００２５】
【発明の効果】本発明の絶対値累積加減算回路によれ
ば、小さい回路規模で高速に絶対値の累積加減算を実行
する絶対値累積加減算回路を提供することができる。
ば、小さい回路規模で高速に絶対値の累積加減算を実行
する絶対値累積加減算回路を提供することができる。
【図１】本発明に係わる一実施の形態における絶対値加
減算回路の基本構成を示す図である
減算回路の基本構成を示す図である
【図２】上記絶対値加減算回路の一実施の形態を示す図
である
である
【図３】従来の絶対値加減算回路を示す図である
【図４】上記絶対値加減算回路における反転回路の構成
を示す図である
を示す図である
【図５】上記絶対値加減算回路におけるインクリメンタ
の構成を示す図である
の構成を示す図である
１ 加減算器 ２ 加減算器制御装置 ３ レジスタ ４ ４−ｂｉｔ加減算器 ５ 排他的論理和演算器 ６ ４−ｂｉｔレジスタ ９１ 反転回路 ９２ インクリメンタ ９３ 加減算器 ９４ レジスタ ９５１〜９５ｍ ビット反転器 ９６１〜９６ｍ 半加算器
Claims (1)
- 【請求項１】２の補数で表現されたデータを演算する演
算装置において、前記データの加減算を行う加減算器
と、前記データを加算するか減算するかの選択を制御す
る制御信号を生成して前記加減算器へ出力する加減算器
制御装置と、前記加減算器の演算結果を格納するととも
に前記加減算器に供給するレジスタと、を備えてなるこ
とを特徴とする絶対値累積加減算回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000327715A JP2002132494A (ja) | 2000-10-26 | 2000-10-26 | 絶対値累積加減算回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000327715A JP2002132494A (ja) | 2000-10-26 | 2000-10-26 | 絶対値累積加減算回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002132494A true JP2002132494A (ja) | 2002-05-10 |
Family
ID=18804684
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000327715A Pending JP2002132494A (ja) | 2000-10-26 | 2000-10-26 | 絶対値累積加減算回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2002132494A (ja) |
-
2000
- 2000-10-26 JP JP2000327715A patent/JP2002132494A/ja active Pending
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