JPH04180125A - 加算器 - Google Patents
加算器Info
- Publication number
- JPH04180125A JPH04180125A JP30920990A JP30920990A JPH04180125A JP H04180125 A JPH04180125 A JP H04180125A JP 30920990 A JP30920990 A JP 30920990A JP 30920990 A JP30920990 A JP 30920990A JP H04180125 A JPH04180125 A JP H04180125A
- Authority
- JP
- Japan
- Prior art keywords
- digit
- signal
- carry
- sign
- intermediate sum
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000002131 composite material Substances 0.000 abstract description 10
- 238000007792 addition Methods 0.000 description 12
- 238000010586 diagram Methods 0.000 description 7
- 230000000694 effects Effects 0.000 description 2
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
特に冗長２進数（符合付きディジット数）の加算器に関
し、 回路構成を工夫することにより、トランジスタ数を削減
するとともに信号遅延を少なくすることを目的とし、 加数、被加数、桁上げ入力、桁上げ出力および加算結果
を符号付きディジット数で表現する加算器において、第
１桁の加数と被加数から第１の中間和を求め、該第１の
中間和の絶対値に等しい絶対値をもつ第２の中間和を発
生し、通常は、第１の中間和の符号をそのまま第２の中
間和の符号とする一方、所定条件の成立時には、前記第
１の中間和の符号を反転して第２の中間和の符号とする
とともに、前記第１の中間和を第ｉ ＋ １桁への桁上
げ出力として発生し、第１の中間和が＋１または−１で
、その符号が予想される桁上げ入力の符号と一致する場
合を前記所定条件とするために、第１の中間和が＋１ま
たは−１の場合と０の場合で桁上げ出力の発生経路を選
択することを特徴とし、 または、各桁が符号と絶対値で表現される符号付きディ
ジット数（冗長２進数）の加算を行う加算器において、
加数および被加数の各ディジットの加算によって発生す
る桁上げを示すための第１の信号（Ｓｉ）を生成する手
段と、前記各ディジットの符号から予想される上位桁へ
の桁上げ符号を示す第２の信号（Ｃｉｓ’）を生成する
手段と、前記各ディジットを加算した中間和の絶対値を
示す信号（Ｒ８）を生成する手段と、前記中間和の絶対
値を示す信号に基づいて、前記第１の信号または下位桁
からの前記第２の信号（Ｃｉ−１ｓ）の一方を選択し、
上位桁への桁上げを示す第３の信号（Ｃｉｓ）を生成す
る手段と、を備え、下位桁からの前記第２の信号（Ｃ＝
−＋Ｓ）と前記第３の信号（Ｃｔ−＋ａ）とにより表現
される桁上げと、前記中間和との加算によって桁上げ伝
播のない冗長２進加算を行うことを特徴とする。
し、 回路構成を工夫することにより、トランジスタ数を削減
するとともに信号遅延を少なくすることを目的とし、 加数、被加数、桁上げ入力、桁上げ出力および加算結果
を符号付きディジット数で表現する加算器において、第
１桁の加数と被加数から第１の中間和を求め、該第１の
中間和の絶対値に等しい絶対値をもつ第２の中間和を発
生し、通常は、第１の中間和の符号をそのまま第２の中
間和の符号とする一方、所定条件の成立時には、前記第
１の中間和の符号を反転して第２の中間和の符号とする
とともに、前記第１の中間和を第ｉ ＋ １桁への桁上
げ出力として発生し、第１の中間和が＋１または−１で
、その符号が予想される桁上げ入力の符号と一致する場
合を前記所定条件とするために、第１の中間和が＋１ま
たは−１の場合と０の場合で桁上げ出力の発生経路を選
択することを特徴とし、 または、各桁が符号と絶対値で表現される符号付きディ
ジット数（冗長２進数）の加算を行う加算器において、
加数および被加数の各ディジットの加算によって発生す
る桁上げを示すための第１の信号（Ｓｉ）を生成する手
段と、前記各ディジットの符号から予想される上位桁へ
の桁上げ符号を示す第２の信号（Ｃｉｓ’）を生成する
手段と、前記各ディジットを加算した中間和の絶対値を
示す信号（Ｒ８）を生成する手段と、前記中間和の絶対
値を示す信号に基づいて、前記第１の信号または下位桁
からの前記第２の信号（Ｃｉ−１ｓ）の一方を選択し、
上位桁への桁上げを示す第３の信号（Ｃｉｓ）を生成す
る手段と、を備え、下位桁からの前記第２の信号（Ｃ＝
−＋Ｓ）と前記第３の信号（Ｃｔ−＋ａ）とにより表現
される桁上げと、前記中間和との加算によって桁上げ伝
播のない冗長２進加算を行うことを特徴とする。
本発明は、加算器、特に冗長２進数（符合付きディジッ
ト数）の加算器に関する。
ト数）の加算器に関する。
乗算など各種の算術演算の基本は加算処理であることか
ら一般に、ＤＳＰ（ディジタル・シグナル・プロセッサ
）やＭＰＵ （マイクロ・プロセッサ）などの演算装置
には加算器が備えられる。
ら一般に、ＤＳＰ（ディジタル・シグナル・プロセッサ
）やＭＰＵ （マイクロ・プロセッサ）などの演算装置
には加算器が備えられる。
ＤＳＰやＭＰＵを含むシステム全体の性能は、加算器の
演算速度に左右され、例えば、ＤＳＰを用いる音データ
処理のシステムでは、音データの加工時間（ＤＳＰの演
算時間）が長びくと、システム全体のリアルタイム（実
時間）性能が低下する。
演算速度に左右され、例えば、ＤＳＰを用いる音データ
処理のシステムでは、音データの加工時間（ＤＳＰの演
算時間）が長びくと、システム全体のリアルタイム（実
時間）性能が低下する。
〔従来の技術］
高速演算型の加算器として冗長２進数の加算器が知られ
ている（例えば特開昭６３−１９７２２７号公報参照）
。
ている（例えば特開昭６３−１９７２２７号公報参照）
。
ここで、冗長２進数は、通常の２進数がｌかＯの２つの
値しか取り得ないのに対して、−１，０または＋１の３
つの値を取り得る表記法であり、符合付きディジット数
とも呼ばれる。
値しか取り得ないのに対して、−１，０または＋１の３
つの値を取り得る表記法であり、符合付きディジット数
とも呼ばれる。
冗長２進数の１桁は２ビツトからなり、通常は第１ビツ
トで符号を表しく０→＋符号、１→−符号）、第２ビツ
トで絶対値を表す。具体的には、ｒｏＩＪで＋１を表現
し、「１１」で−ｌを表現し、また、「００」および「
１０」でＯを表現する。
トで符号を表しく０→＋符号、１→−符号）、第２ビツ
トで絶対値を表す。具体的には、ｒｏＩＪで＋１を表現
し、「１１」で−ｌを表現し、また、「００」および「
１０」でＯを表現する。
第４図は上記公報に記載の回路構成図である。
この図において、Ｘｉｓはｉ桁目の加数の絶対値、Ｘｉ
ｓその加数の符号、ｙ８．はｉ桁目の被加数の絶対値、
ｙｉｓはその被加数の符合、Ｂ、はｉ桁目の桁上げの絶
対値、Ｐ、はその桁上げの符号、Ｂ、−１はｉ−１桁目
からのＢ；、Ｐ＝−＋はｉ−１桁目がらのＰｉ、Ｚｉａ
はｉ桁目の最終相の絶対値、Ｚ８．。
ｓその加数の符号、ｙ８．はｉ桁目の被加数の絶対値、
ｙｉｓはその被加数の符合、Ｂ、はｉ桁目の桁上げの絶
対値、Ｐ、はその桁上げの符号、Ｂ、−１はｉ−１桁目
からのＢ；、Ｐ＝−＋はｉ−１桁目がらのＰｉ、Ｚｉａ
はｉ桁目の最終相の絶対値、Ｚ８．。
は１桁目の最終相の符号であり、Ｇ１、Ｇ２は複合ゲー
ト、Ｇ４はＥＯＲゲート、Ｇｅｔ 、ＧｓはＥＮＯＲゲ
ート、Ｇ６はＩＮＶゲート、Ｃ７はＮＡＮＤゲートであ
る。
ト、Ｇ４はＥＯＲゲート、Ｇｅｔ 、ＧｓはＥＮＯＲゲ
ート、Ｇ６はＩＮＶゲート、Ｃ７はＮＡＮＤゲートであ
る。
この加算器によれば、任意の桁（例えば第１桁）からそ
の１つ上位の桁（第ｉ＋１桁）に出力される信号が２つ
の２値信号、すなわち、第１の信号Ｐ、と、第２の信号
Ｂ１とになる。
の１つ上位の桁（第ｉ＋１桁）に出力される信号が２つ
の２値信号、すなわち、第１の信号Ｐ、と、第２の信号
Ｂ１とになる。
ここで、第２の信号Ｂ、は、上記公報において次式（１
）で表されている。
）で表されている。
Ｘｉｓ’ Ｙ＝Ｓ＋ （Ｘ＝ａΦｙｉ−） Ｐ、＝−＋
・・・・・・（１）すなわち、Ｂ、は第１桁の情報を含
むとともに、１つ下位の第ｉ−１桁の情報（Ｐ、−、）
をも含む。
・・・・・・（１）すなわち、Ｂ、は第１桁の情報を含
むとともに、１つ下位の第ｉ−１桁の情報（Ｐ、−、）
をも含む。
しかしながら、かかる従来の加算器にあっては、２つの
複合ゲート（Ｇ、 、Ｇ、）、１つのＥＯＲゲート（Ｇ
、）、２つのＥＮＯＲゲート（Ｇ ３、Ｇ、）、１つの
ＩＮＶゲート（Ｇ６）および１つのＮＡＮＤゲート（Ｃ
７）を備える構成となっていたため、必要なトランジス
タ総数が４０個にもなり、また、信号遅延段数がＧ１、
Ｇ６、Ｇ２、Ｃ７の計４段にもなり、トランジスタ数の
削減や信号遅延を少なくするといった面で問題点があっ
た。
複合ゲート（Ｇ、 、Ｇ、）、１つのＥＯＲゲート（Ｇ
、）、２つのＥＮＯＲゲート（Ｇ ３、Ｇ、）、１つの
ＩＮＶゲート（Ｇ６）および１つのＮＡＮＤゲート（Ｃ
７）を備える構成となっていたため、必要なトランジス
タ総数が４０個にもなり、また、信号遅延段数がＧ１、
Ｇ６、Ｇ２、Ｃ７の計４段にもなり、トランジスタ数の
削減や信号遅延を少なくするといった面で問題点があっ
た。
本発明は、このような問題点に鑑みてなされたもので、
回路構成を工夫することにより、トランジスタ数を削減
するとともに信号遅延を少なくすることを目的としてい
る。
回路構成を工夫することにより、トランジスタ数を削減
するとともに信号遅延を少なくすることを目的としてい
る。
［課題を解決するための手段］
本発明は、上記目的を達成するために、加数、被加数、
桁上げ入力、桁上げ出力および加算結果を符号付きディ
ジット数で表現する加算器において、第１桁の加数と被
加数から第１の中間和を求め、該第１の中間和の絶対値
に等しい絶対値をもつ第２の中間和を発生し、通常は、
第１の中間和の符号をそのまま第２の中間和の符号とす
る一方、所定条件の成立時には、前記第１の中間和の符
号を反転して第２の中間和の符号とするとともに、前記
第１の中間和を第ｉ＋１桁への桁上げ出力として発生し
、第１の中間和が＋１または−１で、その符号が予想さ
れる桁上げ入力の符号と一致する場合を前記所定条件と
するために、第１の中間和が＋１または−１の場合とＯ
の場合で桁上げ出力の発生経路を選択することを特徴と
し、または、各桁が符号と絶対値で表現される符号付き
ディジット数（冗長２進数）の加算を行う加算器におい
て、加数および被加数の各ディジットの加算によって発
生する桁上げを示すための第１の信号（Ｓｉ）を生成す
る手段と、前記各ディジットの符号から予想される上位
桁への桁上げ符号を示す第２の信号（Ｃｉ，）を生成す
る手段と、前記各ディジットを加算した中間和の絶対値
を示す信号（Ｒ８）を生成する手段と、前記中間和の絶
対値を示す信号に基づいて、前記第１の信号または下位
桁からの前記第２の信号（Ｃ，ｉｓ）の一方を選択し、
上位桁への桁上げを示す第３の信号（Ｃｉｓ）を生成す
る手段と、を備え、下位桁からの前記第２の信号（Ｃ，
ｉｓ）と前記第３の信号（Ｃｉ−ｉｓ）とにより表現さ
れる桁上げと、前記中間和との加算によって桁上げ伝播
のない冗長２進加算を行うことを特徴とする。
桁上げ入力、桁上げ出力および加算結果を符号付きディ
ジット数で表現する加算器において、第１桁の加数と被
加数から第１の中間和を求め、該第１の中間和の絶対値
に等しい絶対値をもつ第２の中間和を発生し、通常は、
第１の中間和の符号をそのまま第２の中間和の符号とす
る一方、所定条件の成立時には、前記第１の中間和の符
号を反転して第２の中間和の符号とするとともに、前記
第１の中間和を第ｉ＋１桁への桁上げ出力として発生し
、第１の中間和が＋１または−１で、その符号が予想さ
れる桁上げ入力の符号と一致する場合を前記所定条件と
するために、第１の中間和が＋１または−１の場合とＯ
の場合で桁上げ出力の発生経路を選択することを特徴と
し、または、各桁が符号と絶対値で表現される符号付き
ディジット数（冗長２進数）の加算を行う加算器におい
て、加数および被加数の各ディジットの加算によって発
生する桁上げを示すための第１の信号（Ｓｉ）を生成す
る手段と、前記各ディジットの符号から予想される上位
桁への桁上げ符号を示す第２の信号（Ｃｉ，）を生成す
る手段と、前記各ディジットを加算した中間和の絶対値
を示す信号（Ｒ８）を生成する手段と、前記中間和の絶
対値を示す信号に基づいて、前記第１の信号または下位
桁からの前記第２の信号（Ｃ，ｉｓ）の一方を選択し、
上位桁への桁上げを示す第３の信号（Ｃｉｓ）を生成す
る手段と、を備え、下位桁からの前記第２の信号（Ｃ，
ｉｓ）と前記第３の信号（Ｃｉ−ｉｓ）とにより表現さ
れる桁上げと、前記中間和との加算によって桁上げ伝播
のない冗長２進加算を行うことを特徴とする。
〔作用］
本発明では、各桁が符号と絶対値で表現される符号付き
ディジット数の加算によって得られる中間和の絶対値を
示す信号に基づいて、第１の信号（Ｓｉ）または下位桁
からの第２の信号（Ｃ，ｉｓ）の一方が「選択」され、
上位桁への桁上げを示す第３の信号（Ｃｉ，）が生成さ
れる。
ディジット数の加算によって得られる中間和の絶対値を
示す信号に基づいて、第１の信号（Ｓｉ）または下位桁
からの第２の信号（Ｃ，ｉｓ）の一方が「選択」され、
上位桁への桁上げを示す第３の信号（Ｃｉ，）が生成さ
れる。
ここで、上記選択動作は、例えばＭＯＳスイッチなどの
簡単なデバイスで実現できる。
簡単なデバイスで実現できる。
したがって、トランジスタ数を削減できるとともに、か
かるＭＯＳスイッチにおける遅延はゲート１段よりも遥
かに少ないから、信号遅延を少なくすることもできる。
かるＭＯＳスイッチにおける遅延はゲート１段よりも遥
かに少ないから、信号遅延を少なくすることもできる。
また、従来の冗長２進加算器では、桁上げ出力の発生条
件が複雑であったため、桁上げ出力の発生に多数の複合
ゲートを必要としているが、本発明のように、桁上げの
発生経路を選択することにより、各々の桁上げの発生条
件を簡単にすることができる。
件が複雑であったため、桁上げ出力の発生に多数の複合
ゲートを必要としているが、本発明のように、桁上げの
発生経路を選択することにより、各々の桁上げの発生条
件を簡単にすることができる。
以下、本発明を図面に基づいて説明する。
第１図〜第３図は本発明に係る加算器の一実施例を示す
図であり、任意の１桁、例えば第１桁の構成図である。
図であり、任意の１桁、例えば第１桁の構成図である。
第１図において、１πは被加数Ｘ、の絶対値ビット（負
論理で１またはＯ）、ア−は加数ｙ、の絶対値ビット（
負論理）、Ｘｉｓは被加数Ｘ、の符号ビット（０は十符
号、１は一符号）、ｙｔｓは加数ｙ、の符号ビット、−
は和信号Ｚ、の絶対値ビット（負論理）、Ｚｉｓは和信
号Ｚ、の符号ビット、Ｃｉ Ｓは第１桁からの桁上げ出
力Ｃ１の符号ピント、Ｃｉａは第１桁からの桁上げ出力
Ｃ４の絶対値ビア）、Ｃ１−８は１つ下位桁（第ｉ−１
桁）からの上記Ｃｉ Ｓ、Ｃｉ −１１は１つ下位桁か
らの上記Ｃ８っである。
論理で１またはＯ）、ア−は加数ｙ、の絶対値ビット（
負論理）、Ｘｉｓは被加数Ｘ、の符号ビット（０は十符
号、１は一符号）、ｙｔｓは加数ｙ、の符号ビット、−
は和信号Ｚ、の絶対値ビット（負論理）、Ｚｉｓは和信
号Ｚ、の符号ビット、Ｃｉ Ｓは第１桁からの桁上げ出
力Ｃ１の符号ピント、Ｃｉａは第１桁からの桁上げ出力
Ｃ４の絶対値ビア）、Ｃ１−８は１つ下位桁（第ｉ−１
桁）からの上記Ｃｉ Ｓ、Ｃｉ −１１は１つ下位桁か
らの上記Ｃ８っである。
なお、上記のＣｉ％ｚ Ｃｉａは、第３図にも示すよう
に、２ピント分の信号で実際の桁上げ値を表わしている
。すなわち、桁上げの絶対値は、厳密には当該桁上げ値
の絶対値を言う。したがって、第３図からも明らかなよ
うに、前記絶対値ビットと称するＣ ｉｎの値と実際の
絶対値とは、Ｃｉ Ｓが正（１）のときだけ一致し、負
（０）のときには逆であるが、ここでは説明の便宜上、
Ｃ０を絶対値ビットと称するものとする。
に、２ピント分の信号で実際の桁上げ値を表わしている
。すなわち、桁上げの絶対値は、厳密には当該桁上げ値
の絶対値を言う。したがって、第３図からも明らかなよ
うに、前記絶対値ビットと称するＣ ｉｎの値と実際の
絶対値とは、Ｃｉ Ｓが正（１）のときだけ一致し、負
（０）のときには逆であるが、ここでは説明の便宜上、
Ｃ０を絶対値ビットと称するものとする。
ｙｌ、ｘｉは、ＮＯＲゲート１０、複合ゲート１１およ
びＥＮＯＲゲー目２に入力され、ＮＯＲゲート１０から
Ｃｉ ％が取り出されるとともに、複合ゲート１１から
中間桁上げＳ、が、そしてＥＮＯＲゲート１２から第１
の中間和の絶対値Ｒ４が取り出される。
びＥＮＯＲゲー目２に入力され、ＮＯＲゲート１０から
Ｃｉ ％が取り出されるとともに、複合ゲート１１から
中間桁上げＳ、が、そしてＥＮＯＲゲート１２から第１
の中間和の絶対値Ｒ４が取り出される。
Ｓ、 、Ｒ，は、ＩＮＶゲート１３および２つのＭＯＳ
スイッチ１４．１５からなるセレクタ１６に与えられ、
さらにＲ１は、ＩＮＶゲート１３．２つのＭＯＳトラン
ジスタ１７．１８および１つのＭＯＳスイッチ１９から
なるＥＮＯＲ回路２０に与えられる。
スイッチ１４．１５からなるセレクタ１６に与えられ、
さらにＲ１は、ＩＮＶゲート１３．２つのＭＯＳトラン
ジスタ１７．１８および１つのＭＯＳスイッチ１９から
なるＥＮＯＲ回路２０に与えられる。
セレクタ１６は、Ｓ、または下位桁からのＣｒ −＋
ｓの何れか一方を選択するもので、その選択動作はＲ４
の論理（ハイ論理：１、ロー論理二〇）で決められる。
ｓの何れか一方を選択するもので、その選択動作はＲ４
の論理（ハイ論理：１、ロー論理二〇）で決められる。
例えば、Ｒ１がハイ論理であればＳ、を選択し、また、
ロー論理であればＣｉ −Ｉ Ｓを選択する。選択され
た信号は何れもＣｉ ａとなり、上位桁へ出力される。
ロー論理であればＣｉ −Ｉ Ｓを選択する。選択され
た信号は何れもＣｉ ａとなり、上位桁へ出力される。
また、ＥＮＯＲ回路２０は、Ｒ，およびＣ８−８の排他
的論理和信号Ｅ、を出力する。
的論理和信号Ｅ、を出力する。
Ｅ、は、下位桁からのＣｉ −１ｍと共に、ＮＯＲゲー
ト２１および複合ゲート２２に与えられ、ＮＯＲゲート
２１からＺｉｓが、また、複合ゲート２２からＺｉｉが
取り出される。
ト２１および複合ゲート２２に与えられ、ＮＯＲゲート
２１からＺｉｓが、また、複合ゲート２２からＺｉｉが
取り出される。
第２図は第１図に示した回路の真理値表である。
この真理値表において、第１の中間和が非ゼロとなる加
数、被加数の組み合わせは、＃３．４．９．１０の各組
み合わせである。また、桁上げ伝播が発生する可能性は
、これらの組み合わせにおける第１の中間和の符号と下
位桁からの桁上げ符号とが一致する＃３と＃ｌＯである
。
数、被加数の組み合わせは、＃３．４．９．１０の各組
み合わせである。また、桁上げ伝播が発生する可能性は
、これらの組み合わせにおける第１の中間和の符号と下
位桁からの桁上げ符号とが一致する＃３と＃ｌＯである
。
本実施例では、上記＃３および＃ｌＯにおける第２の中
間和の符号を、第１の符号に対して逆符号（例えば＃３
では十符号から一符号）にすると共に、上位桁への桁上
げ（＃３のとき＋１、＃ｌＯのとき−１）を出力する。
間和の符号を、第１の符号に対して逆符号（例えば＃３
では十符号から一符号）にすると共に、上位桁への桁上
げ（＃３のとき＋１、＃ｌＯのとき−１）を出力する。
したがって、下位桁からの桁上げと第２の中間和の加算
が異符号同士の加算となり、かかる加算に伴う新たな桁
上げ発生を回避することができ、＃３および＃１０での
桁上げ伝播を断ち切ることができる。
が異符号同士の加算となり、かかる加算に伴う新たな桁
上げ発生を回避することができ、＃３および＃１０での
桁上げ伝播を断ち切ることができる。
なお、第３図は第１桁からの桁上げ値を示す図である。
本実施例では、Ｃｉ ｍとＣ＝ ａが「００」の組み合
せで−１を表現し、「１１」の組み合せで＋１を表現し
、「０１Ｊおよび「１０ｊの組み合せでＯを表現する。
せで−１を表現し、「１１」の組み合せで＋１を表現し
、「０１Ｊおよび「１０ｊの組み合せでＯを表現する。
また、第１図の構成によると、必要な素子数を少なくで
きる効果がある。すなわち、１つのＥＯＲゲートを６素
子、その他のゲートをその入力数の２倍の素子数として
カウントすると、第４図の従来構成では全部で４０素子
を必要とするのに対し、第１図の構成では全部で３８素
子とすることができ、２素子を削減することができる。
きる効果がある。すなわち、１つのＥＯＲゲートを６素
子、その他のゲートをその入力数の２倍の素子数として
カウントすると、第４図の従来構成では全部で４０素子
を必要とするのに対し、第１図の構成では全部で３８素
子とすることができ、２素子を削減することができる。
これは、特に、Ｓ、または下位桁からのＣｉ ’−Ｉ
Ｓの何れか一方を「選択」するようにしたからで、かか
る選択動作は、ＭＯ３Ｉ−ランジスタなどの簡単なデバ
イスで構成できるからである。
Ｓの何れか一方を「選択」するようにしたからで、かか
る選択動作は、ＭＯ３Ｉ−ランジスタなどの簡単なデバ
イスで構成できるからである。
しかも、ＭＯ３Ｉ−ランジスタの信号遅延は、ゲート１
段当たりの遅延量よりも遥かに少ない（０段で計算でき
る）から、回路全体の信号遅延を少なくできる効果も得
られる。
段当たりの遅延量よりも遥かに少ない（０段で計算でき
る）から、回路全体の信号遅延を少なくできる効果も得
られる。
例えば、上記の実施例においては、全体の遅延量を、Ｎ
ＯＲゲート１０の１段、セレクタ１６の０段、ＮＯＲゲ
ート２１の１段および複合ゲート２２の１段の計３段と
することができ、従来例（第４図参照）よりも、１段分
少なくすることができる。
ＯＲゲート１０の１段、セレクタ１６の０段、ＮＯＲゲ
ート２１の１段および複合ゲート２２の１段の計３段と
することができ、従来例（第４図参照）よりも、１段分
少なくすることができる。
〔発明の効果］
本発明によれば、第１の信号（Ｓｉ）または下位桁から
の第２の信号（Ｃｉ−ｉｓ）の一方を「選択」するよう
にしたので、上記選択動作を、例えばＭＯＳスイッチな
どの簡単なデバイスで実現できるようになり、トランジ
スタ数を削減できるとともに信号遅延を少なくすること
ができる。
の第２の信号（Ｃｉ−ｉｓ）の一方を「選択」するよう
にしたので、上記選択動作を、例えばＭＯＳスイッチな
どの簡単なデバイスで実現できるようになり、トランジ
スタ数を削減できるとともに信号遅延を少なくすること
ができる。
第１図〜第３図は本発明に係る加算器の一実施例を示す
図であり、 第１図はその構成図、 第２図はその真理値表を示す図、 第３図はその桁上げ値を示す図、 第４図は従来例を示すその構成図である。 １０．２１・・・・・・ＮＯＲゲート、１１．２２・・
・・・・複合ゲート、 １２・・・・・・ＥＮＯＲゲート、 １３・・・・・・ＩＮＶゲート、 １４．１５．１９・・・・・・ＭＯＳスイッチ、１６・
・・・・・セレクタ、 １７．１８・・・・・・ＭＯＳトランジスタ、２０・・
・・・・ＥＮＯＲ回路。 第３図 第４図
図であり、 第１図はその構成図、 第２図はその真理値表を示す図、 第３図はその桁上げ値を示す図、 第４図は従来例を示すその構成図である。 １０．２１・・・・・・ＮＯＲゲート、１１．２２・・
・・・・複合ゲート、 １２・・・・・・ＥＮＯＲゲート、 １３・・・・・・ＩＮＶゲート、 １４．１５．１９・・・・・・ＭＯＳスイッチ、１６・
・・・・・セレクタ、 １７．１８・・・・・・ＭＯＳトランジスタ、２０・・
・・・・ＥＮＯＲ回路。 第３図 第４図
Claims (2)
- （１）加数、被加数、桁上げ入力、桁上げ出力および加
算結果を符号付きディジット数で表現する加算器におい
て、 第ｉ桁の加数と被加数から第１の中間和を求め、 該第１の中間和の絶対値に等しい絶対値をもつ第２の中
間和を発生し、 通常は、第１の中間和の符号をそのまま第２の中間和の
符号とする一方、 所定条件の成立時には、前記第１の中間和の符号を反転
して第２の中間和の符号とするとともに、前記第１の中
間和を第ｉ＋１桁への桁上げ出力として発生し、 第１の中間和が＋１または−１で、その符号が予想され
る桁上げ入力の符号と一致する場合を前記所定条件とす
るために、第１の中間和が＋１または−１の場合と０の
場合で桁上げ出力の発生経路を選択することを特徴とす
る加算器。 - （２）各桁が符号と絶対値で表現される符号付きディジ
ット数（冗長２進数）の加算を行う加算器において、 加数および被加数の各ディジットの加算によって発生す
る桁上げを示すための第１の信号（Ｓ＿ｉ）を生成する
手段と、 前記各ディジットの符号から予想される上位桁への桁上
げ符号を示す第２の信号（Ｃ＿ｉ＿ｓ）を生成する手段
と、 前記各ディジットを加算した中間和の絶対値を示す信号
（Ｒ＿ｉ）を生成する手段と、 前記中間和の絶対値を示す信号に基づいて、前記第１の
信号または下位桁からの前記第２の信号（Ｃ＿ｉ−＿ｉ
＿ｓ）の一方を選択し、上位桁への桁上げを示す第３の
信号（Ｃ＿ｉ＿ａ）を生成する手段と、を備え、 下位桁からの前記第２の信号（Ｃ＿ｉ−＿ｉ＿ｓ）と前
記第３の信号（Ｃ＿ｉ−＿ｉ＿ａ）とにより表現される
桁上げと、前記中間和との加算によって桁上げ伝播のな
い冗長２進加算を行うことを特徴とする加算器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30920990A JPH04180125A (ja) | 1990-11-15 | 1990-11-15 | 加算器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30920990A JPH04180125A (ja) | 1990-11-15 | 1990-11-15 | 加算器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04180125A true JPH04180125A (ja) | 1992-06-26 |
Family
ID=17990242
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP30920990A Pending JPH04180125A (ja) | 1990-11-15 | 1990-11-15 | 加算器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04180125A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5432726A (en) * | 1993-06-01 | 1995-07-11 | Matsushita Electric Industrial Co., Ltd. | Arithmetic unit for quantization/inverse quantigation |
-
1990
- 1990-11-15 JP JP30920990A patent/JPH04180125A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5432726A (en) * | 1993-06-01 | 1995-07-11 | Matsushita Electric Industrial Co., Ltd. | Arithmetic unit for quantization/inverse quantigation |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2002108606A (ja) | スティッキービット生成回路及び乗算器 | |
| US5798955A (en) | High-speed division and square root calculation unit | |
| US6925480B2 (en) | Microarchitecture of an arithmetic unit | |
| JP3345894B2 (ja) | 浮動小数点乗算器 | |
| JPH0756712A (ja) | 数値計算を実行するプロセスおよびそのプロセスを実現する演算装置 | |
| JP3537378B2 (ja) | 加算器および集積回路 | |
| JP2511527B2 (ja) | 浮動小数点演算器 | |
| JPH04180125A (ja) | 加算器 | |
| JPH0464091B2 (ja) | ||
| JPS63167930A (ja) | 浮動小数点演算装置 | |
| US7444366B2 (en) | Faster shift value calculation using modified carry-lookahead adder | |
| JP2991788B2 (ja) | 復号器 | |
| JPH11126157A (ja) | 乗算方法および乗算回路 | |
| US11294630B2 (en) | Adder-subtractor circuit and method of controlling adder-subtractor circuit | |
| JP2681968B2 (ja) | 演算処理装置 | |
| JP3540807B2 (ja) | 加算器，乗算器，及び集積回路 | |
| JP3122622B2 (ja) | 除算装置 | |
| JPWO2006106576A1 (ja) | パリティ予測回路及びこれを使用した論理演算回路 | |
| JP3198795B2 (ja) | 加算器及び加算方法 | |
| US8516030B2 (en) | Carry look-ahead circuit and carry look-ahead method | |
| JPH0367328A (ja) | 浮動小数点演算装置 | |
| JPH0667852A (ja) | 除算器 | |
| JPH1115641A (ja) | 冗長２進加算器を用いた乗算装置 | |
| JPS63182740A (ja) | 除算器 | |
| KR20050102276A (ko) | 저전력 설계 덧셈기 |