JPH11312074A - Ｄｓｐ用除算処理補助回路 - Google Patents

Abstract

(57)【要約】 【課題】 従来に比べ高速で除算を実行可能なＤＳＰを
実現する。 【解決手段】 ＤＳＰ内に除算処理補助回路２４を設け
る。除算処理補助回路２４内には、並列的に動作する被
除数更新部３４と、除数更新部３６及び商発生部３８を
設ける。被除数更新部３４では、被除数Ａ及び除数Ｂの
大小関係に基づき次サイクルにて用いるべき被除数Ａを
設定し、除数更新部３６では除数Ｂを１ビット右シフト
することにより次サイクルにて用いるべき除数Ｂを設定
する。商発生部３８では、被除数Ａと除数Ｂの大小関係
に応じてラッチ部５４上のデータの最下位ビットに０又
は１を挿入することによって、商Ｃを発生させる。最初
に除数Ｂとして与えられたデータのビット数と等しいサ
イクル数で商Ｃを得ることができる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、積和演算、加減算
等を高速で実行するディジタルシグナルプロセッサ（Ｄ
ＳＰ）に関する。

【０００２】

【従来の技術及びその問題点】ＤＳＰは、大量の積和演
算や加減算を高速で行うためのプロセッサであり、その
ため、従来のＤＳＰにおいては積和演算や加減算を中心
としたアーキテクチャが採用されていた。しかしなが
ら、ディジタル信号処理の分野は近年その応用範囲が広
がっており、そのため、積和演算や加減算以外の演算、
例えば除算の処理量が増加してきていた。従来のＤＳＰ
は、積和演算や加減算を中心としたアーキテクチャであ
ったため、除算を効率的に行うのは困難であった。

【０００３】

【発明の概要】本発明の目的の１つは、従来に比べ高速
で除算を行うことができるＤＳＰを提供すること、より
具体的には比較減算、選択、シフトといった機能部材を
有する除算処理補助回路を設けることによってＤＳＰに
おける除算を高速化することにある。

【０００４】このような目的を達成すべく、本発明に係
るＤＳＰ用除算処理補助回路は、被除数Ａと除数Ｂの差
Ａ−Ｂが負である場合には被除数Ａを、逆に正である場
合には差Ａ−Ｂを、次のサイクルにおける被除数Ａに設
定する被除数更新部と、被除数更新部の動作に並行して
動作し、除数Ｂを１ビット右シフトした値を次のサイク
ルにおける除数に設定する除数更新部と、被除数更新部
及び除数更新部の動作に並行して動作し、商Ｃを１ビッ
ト左シフトした値の最下位ビットに、差Ａ−Ｂが負であ
る場合には０を、逆に正である場合には１をそれぞれ挿
入する商発生部と、を備え、最初に与えられた除数Ｂの
ビット数と等しいサイクル数だけ被除数更新部、除数更
新部及び商発生部を並行動作させおえた時点における商
Ｃをもって、最初に与えられた被除数Ａを最初に与えら
れた除数Ｂにて除したときの商として出力することを特
徴とする。さらに、本発明に係るＤＳＰは、逐次入力さ
れるデータに関し和又は差を演算する加減算器と、逐次
入力されるデータに関し積和を演算する積和演算器と、
を備えるＤＳＰであって、逐次入力されそれぞれ被除数
Ａ及び除数Ｂを与えるデータに基づき除算を行う本発明
に係るＤＳＰ用除算処理補助回路を備えることを特徴と
する。

【０００５】このように、本発明においては、被除数Ａ
と除数Ｂの間の大小関係に応じ被除数更新部により次の
サイクルにおける被除数Ａを設定し、またこれと並行し
て除数更新部により除数Ｂを１ビット右シフトすること
により次のサイクルにおける除数Ｂを設定し、さらにこ
れらに並行して商発生部により１ビットずつ商を求める
ようにしているため、最初に与えられた除数Ｂすなわち
除算を開始し始める際に与えられた除数Ｂのビット数と
等しいサイクル数だけこれら被除数更新部、除数更新部
及び商発生部を並行動作させおえた時点で、商Ｃとし
て、最初に与えられた被除数Ａを最初に与えられた除数
Ｂにて除したときの商が得られる。従って、本発明によ
れば、例えば３２ビット割る１６ビットの除算であれば
１６サイクルにて商を得ることができる。このような機
能を有する除算処理補助回路を設けることによって、Ｄ
ＳＰにおける除算の処理速度を向上させることができ
る。

【０００６】

【発明の実施の形態】以下、本発明の好適な実施形態に
関し図面に基づき説明する。

【０００７】図１に、本発明の一実施形態に係るＤＳＰ
の機能構成を示す。この図に示すＤＳＰには入力用にデ
ータバス１０、１２、１４及び１６が接続されている。
また、この図のＤＳＰは、加減算器１８、積和器２０、
シフト演算器２２及び除算処理補助回路２４を内蔵して
おり、これらは、データバス１０及び１２から入力選択
部２６を介して入力されたデータやデータバス１４及び
１６から入力選択部２８を介して入力されたデータに関
し、それぞれ加減算、積和、シフト、除算の各処理を実
行する。入力選択部２６及び２８は、それぞれ、接続さ
れているデータバスを選択的に後段の機能部材に接続す
る手段である。さらに、加減算器１８、積和器２０、シ
フト演算器２０及び除算処理補助回路２４の後段には、
対応する機能部材によって得られたデータをラッチする
ラッチ部２７、２９、３０及び３２が設けられている。

【０００８】本実施形態において特徴としているところ
は、除算処理補助回路２４を設けたことにある。すなわ
ち、従来のＤＳＰにおいては、加減算器１８や積和器２
０による処理を中心としたアーキテクチャが採用されて
いたため、除算を高速で行うことが難しかった。これに
対し、本発明においては、除算を行うための除算処理補
助回路２４を別途設けると共に、この除算処理補助回路
２４における除算のための動作を、従来のＤＳＰにおい
て除算のために行われていた処理に比べ高速で除算を行
えるような構成にしている。

【０００９】図２に、本実施形態における除算処理補助
回路２４の内部構成を示す。この実施形態に係る除算処
理補助回路２４は、被除数更新部３４、除数更新部３６
及び商発生部３８から構成されている。

【００１０】まず、被除数更新部３４は、比較減算部４
０、選択部４２及びラッチ部４４から構成されている。
比較減算部４０は、被除数Ａと除数Ｂを比較し、その大
小関係を示す信号を選択部４２や後述の０／１選択部４
６に供給する一方で、求めた差Ａ−Ｂを選択部４２に供
給する。選択部４２は、比較減算部４０においてＡ＜Ｂ
であるとの比較結果が得られている場合には比較減算部
４０に入力された被除数Ａを出力し、逆にＡ≧Ｂである
との比較結果が得られている場合には差Ａ−Ｂすなわち
剰余を表す数値を出力する。ラッチ部４４は、選択部４
２により出力された数値すなわち次のサイクルにおいて
被除数Ａとして用いるべき数値をラッチする。

【００１１】また、除数更新部３６は、被除数更新部３
４と同時並行的に動作する部材であり、シフト部４８及
びラッチ部５０を有している。シフト部４８は除数Ｂを
１ビット右シフトし、ラッチ部５０は１ビット右シフト
後の除数をラッチする。ラッチ部５０によりラッチされ
た数値は、次のサイクルにおいて除数Ｂとして用いられ
る。このように、被除数更新部３４の動作と並行して除
数Ｂを１ビット右シフトしておくことにより、選択部４
２から出力される次のサイクルにおける被除数Ａと桁数
が合った除数Ｂを、得ることができる。

【００１２】さらに、商発生部３８は、被除数更新部３
４及び除数更新部３６と同時並行的に動作するものであ
り、シフト部５２、ラッチ部５４及び０／１選択部４６
を有している。０／１選択部４６は、被除数更新部３４
の比較減算部４０において被除数Ａが除数Ｂより小さい
との比較結果が得られたときには、ラッチ部５４上のデ
ータの最下位ビット（ＬＳＢ）に０を挿入し、逆に被除
数Ａが除数Ｂより大きいとの比較結果が得られた場合に
は１を挿入する。ラッチ部５４上のデータは次のサイク
ルにおいてシフト部５２により１ビット左シフトされ
る。従って、被除数更新部３４、除数更新部３６及び商
発生部３８を、最初に与えられた除数Ｂのビット数と等
しいサイクル数だけ動作させることにより、ラッチ部５
４上に商Ｃを得ることができる。このようにして得られ
た商Ｃは、その時点でラッチ部４４上にある剰余と共
に、ラッチ部３２を介し後段に出力される。

【００１３】このように、本実施形態においては、除算
専用の回路である除算処理補助回路２４を積和器２０や
加減算器１８とは別途設けると共にこの除算処理補助回
路２４の動作手順に工夫を施しているため、従来のＤＳ
Ｐにおいて行われていた多数のステップを消費する除算
処理を、行う必要がなくなる。これは、特に、除算処理
補助回路２４内に互いに並列的に動作する被除数更新部
３４、除数更新部３６及び商発生部３８を設け、除数Ｂ
の１ビット当り１サイクルの消費にて商Ｃを求められる
ようにしたことによる。さらに、除算処理補助回路２４
内では比較減算、選択、シフト、ラッチといった比較的
単純な操作が行われるのみであるから、除算処理補助回
路２４を設けたことによって消費電力の増大といった不
具合が生ずることはない。従って、本実施形態によれ
ば、例えば音声ＣＯＤＥＣ等の大規模プログラムを実行
する場合でも、消費電力の増大等を伴うことなく、数万
ステップ程度のプログラムステップ数の低減を実現する
ことができる。

【００１４】この効果について、より具体的に説明する
と、次のようになる。

【００１５】まず、従来のＤＳＰにおいては、１サイク
ル目で被除数、除数及び商をメモリ又はレジスタから読
み出し、２サイクル目で、被除数が除数より大きいか否
かを判定する。被除数が除数より大きい場合、３サイク
ル目で被除数から除数を減じ、４サイクル目で除数を１
ビット右シフトし、５サイクル目及び６サイクル目で剰
余及び除数をレジスタ又はメモリに一時保存し、７サイ
クル目で商を１としてレジスタに保存する。逆に、被除
数が除数より大きい場合には、３サイクル目で除数を１
ビット右シフトし、４サイクル目及び５サイクル目で被
除数及び除数をレジスタ又はメモリに一時保存し、６サ
イクル目で商を０としてレジスタに保存する。従って、
除数１ビット当り、６又は７サイクルが必要であるか
ら、除数が１６ビットである場合、従来は、９６サイク
ル〜１１２サイクル程度のサイクル数が消費されてい
た。

【００１６】これに対し、本実施形態では、前述のよう
に除数１ビット当り１サイクルで足りるため、除数Ｂが
１６ビットであれば１６サイクルを消費するのみであ
り、従来に比べ８０サイクル〜９６サイクルが低減され
ることとなる。

【００１７】この効果は、除算の回数が多い場合に、特
に顕著になって現れる。例えば、コード励起線形予測例
えばＰＳＩ−ＣＥＬＰを用いるＰＤＣ（ディジタル携帯
電話）用ＣＯＤＥＣでは、１０００〜３０００回の除算
が必要であるため、最大で、（１１２−１６）×３００
０＝２８８０００サイクルを低減することができる。こ
れは、ＰＤＣ用ＣＯＤＥＣプログラム全体を実行するの
に従来必要であったサイクル数の約２０％程度に相当し
ている。

【図面の簡単な説明】

【図１】 本発明の一実施形態に係るＤＳＰの構成を示
すブロック図である。

【図２】 この実施形態における除算処理補助回路の構
成を示すブロック図である。

【符号の説明】

２４ 除算処理補助回路、３４ 被除数更新部、３６
除数更新部、３８ 商発生部、４０ 比較減算部、４２
選択部、４４，５０，５４ ラッチ部、４６０／１選
択部、４８，５２ シフト部。

Claims (2)

【特許請求の範囲】
1. 【請求項１】 被除数Ａと除数Ｂの差Ａ−Ｂが負である
   場合には被除数Ａを、逆に正である場合には差Ａ−Ｂ
   を、次のサイクルにおける被除数Ａに設定する被除数更
   新部と、 被除数更新部の動作に並行して動作し、除数Ｂを１ビッ
   ト右シフトした値を次のサイクルにおける除数Ｂに設定
   する除数更新部と、 被除数更新部及び除数更新部の動作に並行して動作し、
   商Ｃを１ビット左シフトした値の最下位ビットに、差Ａ
   −Ｂが負である場合には０を、逆に正である場合には１
   をそれぞれ挿入する商発生部と、 を備え、最初に与えられた除数Ｂのビット数と等しいサ
   イクル数だけ被除数更新部、除数更新部及び商発生部を
   並行動作させおえた時点における商Ｃを以て、最初に与
   えられた被除数Ａを最初に与えられた除数Ｂにて除した
   ときの商として出力することを特徴とするＤＳＰ用除算
   処理補助回路。
2. 【請求項２】 逐次入力されるデータに関し和又は差を
   演算する加減算器と、逐次入力されるデータに関し積和
   を演算する積和演算器と、を備えるディジタルシグナル
   プロセッサにおいて、 逐次入力されそれぞれ被除数Ａ及び除数Ｂを与えるデー
   タに基づき除算を行う請求項１記載のＤＳＰ用除算処理
   補助回路を、備えることを特徴とするディジタルシグナ
   ルプロセッサ。