JPH04227533A

JPH04227533A - 高速加算器

Info

Publication number: JPH04227533A
Application number: JP3068498A
Authority: JP
Inventors: Thomas W Lynch; トーマス・ダブリュ・リンチ; Steven D Mcintyre; スティーブン・ディー・マキンタイア
Original assignee: Advanced Micro Devices Inc
Current assignee: Advanced Micro Devices Inc
Priority date: 1990-04-02
Filing date: 1991-04-01
Publication date: 1992-08-17
Also published as: EP0450752A3; EP0450752B1; EP0450752A2; ATE180068T1; DE69131218D1

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【関連の出願への相互参照】この出願は次の米国特許出
願に関するものである。

【０００２】　　連続番号　　　　　　　　　　　　名称　　　　　
　　　　　　　　　　　　　　　　　　　　　　　　　
　　　　　　発明者（０６９４０／０００２）　　　パ
イプライン化された浮動小数点処理ユニット　　　　パ
ールマン　　　　　　　　　　　　　　　　（Ｐｉｐｅ
ｌｉｎｅｄ　Ｆｌｏａｔｉｎｇ　Ｐｏｉｎｔ　Ｐｒｏｃ
ｅｓｓｉｎｇ　　　　　　　（Ｐｅｒｌｍａｎ）、　　
　　　　　　　　　　　　　　　　Ｕｎｉｔ）　　　　
　　　　　　　　　　　　　　　　　　　　　　　　　
　　　　　　　　　他　（０６９４０／０００３）　　
　正規化パイプライン化された浮動小数点処理　　　　
　　グプタ　　　　　　　　　　　　　　　　ユニット
　　　　　　　　　　　　　　　　　　　　　　　　　
　　　　　　　　　　　　（Ｇｕｐｔｅ）、他　　　　
　　　　　　　　　　　　　（Ｎｏｒｍａｌｉｚｉｎｇ
　Ｐｉｐｅｌｉｎｅｄ　Ｆｌｏａｔｉｎｇ　Ｐｏｉｎｔ
　　　　　　　　　　　　　　　　　　　　Ｐｒｏｃｅ
ｓｓｉｎｇ　Ｕｎｉｔ）　（０６９４０／０００４）　
　　多重アキュムレータを有する演算ユニット　　　　
　　　　タムラ　　　　　　　　　　　　　　　　　（
Ａｒｉｔｈｍｅｔｉｃ　Ｕｎｉｔ　Ｈａｖｉｎｇ　Ｍｕ
ｌｔｉｐｌｅ　　　　　　　　　　　　（Ｔａｍｕｒａ
）　、　　　　　　　　　　　　　　　　　　Ａｃｃｕ
ｍｕｌａｔｏｒｓ）　　　　　　　　　　　　　　　　
　　　　　　　　　　　　　　　他　（０６９４０／０
００５）　　　多重動作のブール条件を収集するための
装置　　　　　　マクミン　　　　　　　　　　　　　
　　　および方法　　　　　　　　　　　　　　　　　
　　　　　　　　　　　　　　　　　　（ＭｃＭｉｎｎ
）　、　　　　　　　　　　　　　　　　　（Ａｐｐａ
ｒａｔｕｓ　ａｎｄ　Ｍｅｔｈｏｄ　Ｆｏｒ　Ｃｏｌｌ
ｅｃｔｉｎｇ　　　　　　　　　他　　　　　　　　　
　　　　　　　　　Ｂｏｏｌｅａｎ　Ｃｏｎｄｉｔｉｏ
ｎｓ　ｏｆ　Ｍｕｌｔｉｐｌｅ　Ｏｐｅｒａｔｉｏｎｓ
）　（０６９４０／０００７）　　　高速繰返し除算の
ための特殊キャリ保存　　　　　　　　シャー　　　　
　　　　　　　　　　　　加算器　　　　　　　　　　
　　　　　　　　　　　　　　　　　　　　　　　　　
　　　　（Ｓｈａｈ）　、他　　　　　　　　　　　　
　　　　　（Ａ　Ｓｐｅｃｉａｌ　Ｃａｒｒｙ　Ｓａｖ
ｅ　Ａｄｄｅｒ　Ｆｏｒ　Ｈｉｇｈ　　　　　　　　　
　　　　　　　　　　Ｓｐｅｅｄ　Ｉｔｅｒａｔｉｖｅ
　Ｄｉｖｉｓｉｏｎ）　　（０６９４０／０００９）　
　　基数４キャリ先見ツリーおよびそのための　　　　
　　　　リンチ　　　　　　　　　　　　　　　　冗長
セル　　　　　　　　　　　　　　　　　　　　　　　
　　　　　　　　　　　　　　（Ｌｙｎｃｈ）、他　　
　　　　　　　　　　　　　　（Ｒａｄｉｘ　４　Ｃａ
ｒｒｙ　Ｌｏｏｋａｈｅａｄ　Ｔｒｅｅ　ａｎｄ　Ｒｅ
ｄｕｎｄａｎｔ　　　　　　　　　　　　　　　　　　
Ｃｅｌｌ　Ｔｈｅｒｅｆｏｒ）　　（０６９４０／００
１４）　　　平方根任意選択を有する高速除算器　　　
　　　　　　　　　　　リンチ　　　　　　　　　　　
　　　　　（Ｈｉｇｈ　Ｓｐｅｅｄ　Ｄｉｖｉｄｅｒ　
Ｗｉｔｈ　Ｓｑｕａｒｅ　Ｒｏｏｔ　　　　　　　　　
（Ｌｙｎｃｈ）、他　　　　　　　　　　　　　　　　
　Ｏｐｔｉｏｎ）すべての相互参照はこれとともに同じ
日付に出願され、かつこの発明の譲受人に譲渡され、か
つそれに対してこの引用によりここに援用される。

【０００３】

【発明の背景】

【０００４】

【発明の分野】この発明は、高速デジタル電子加算のた
めの回路に関するものである。

【０００５】

【関連技術の説明】２進けた値加算において、２進けた
値コードで表現された２個のオペランドは、また２進け
た値コードの結果を生じるように合計される。各オペラ
ンド、および結果はビットのアレイである。２進けた値
コードにおいて、アレイにおけるビットの位置はその２
の累乗の重みを決定し、ゆえに値＝合計（ビット×２＾
ｐｏｓ）である。表現の値を決定する際に最も小さい重
みを有するビットは最下位ビット、またはＬＳＢと呼ば
れる。同様に、最も大きい重みを有するビットは最上位
ビット、またはＭＳＢと呼ばれる。ほかの記数法は加算
のためによりよい特性を有するが、それらはほかの問題
を被り、そのため事実上今日市場にあるどのコンピュー
タも２進けた値コードを用いる。

【０００６】手で行なわれる加算方法において、合計は
ＬＳＢ位置に対して形成され、キャリはあるいは次のビ
ット位置に伝播され、かつこの処理は結果における各ビ
ットが計算されるまで連続するビット位置に対して繰返
される。この方法は図１に示されるように「キャリ伝播
」加算として当業者には知られている。キャリ伝播加算
はその直列の性質により本質的に遅い。

【０００７】伝統的に、加算は、１９８５年、アディソ
ン・ウエズリー（ＡｄｄｉｓｏｎＷｅｓｌｅｙ）、ＣＭ
ＯＳ・ＶＬＳＩ・設計（ＣＭＯＳ　　ＶＬＳＩ　　Ｄｅ
ｓｉｇｎ）において説明されるような次の技術、キャリ
先見、マンチェスタキャリ先見、２進キャリ先見ツリー
およびキャリ選択加算、のうちの１つを用いることによ
り速度を早められてきた。１９８８年、コンピュータ科
学の論理上の局面に関する第５回年次シンポジウム（ｔ
ｈｅ　　５ｔｈ　　Ａｎｎｕａｌ　　ｓｙｍｐｏｓｉｕ
ｍ　　ｏｎ　　Ｔｈｅｏｒｅｔｉｃａｌ　　Ａｓｐｅｃ
ｔｓ　　ｏｆ　　ＣｏｍｐｕｔｅｒＳｃｉｅｎｃｅ）、
ＳＴＡＣＳにおいて説明されたような別の技術は条件合
計加算である。さらに別の技術は１９８８年技術論文の
固体回路会議概要において説明された多重出力ドミノ論
理加算器である。

【０００８】キャリ選択および条件合計加算器を除くこ
れらの加算器の各々は、キャリ伝播、キャリ生成および
キャリ消去の概念に基づいており（図２参照）、当業者
には十分に理解される。もし所与のビット位置に対する
加算演算へのキャリの後に所与のビット位置からのキャ
リが続けばキャリはビット位置を介して「伝播する」と
言われるが、一方キャリが入力されないとき所与のビッ
ト位置に対する加算はキャリアウトを生じない。もし所
与の位置に対する加算がキャリインから独立してキャリ
アウトを生じれば、キャリは所与のビット位置から「生
成された」と言われる。キャリがビットを介して伝播し
なければ、キャリはビット位置において「消去された」
と言われる。当業者には知られているように、かつ図２
に示されるように、伝播および生成信号は実際に加算を
することなく見出されてもよい。

【０００９】隣接する合計機能、隣接する伝播機能また
は隣接する生成機能のグループ分けは「ブロック」と呼
ばれてもよく、その例が図１に示される。伝播、生成お
よび消去という用語がブロックに与えられてもよい。も
し所与のブロックのＬＳＢ加算へのキャリの後に所与の
ブロックのＭＳＢ加算からのキャリが続けば、キャリは
所与のブロックを介して伝播すると言われる。もし前記
ブロックのＭＳＢ加算がブロックのＬＳＢへのキャリか
ら独立してキャリアウトを生じれば、ブロックはキャリ
を生成すると言われる。１９８５年、アディソン・ウエ
ズリー、ＣＭＯＳ　　ＶＬＳＩにおいて説明されたマン
チェスタキャリチェインにおいてなされたように、もし
ブロックにおける所与のビット位置が生成しかつ所与の
ビットおよびブロックのＭＳＢ間のすべてのビットが伝
播するならば、ブロックは生成し得るにすぎないという
ことがいかなる当業者にも知られている。

【００１０】キャリ先見加算器理論の概観は、マックグ
ロー−ヒル（ＭｃＧｒａｗ−Ｈｉｌｌ）（１９８４年）
、Ｊ．Ｊ．Ｆ．カバナフ（Ｃａｖａｎａｇｈ）によるデ
ジタルコンピュータ演算（Ｄｉｇｉｔａｌ　　Ｃｏｍｐ
ｕｔｅｒ　　Ａｒｉｔｈｍｅｔｉｃ）の１０７頁ないし
１１７頁において与えられる。ＣＬＡは冗長論理を用い
てキャリのコンピュータ動作の速度を上げる。ブロック
は、ブロックのＬＳＢが加算のＬＳＢに一致し、かつブ
ロックのＭＳＢが所与のビット位置に一致するように所
与のビット位置に対して規定される。ゆえに、図３に示
されるように、結果におけるビット位置から１を引いた
ものと同じ数のブロックがある。もしキャリアウトが必
要とされれば付加的なブロックが必要とされる。各ブロ
ックは、入力としての入力オペランドおよび加算へのキ
ャリ、ならびに出力としての１つのキャリだけを有する
。論理的に、２つのゲート遅延においていかなる単一の
論理機能が実行されてもよく、そのためキャリ先見加算
器において合計を生じる時間は論理的に一定の４つのゲ
ート遅延であるが、しかしながら、真のゲートの有限利
得はどの１つのゲートも所与の時間量において駆動でき
る負荷の量を制限し、そのためより多くのゲート遅延が
加えられなければならない。また、入力オペランド自体
はゲートによって駆動されるので、駆動されるキャリブ
ロックの数、およびゆえに結果が有してもよいビットの
数はまた制限される。キャリ先見加算器は少しのビット
を超えるサイズの結果のために比較的遅くなる。キャリ
先見加算器の性能は真のゲートのローディング考慮がゲ
ート遅延の論理的数ではなく加算時間を決定することを
示す。リング（Ｌｉｎｇ）により発明され、１９８１年
５月、研究および開発のＩＢＭ機関誌（ＩＢＭ　　Ｊｏ
ｕｒｎａｌ　　ｏｆ　　Ｒｅｓｅａｒｃｈ　　ａｎｄ　
　Ｄｅｖｅｌｏｐｍｅｎｔ）に提出された最近の加算器
は、ビットごとに、ブロックごとにつき１つのゲート入
力によって伝播および生成状態の出力からの負荷を減ら
す。この方法はローディング問題を緩和するが、ＣＬＡ
加算器はいくつかのビットより多い加算のために比較的
効率の悪いまま残る。

【００１１】図４のマンチェスタキャリ先見加算器は、
キャリが伝播するブロックをスキップすることを許容す
ることによって加算の速度を上げる。この方法を適用す
るために、加算はどのキャリ伝播論理も重複しないよう
に一連のブロックに分けられる。それから、所与のブロ
ックに対してすべてのビット伝播は所与のブロックが伝
播するかどうかを決定するために互いに論理積される。もしブロックが伝播するのならば、バイパスがオンにさ
れて、それはブロックのＬＳＢへのいかなるキャリもブ
ロックのＭＳＢの出力に直接経路づけるであろう。この
方法はＣＭＯＳにおける特定のサイズの加算器に対して
はうまく作用し、しかしながら、その性能は加算のサイ
ズにまだ直線的に相関する。この問題を緩和する試みに
おいて、ＩＥＥＥコンピュータに関する会報（ＩＥＥＥ
　　Ｔｒａｎｓａｃｔｉｏｎｓ　　ｏｎ　　Ｃｏｍｐｕ
ｔｅｒｓ）第３６巻において説明されるように、多重レ
ベルのスキップが加えられる。３２ビットより大きい加
算に対して、この方法は２進先見キャリ加算器の速度に
接近できるだけであり、かつ論理的理由および実用的理
由によりこの出願において示されている加算器より著し
く遅いであろう。

【００１２】図５の２進先見キャリツリーはｌｏｇ２　
（加算長）＋（オーバヘッド）に関するゲート遅延を有
する。キャリ先見加算器の場合でのように、回路ローデ
ィングは、大きいツリー、すなわち約８ビットより大き
い加算に対するツリー、に対するｌｏｇ２　ゲート遅延
の実現を妨げる。また、当業者には知られているように
、ツリーは大きい加算に対して大きくなりかつ配置に対
して効率が悪くなる。１９８８年に技術論文のＩＥＥＥ
固体回路会議概要で説明されたＭＯＤＬゲート加算器は
、これらの問題のいくらかを緩和する試みであり、かつ
大きい加算に対してｌｏｇ２　（加算長）×直線的性能
（ｌｏｇ２　より小さい）を許容する。

【００１３】図６に示されるキャリ選択加算器は、加算
を３つのブロックに分割する原理に基づいている。第１
ブロックは２個のオペランドの底部半分を加算する。第
２ブロックは第１ブロックの０からのキャリインを仮定
してオペランドの上部半分を加算する。第３ブロックは
第１ブロックの１からのキャリインを仮定してオペラン
ドの上部半分を加算する。第１ブロックからのキャリが
計算されると、それは２から１のマルチプレクサ（ｍｕ
ｘ）を経て、ブロック２からの合計またはブロック３か
らの合計を選択することにより結果の正確な上部半分を
選ぶために用いられる。キャリ選択加算器が直列に配列
されると、それらはセクションの数に第１セクションの
加算時間を足したものに関連する直線的性能を有する。大きい加算に対して、この型の加算器は比較的遅いが小
型である。

【００１４】条件合計加算器は反復的に適用されたキャ
リ選択加算器である。加算は多くの冗長な２のブロック
に分けられ、そこから起こり得る合計の半分だけが残る
ように１組が選ばれる。起こり得る合計を半分にするプ
ロセスは、結果だけが残るまで多段において続けられる
。この加算器はｌｏｇ２　性能を有し、しかしながら、
それはＢＬＣ加算器よりさらに大きい。加算は各段にお
いてキャリと共に計算されるので、合計論理は不必要に
何度も再生される。また、合計オーバヘッドはこの加算
器をＢＬＣ加算器より遅くする。

【００１５】加算器は多くのデジタル回路の中心部を形
成し、かつそれらはＲＩＳＣマイクロプロセッサの必要
とされるサイクル時間の主な寄与物であるので、この発
明により提供されるように、より速い加算器は必要とさ
れ続ける。

【００１６】

【発明の概要】この発明は、少なくとも１つの第１の独
立加算器、少なくとも１つの第２の独立加算器および少
なくとも１つの第１の独立加算器および少なくとも１つ
の第２の独立加算器に対してキャリを発生するための手
段とを含む改良された高速加算器を提供し、キャリを発
生するための手段は少なくとも１つの第１の独立加算器
および少なくとも１つの第２の独立加算器と同時に動作
可能である。

【００１７】この発明の実施例において、少なくとも１
つの第１の独立加算器は１のキャリを仮定しかつ少なく
とも１つの第２の独立加算器は０のキャリを仮定する。

【００１８】この発明の教示に従って、高速加算器は複
数個（たとえば８個）の第１の独立加算器および、同様
に、複数個（たとえば８個）の第２の独立加算器を含む
ことができる。

【００１９】この発明のある実施例はまた、複数個の第
１および第２の加算器からの適切な結果を選択するマル
チプレクサを含む。

【００２０】このマルチプレクサは、たとえば直接キャ
リを使用するよりもむしろ疎らなキャリ原理で演算する
ことができる。

【００２１】この発明のさらに他の実施例においては、
キャリを発生するための手段は基数、たとえば基数−４
論理を用いることができる。

【００２２】この発明はまた、０のキャリインを仮定し
第１および第２のオペランドを加算するステップと、１
のキャリインを仮定し第１および第２のオペランドを加
算するステップと、キャリを予測するステップと、０の
キャリインを仮定した加算、１のキャリインを仮定した
加算および予測されたキャリの結果に基づいて適切な結
果を選択するステップとを含む第１および第２のオペラ
ンドの電子デジタル加算を達成する方法を提供する。

【００２３】したがって、より速くかつ／またはより廉
価な加算器を提供することがこの発明の目的である。

【００２４】比較的ゲート遅延がほとんどない加算器回
路を提供することはこの発明の別の目的である。

【００２５】よく釣合いがとれる（ｓｃａｌｅ）加算器
回路を提供することはこの発明のさらに別の目的である
。

【００２６】比較的ほとんどない空間を使用する高速加
算器を提供することはこの発明のさらにまた別の目的で
ある。

【００２７】全体の加算としてキャリビットの数の小数
に演算するキャリ予測ブロックの性能に接近する加算器
回路を提供することはこの発明のさらに他の目的である
。

【００２８】この発明の他の目的、利点および新規な特
徴は、添付の図面に関連して考えられるときこの発明の
以下の詳細な説明から明らかになるであろう。

【００２９】

【好ましい実施例の説明】今、図７を参照して、プロセ
ッサ２を含む計算システムの単純化されたシステム図が
示される。いくつかの次の図と同様にこの図の目的は、
この発明の教示に従った加算器が有益に組込まれてもよ
い環境を示すことである。プロセッサ２は３つの非多重
化バスを用いて外部命令およびデータにアクセスする。これらのバスは集合的にチャネルと呼ばれてもよい。チ
ャネルは、命令転送のための３２ビットバス４と、デー
タ転送のための第２の３４ビットバス６と、命令および
データアクセス間で共用される第３のアドレスバス８と
を含む。アドレスバス８はパイプライン化され、そのた
め命令またはデータ転送が完了する前にそれは解放され
得る。このことは第１が完了する前に次のアクセスが始
まることを許容し、かつプロセッサ２が同時進行中の２
つのアクセスを有することを許容する。図７に示される
全体のシステムはまた命令ＲＯＭ１０および命令メモリ
１２を含むように見られてもよく、両方ともアドレスバ
ス８および命令バス４の間で作動的に接続される。さら
に、データメモリ１４およびデータ転送制御器１６がア
ドレスバス８およびデータバス６の間で作動的に接続さ
れるように示される。さらに、データ転送制御器１６は
また、システムバス１８に信号を送り、かつシステムバ
ス１８から信号を受取るように作動的に接続される。

【００３０】今、図８を参照して、プロセッサ２のより
よい理解が得られるようにプロセッサ２のデータフロー
図が示される。

【００３１】プロセッサ２は命令実行に対して４段のパ
イプラインを実現し、４段は「フェッチ」、「デコード
」、「実行」および「書戻し」である。プロセッサ２の
命令フェッチユニット２０は命令を取出し、かつ命令を
他の機能ユニットに供給する。ユニット２０は命令先取
り（ｐｒｅｆｅｔｃｈ）バッファ、分岐目標キャッシュ
およびプログラムカウンタユニットを組込む。これらの
サブユニットは以下で図９を参照してさらに論じられる
であろう。命令フェッチユニット２０のすべての構成要
素はプロセッサパイプラインのフェッチ段の間に動作す
る。

【００３２】プロセッサ２はまた実行ユニット２２を含
む。実行ユニット２２は、レジスタファイル、アドレス
ユニット、演算／論理ユニット、フィールドシフトユニ
ットおよび優先付器（ｐｒｉｏｒｉｔｉｚｅｒ）および
浮動小数点処理ユニットを含む。命令フェッチユニット
２０のサブユニットのように、これらのサブユニットは
また図９を参照して以下でさらに論じられる。レジスタ
ファイルおよびアドレスユニットはパイプラインのデコ
ード段の間に動作する。演算／論理ユニット、フィール
ドシフトユニットおよび優先付器はパイプラインの実行
段の間に動作する。レジスタファイルはまた書戻し段の
間に動作する。

【００３３】よりさらに図８を参照して、プロセッサ２
はメモリ管理ユニット２４を含むように見られてもよい
。メモリ管理ユニット２４は、すべての分岐、ロードお
よびストアに対してアドレス変換およびメモリ保護機能
を実行する。ユニット２４はパイプラインの実行段の間
で動作し、そのためそれが発生する物理的アドレスは書
戻し段の初めに利用可能である。プロセッサ２における
ユニット２０、２２および２４の相互接続は、それらの
システムバスとのインタフェースと同様にまた図８に示
される。

【００３４】今、図９を参照して、プロセッサ２の副構
成要素に関するさらなる詳細が図で示される。先に述べ
られたように、命令フェッチユニット２０は命令先取り
バッファ２６、分岐目標キャッシュ２８およびプログラ
ムカウンタユニット３０を含むように見られてもよい。また先に述べられたように、メモリ管理ユニット２４は
すべての分岐、ロードおよびストアに対してアドレス変
換およびメモリ保護機能を実行するための手段３２を含
むように見られてもよい。最後に、実行ユニット２２は
レジスタファイル３４、アドレスユニット３６、演算／
論理ユニット３８、フィールドシフトユニット（参照番
号３８でまた示される）、優先付器（参照番号３８でま
た示される）および浮動小数点処理ユニット４０を含む
ように見られてもよい。様々な他の要素（たとえば、特
殊目的レジスタ４２）および相互接続の詳細が図９に示
されるが、それらはただ周辺的にこの発明に相関するだ
けなので、かつプロセッサ２をよく理解するために図だ
けで当業者には十分通じるので、浮動小数点ユニット４
０およびそれが作動的に接続される他の要素以外のすべ
てのユニットに関するさらなる記述はここでは述べられ
ない。

【００３５】浮動小数点ユニット４０のいくつかの注目
すべき局面が図９を参照して見られてもよい。浮動小数
点ユニット４０がＡおよびＢオペランドを操作すること
を認識して、これらのＡおよびＢオペランドはそれぞれ
Ａバス４４、Ｂバス４６を介してレジスタファイル３４
からくる。浮動小数点ユニット４０による操作、たとえ
ば計算の結果は結果バス４８を介してレジスタファイル
に書込まれる。また、浮動小数点ユニット４０の演算に
対する命令はプロセッサ命令バス５０を介してそこに伝
送される。

【００３６】今、図１０を参照して、この発明の教示に
従って製造されたパイプライン化された浮動小数点処理
ユニットの様々な副構成要素が今見られる。図９を参照
して先に論じられた様々なインタフェース点はこの図に
おいて同様に示されかつ名称をつけられ、すなわち、レ
ジスタファイルからのオペランドはＡバス４４およびＢ
バス４６を介して浮動小数点ユニットに送込まれ、結果
が結果バス４８を介して浮動小数点ユニットを出て、か
つ命令は命令またはＩバス５０を介して浮動小数点ユニ
ットに伝送される。図１０を特に参照して、浮動小数点
ユニット内でＡバス、Ｂバスおよび結果バスはインター
フェイスユニット５２に作動的に接続されるように見ら
れてもよく、一方Ｉバスはそこにおいて制御器５４に作
動的に接続される。

【００３７】処理のための数、すなわちＡおよびＢオペ
ランドが浮動小数点ユニット４０のような浮動小数点ユ
ニットに入力されるとき、浮動小数点ユニットが所望の
（または命令された）算術演算を実行し、かつバス４８
のような結果バス上に結果を出力することはよく知られ
ている。浮動小数点ユニット４０のような浮動小数点ユ
ニットは浮動小数点および整数の両方を処理してもよい
。３２ビット（単精度）および６４ビット（２倍精度）
のような様々な浮動小数点フォーマットが支えられても
よい。さらに、浮動小数点ユニット４０は、ＩＥＥＥ、
ＤＥＣおよびＩＢＭフォーマットを支持してもよいが、
整数から浮動小数点への変換およびその逆の変換を取扱
ってもよい。浮動小数点ユニット４０の上の局面の各々
は上で言及された関連の場合においてさらに論じられ、
かつここに引用により援用される。

【００３８】さらに図１０を参照して、当業者はここに
示される様々な浮動小数点ユニット副構成要素のほとん
どの機能および動作を理解するべきである。一般的に従
来の個々の態様で動作し、かつこうしてここでは詳細に
論じられないこれらの副構成要素は予検出器５６、正規
化解除器（ｄｅｎｏｒｍａｌｉｚｅｒ）５８、多機能ユ
ニット６０、再正規化器（ｒｅｎｏｒｍａｌｉｚｅｒ）
６２、乗算器６４、部分積合計器６６、除算器６８、丸
め器７０およびアキュムレータ（単数または複数）７２
を含む。しかしながらこれらの副構成要素およびその相
互作用のいくつかの非常に重要な局面は存在し、かつ関
連の場合において詳細に論じられ、読者はそれらを参照
するようにと勧められる。

【００３９】今、図１１を参照すると、この発明の教示
に従った加算器のブロック図がそこに示されている。当
業者によって理解されるはずであるように、図１１に示
される加算器は、図１０に示される浮動小数点ユニット
の多機能ユニット６０、乗算器６４および／または除算
器６８に組込まれてもよい。さらに、図１１に示される
加算器は少なくとも１つの第１の加算器ブロック７４、
少なくとも１つの第２の加算器ブロック７６、キャリ先
見ツリーブロック７８、伝播および生成ブロック８０お
よびマルチプレクサ８２を含むことが見られてもよく、
それらの各々は以下でさらに詳しく論じられる。

【００４０】最初に伝播および生成ブロック８０を参照
すると、当業者によってよく理解されるはずであるよう
に、このブロック８０は、入力オペランドに基づいて適
当なように伝播および生成信号を発生する。

【００４１】図１１を続けて参照すると、ブロック８０
によって発生された伝播および生成信号は加算器のブロ
ック７８、７４および７６に伝送されるということが見
られてもよい。キャリ予測ブロック７８において、その
実施例は上記の関連の場合において詳しく論じられるが
、これらの２つの信号は、ブロック境界のためのキャリ
を発生するために加算器のキャリ入力と組合わされ、線
路９２上に与えられる。

【００４２】ブロック境界上のキャリだけが予測論理か
ら必要とされるので、予測論理はより簡単でかつより少
ない内部のローディングを有する。このより少ない内部
のローディングは、この特許の教示に従うと、キャリ予
測回路がその理論上の最大速度に接近することを許容す
るであろう。さらに、ブロック境界キャリだけが予測論
理から必要とされるので、予測論理は実質的により小さ
くなるであろうし、これゆえ、この特許の教示に従うと
、予測論理は論理上より少ない時間でもキャリを発生す
ることができるであろう。

【００４３】図１１において示されている発明の実施例
において、加算器ブロック７４および７６は事実上少数
の入力を有する８個の独立加算器の同一の組である。し
かしながら、加算器ブロック７４および加算器ブロック
７６の間の重要な差は前者のブロックはゼロ（０）のキ
ャリインを仮定しかつ後者のブロックはいち（１）のキ
ャリインを仮定する。独立加算器のすべての結果は、線
路９４および９６を介して加算器ブロック７４および７
６からマルチプレクサ８２へ送られることが図７におい
て見られてもよい。さらに、キャリ先見ツリー信号はま
た線路９８を介してマルチプレクサ８２に送られる。

【００４４】ブロック８２は様々な加算器から正確な結
果を選ぶマルチプレクサである。すなわち、もしゼロの
キャリインが適当であれば、ブロック７４の結果がマル
チプレクサ８２によって選ばれるであろうし、かつもし
１のキャリインが正確であったならば、マルチプレクサ
８２はブロック７６の出力結果を選ぶ。ブロック７４お
よび７６の各々ので８個の独立加算器を用いるこの発明
の実施例においては、満足に実行するであろうマルチプ
レクサは８×［（２のうちの１）×８］マルチプレクサ
であるだろう。

【００４５】前述のことに基づくと、合計ブロック（７
４および７６）は非常に速いキャリ予測ブロック（７８
）と同時に評価を行なってもよく、そのため加算時間は
非常に速いキャリ予測ブロックを足した１マルチプレク
サ遅延か、または合計ブロックにおける最も遅いチェイ
ンにおける加算時間かのどちらかであることを当業者は
わかるはずであろう。当業者はこれは非常に速い加算器
であることを理解すべきである。図１１の線路に沿った
この発明の実施例は製造されかつ先行技術の形状よりも
より速くかつより廉価であることが見つけられている。さらに、製造された回路はほとんどないゲート遅延を有
し、それはｌｏｇ４　　ｎ＋２である。さらに、製造さ
れた形状は容易に縮小拡大（ｓｃａｌｅ）してもよくか
つそれはあまり大きい領域を使用しない。実際、それは
古い１μミクロンＣＭＯＳプロセッサにおいて６４ビッ
トが４．０ナノセカンド加算を達成するためには４５０
ミクロンより少なく使用する傾向がある。

【００４６】この発明を十分理解するように当業者を補
助するために、図１２、１３および１４においてそれぞ
れブロック８２、７６および７４に関するさらなる詳細
が提示されている。図１２ないし図１４において示され
ている様々な信号形状はこの発明の譲受人によって作ら
れた製品、特にＡＭ２９０５０において実際に用いられ
た信号に一致する。今、当業者は十分に理解すべきであ
るように、図１２は８×［（２のうちの１）×８］のマ
ルチプレクサブロックを示す。図１３は１のキャリイン
を仮定する８ビット加算器を示す。もちろん、この図の
底部の注釈は、この発明の実施例においては加算器ブロ
ック７６を形成する８個のこのような加算器があるであ
ろうことを示す。同様に図１４はゼロのキャリインを仮
定する８ビット加算器を示しかつこの発明の実施例にお
いては加算器ブロック７４において８個のこのような加
算器があってもよい。

【００４７】前述のことに基づくと、この発明は現在の
技術にすばらしい利点を提供する高速加算器を提供する
ことを当業者は理解すべきである。これらの利点は速度
、低出費、ほとんどないゲート遅延、縮小拡大の可能性
（ｓｃａｌｅａｂｉｌｉｔｙ）および小さい領域の使用
を含む。ここに示されかつ記述されたこの発明の特定の
実施例においては、速い基数４キャリ先見ツリーは８ビ
ット加算器の対が評価を行なうのと同じ時間で評価を行
なう。各加算器対は１のキャリインを仮定する加算器お
よび０のキャリインの加算器を含む。最終のマルチプレ
クサは正確な結果を選ぶ。

【００４８】この発明の概念から逸脱することなしにこ
こに記述された構造や技術において特に述べられたもの
の他にも多くの修正および変形がなされてもよいことを
当業者は認識するであろう。たとえば、この発明はいか
なる数ｎのビットに対して一般にされてもよい。したが
って、前掲の特許請求の範囲内においてこの発明は特に
ここに記述された以外の態様で実施されてもよい。

【図面の簡単な説明】

【図１】先行の形状である。

【図２】他の先行の形状である。

【図３】さらに他の先行の形状である。

【図４】なおさらに他の先行の形状である。

【図５】さらに他の先行の形状である。

【図６】さらに他の先行の形状である。

【図７】その部分においてこの発明を組込んだシステム
のブロック図である。

【図８】図７において示されたプロセッサのブロック図
である。

【図９】図８のプロセッサのより詳細なブロック図であ
る。

【図１０】その部分においてこの発明を組込んだ浮動小
数点ユニットのブロック図である。

【図１１】この発明の教示に従った加算回路のブロック
図である。

【図１２】図１１の加算回路の一部のブロック図である
。

【図１３】図１１の加算回路の一部のブロック図である
。

【図１４】図１１の加算回路の一部のブロック図である
。

【符号の説明】

２　　プロセッサ４０　　浮動小数点ユニット７４　　第１の加算器ブロック７６　　第２の加算器ブロック

Claims

【特許請求の範囲】

【請求項１】　　少なくとも１つの第１の独立加算器と
、少なくとも１つの第２の独立加算器と、前記少なくと
も１つの第１の独立加算器および前記少なくとも１つの
第２の独立加算器に対してのキャリを発生するための手
段とを含み、前記キャリを発生するための手段は前記少
なくとも１つの第１の独立加算器および前記少なくとも
１つの第２の独立加算器と同時に動作可能である、高速
加算器。
【請求項２】　　前記少なくとも１つの第１の独立加算
器は１のキャリを仮定する、請求項１に記載の高速加算
器。
【請求項３】　　前記少なくとも１つの第２の独立加算
器はゼロのキャリを仮定する、請求項２に記載の高速加
算器。
【請求項４】　　複数個の第１の加算器がありかつ複数
個の第２の加算器がある、請求項３に記載の高速加算器
。
【請求項５】　　８個の第１の加算器があり、かつ８個
の第２の加算器がある、請求項４に記載の高速加算器。
【請求項６】　　前記複数個の第１の加算器および前記
複数個の第２の加算器から適切な結果を選択するマルチ
プレクサをさらに含む、請求項４に記載の高速加算器。
【請求項７】　　前記マルチプレクサは疎らなキャリ原
理に基づいて動作する、請求項６に記載の高速加算器。
【請求項８】　　前記キャリを発生するための手段はキ
ャリ先見、キャリスキップ、二進先見ツリー、キャリ選
択、または基数４ツリー論理を用いる、請求項７に記載
の高速加算器。
【請求項９】　　前記キャリを発生するための手段は基
数−４論理を用いる、請求項８に記載の高速加算器。
【請求項１０】　　ゼロのキャリインを仮定して前記第
１および第２のオペランドを加算するステップと、１の
キャリインを仮定して前記第１および第２のオペランド
を加算するステップと、キャリを予測するステップと、
前記ゼロのキャリインを仮定した加算、前記ゼロのキャ
リインを仮定した加算、および前記予測したキャリの結
果に基づいて適切な結果を選択するステップとを含む、
第１および第２のオペランドの電子デジタル加算を達成
する方法。
【請求項１１】　　前記ゼロのキャリインを仮定した加
算は複数個の加算器によって達成される、請求項１０に
記載の方法。
【請求項１２】　　前記１のキャリインを仮定した加算
は複数個の加算器によって達成される、請求項１１に記
載の方法。
【請求項１３】　　０のキャリインを仮定した前記複数
個の加算器は８個の加算器を含む、請求項１２に記載の
方法。
【請求項１４】　　０のキャリインを仮定した前記複数
個の加算器は８個の加算器を含む、請求項１３に記載の
方法。
【請求項１５】　　前記キャリの予測は基数−４キャリ
先見ツリーによって達成される、請求項１４に記載の方
法。
【請求項１６】　　前記適切な結果の選択はマルチプレ
クサによって達成される、請求項１５に記載の方法。
【請求項１７】　　前記マルチプレクサは８×［（２の
うちの１）×８］マルチプレクサを含む、請求項１６に
記載の方法。