JPH10312405A - ゲートアレイ設計シミュレータ - Google Patents
ゲートアレイ設計シミュレータInfo
- Publication number
- JPH10312405A JPH10312405A JP9122024A JP12202497A JPH10312405A JP H10312405 A JPH10312405 A JP H10312405A JP 9122024 A JP9122024 A JP 9122024A JP 12202497 A JP12202497 A JP 12202497A JP H10312405 A JPH10312405 A JP H10312405A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- library
- gate array
- verification
- setting
- Prior art date
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- Pending
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- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】
【課題】機能ブロックをデータベース化し、ゲートアレ
イ設計時にこれら機能ブロックを任意に変更・結合させ
ることにより品質の安定した回路を設計する。 【解決手段】初期設定部１はゲートアレイ下地のレベル
設定、ライブラリバージョンや外部端子設定等の初期条
件を決める。機能設定部２は機能ライブラリから必要な
回路を読み出し、部品を標準ライブラリから選択し、ワ
ークライブラリで回路変更と登録を行なう。回路検証設
定部３はテストベンチから回路のテストパターンを読み
出し、部品を標準ライブラリから選択し、テストベンチ
変更後簡易シミュレータによる回路検証と登録を行な
う。論理結合設定部４は登録されたデータから必要な回
路を論理合成用ライブラリにより合成登録する。シミュ
レーション結合設定部５は回路検証登録されたデータお
よび合成登録されたデータから必要な回路検証とシミュ
レーション用ライブラリによる検証登録を行なう。
イ設計時にこれら機能ブロックを任意に変更・結合させ
ることにより品質の安定した回路を設計する。 【解決手段】初期設定部１はゲートアレイ下地のレベル
設定、ライブラリバージョンや外部端子設定等の初期条
件を決める。機能設定部２は機能ライブラリから必要な
回路を読み出し、部品を標準ライブラリから選択し、ワ
ークライブラリで回路変更と登録を行なう。回路検証設
定部３はテストベンチから回路のテストパターンを読み
出し、部品を標準ライブラリから選択し、テストベンチ
変更後簡易シミュレータによる回路検証と登録を行な
う。論理結合設定部４は登録されたデータから必要な回
路を論理合成用ライブラリにより合成登録する。シミュ
レーション結合設定部５は回路検証登録されたデータお
よび合成登録されたデータから必要な回路検証とシミュ
レーション用ライブラリによる検証登録を行なう。
Description
【０００１】
【発明の属する技術分野】本発明はゲートアレイ設計シ
ミュレータに関し、特にゲートアレイの回路設計と回路
検証とを行なうゲートアレイ設計シミュレータに関す
る。
ミュレータに関し、特にゲートアレイの回路設計と回路
検証とを行なうゲートアレイ設計シミュレータに関す
る。
【０００２】
【従来の技術】最近の電子機器は、開発期間の短縮およ
び開発費の削減、機器の小型・軽量化を目的に、標準的
かつ使用頻度の高い電子回路をフルカスタムＬＳＩ化ま
たはゲートアレイによるＩＣ化を図る傾向にある。所望
の電子回路をゲートアレイ化する場合、設計者はゲート
アレイの設計ツールとしてゲートアレイ設計支援システ
ムを使用して開発を行なう。
び開発費の削減、機器の小型・軽量化を目的に、標準的
かつ使用頻度の高い電子回路をフルカスタムＬＳＩ化ま
たはゲートアレイによるＩＣ化を図る傾向にある。所望
の電子回路をゲートアレイ化する場合、設計者はゲート
アレイの設計ツールとしてゲートアレイ設計支援システ
ムを使用して開発を行なう。
【０００３】このようなゲートアレイ設計支援システム
の一例として、特開昭６３−１６７９７３号公報記載の
「回路設計支援システム」が知られている。
の一例として、特開昭６３−１６７９７３号公報記載の
「回路設計支援システム」が知られている。
【０００４】この公報では、フルカスタムＬＳＩ設計用
としてゲートアレイのライブラリとスタンダードセルの
ライブラリとの対応関係を示すテーブルに基づいて、ゲ
ートアレイの設計データをスタンダードセルの設計デー
タに自動的に変換することにより、既存のゲートアレイ
の設計データを容易にスタンダードセル化する技術が記
載されている。
としてゲートアレイのライブラリとスタンダードセルの
ライブラリとの対応関係を示すテーブルに基づいて、ゲ
ートアレイの設計データをスタンダードセルの設計デー
タに自動的に変換することにより、既存のゲートアレイ
の設計データを容易にスタンダードセル化する技術が記
載されている。
【０００５】また、特開平２−２２３８７５号公報記載
の「複数のゲートアレイの論理シミュレーション方式」
では、単一のゲートアレイのシミュレーションを実施す
るとともに、複数のゲートアレイを対象にした論理シミ
ュレーションを行なう技術が記載されている。上述の回
路設計支援システムや論理シミュレーション方式では、
フルカスタムＬＳＩ、ゲートアレイの回路図やシミュレ
ーション結果がマクロ単位でのデータベース化が行なわ
れている。
の「複数のゲートアレイの論理シミュレーション方式」
では、単一のゲートアレイのシミュレーションを実施す
るとともに、複数のゲートアレイを対象にした論理シミ
ュレーションを行なう技術が記載されている。上述の回
路設計支援システムや論理シミュレーション方式では、
フルカスタムＬＳＩ、ゲートアレイの回路図やシミュレ
ーション結果がマクロ単位でのデータベース化が行なわ
れている。
【０００６】
【発明が解決しようとする課題】上述した従来のゲート
アレイ設計シミュレータは、論理機能ブロックの各々が
ブロック毎にデータベース化されていないため、新規設
計のゲートアレイが既存ゲートアレイが有する同一機能
ブロックを含むにも拘わらず、再度最初から同一機能ブ
ロックの回路入力と回路検証用のテストパターンを作成
する必要があるので経済性を損なうという欠点を有して
いる。
アレイ設計シミュレータは、論理機能ブロックの各々が
ブロック毎にデータベース化されていないため、新規設
計のゲートアレイが既存ゲートアレイが有する同一機能
ブロックを含むにも拘わらず、再度最初から同一機能ブ
ロックの回路入力と回路検証用のテストパターンを作成
する必要があるので経済性を損なうという欠点を有して
いる。
【０００７】また、既存の検証済みの機能ブロックがデ
ータベース化されていないのでこれが流用できないた
め、ブロック内の接続ミスや回路検証不十分なことに起
因する設計ミスが発生し、品質の低下を損なうという欠
点を有している。
ータベース化されていないのでこれが流用できないた
め、ブロック内の接続ミスや回路検証不十分なことに起
因する設計ミスが発生し、品質の低下を損なうという欠
点を有している。
【０００８】本発明の目的は、既設計および検証済みの
機能ブロックをデータベース化し、ゲートアレイ設計時
にこれら機能ブロックを任意に変更および結合させるこ
とにより品質の安定した回路を簡易的に設計できるゲー
トアレイ設計シミュレータを提供することにある。
機能ブロックをデータベース化し、ゲートアレイ設計時
にこれら機能ブロックを任意に変更および結合させるこ
とにより品質の安定した回路を簡易的に設計できるゲー
トアレイ設計シミュレータを提供することにある。
【０００９】
【課題を解決するための手段】本発明のゲートアレイ設
計シミュレータは、設計済みの回路図とこれを検証した
シミュレーション結果とを機能毎にブロック化したデー
タベースを有し、新規回路図の設計仕様に応じて前記デ
ータベースの変更と結合とにより前記新規回路図の設計
および検証を行なうことを特徴としている。
計シミュレータは、設計済みの回路図とこれを検証した
シミュレーション結果とを機能毎にブロック化したデー
タベースを有し、新規回路図の設計仕様に応じて前記デ
ータベースの変更と結合とにより前記新規回路図の設計
および検証を行なうことを特徴としている。
【００１０】ゲートアレイ下地の初期設定条件を行なう
初期設定手段と；ライブラリから機能ブロックを読み出
し、回路変更と登録を行なう機能設定手段と；検証用ラ
イブラリから回路検証ブロックを読み出し、検証手順の
変更と登録を行なう回路検証設定手段と；前記機能設定
部で登録した回路データを結合し、回路図を合成する論
理結合設定手段と；前記回路検証設定部で登録した回路
検証データを結合し、シミュレーションを実行するシミ
ュレーション結合設定手段と；を有し、これら手段をコ
ンソール上で実行させることを特徴としている。
初期設定手段と；ライブラリから機能ブロックを読み出
し、回路変更と登録を行なう機能設定手段と；検証用ラ
イブラリから回路検証ブロックを読み出し、検証手順の
変更と登録を行なう回路検証設定手段と；前記機能設定
部で登録した回路データを結合し、回路図を合成する論
理結合設定手段と；前記回路検証設定部で登録した回路
検証データを結合し、シミュレーションを実行するシミ
ュレーション結合設定手段と；を有し、これら手段をコ
ンソール上で実行させることを特徴としている。
【００１１】前記初期設定手段が、前記ゲートアレイ下
地のレベル設定と、ライブラリのバージョン設定と、外
部端子の設定と、品名コードの設定とを行なう機能を備
えたことを特徴としている。
地のレベル設定と、ライブラリのバージョン設定と、外
部端子の設定と、品名コードの設定とを行なう機能を備
えたことを特徴としている。
【００１２】前記機能設定手段が、標準回路のデータを
有する機能ライブラリと、標準論理素子のデータを有す
る標準ライブラリと、これらライブラリからデータを読
み出し回路変更と登録を行なうワークライブラリとを備
えたことを特徴としている。
有する機能ライブラリと、標準論理素子のデータを有す
る標準ライブラリと、これらライブラリからデータを読
み出し回路変更と登録を行なうワークライブラリとを備
えたことを特徴としている。
【００１３】前記回路検証設定手段が、論理検証用のテ
ストパターンを有するテストベンチライブラリと、標準
論理素子のデータを有する標準ライブラリと、これらラ
イブラリからデータを読み出しテストパターンの変更と
登録を行なうワークライブラリと、事前シミュレーショ
ンを行なう簡易シミュレータとを備えたことを特徴とし
ている。
ストパターンを有するテストベンチライブラリと、標準
論理素子のデータを有する標準ライブラリと、これらラ
イブラリからデータを読み出しテストパターンの変更と
登録を行なうワークライブラリと、事前シミュレーショ
ンを行なう簡易シミュレータとを備えたことを特徴とし
ている。
【００１４】
【発明の実施の形態】次に、本発明の実施の形態につい
て図面を参照して説明する。
て図面を参照して説明する。
【００１５】図１は本発明のゲートアレイ設計シミュレ
ータの一つの実施の形態を示す機能ブロック図である。
機能ブロック毎にデータベース化された回路図および検
証用のテストパターンと簡易シミュレータとを有し、ゲ
ートアレイ設計仕様書に基づきコンソール画面上で、デ
ータベースから抽出した回路図の変更と結合が可能にな
る。回路検証についても同様で入出力端子の変更並びに
結合により機能チェックが短時間で可能となる。
ータの一つの実施の形態を示す機能ブロック図である。
機能ブロック毎にデータベース化された回路図および検
証用のテストパターンと簡易シミュレータとを有し、ゲ
ートアレイ設計仕様書に基づきコンソール画面上で、デ
ータベースから抽出した回路図の変更と結合が可能にな
る。回路検証についても同様で入出力端子の変更並びに
結合により機能チェックが短時間で可能となる。
【００１６】図１に示す本実施の形態は、ゲートアレイ
下地のレベル設定、ライブラリのバージョンや外部端子
の設定等の初期条件を決める初期設定部１と、機能ライ
ブラリから必要な回路を読み出し、アンドゲート等の標
準論理素子である部品を標準ライブラリから選択し、こ
れらをワークライブラリで回路変更と回路登録を行なう
機能設定部２と、テストベンチライブラリから回路の論
理検証用のテストパターンを読み出しテストベンチを設
定し、必要な部品を標準ライブラリから選択し、テスト
ベンチ変更後簡易シミュレータによる回路検証と登録を
行なう回路検証設定部３と、機能設定部２で回路登録さ
れたデータから必要な回路を論理合成用ライブラリによ
り論理合成および変更を行ない合成登録する論理結合設
定部４と、回路検証設定部３で回路検証登録されたデー
タおよび論理結合設定部４で合成登録されたデータから
必要な回路検証をシミュレーション用ライブラリにより
テストベンチを変更しかつ簡易シミュレータにより処理
し、これらの検証登録を行なうシミュレーション結合設
定部５とから構成されている。
下地のレベル設定、ライブラリのバージョンや外部端子
の設定等の初期条件を決める初期設定部１と、機能ライ
ブラリから必要な回路を読み出し、アンドゲート等の標
準論理素子である部品を標準ライブラリから選択し、こ
れらをワークライブラリで回路変更と回路登録を行なう
機能設定部２と、テストベンチライブラリから回路の論
理検証用のテストパターンを読み出しテストベンチを設
定し、必要な部品を標準ライブラリから選択し、テスト
ベンチ変更後簡易シミュレータによる回路検証と登録を
行なう回路検証設定部３と、機能設定部２で回路登録さ
れたデータから必要な回路を論理合成用ライブラリによ
り論理合成および変更を行ない合成登録する論理結合設
定部４と、回路検証設定部３で回路検証登録されたデー
タおよび論理結合設定部４で合成登録されたデータから
必要な回路検証をシミュレーション用ライブラリにより
テストベンチを変更しかつ簡易シミュレータにより処理
し、これらの検証登録を行なうシミュレーション結合設
定部５とから構成されている。
【００１７】この初期設定部１では、ゲートアレイ下地
に対しＣＭＯＳやＴＴＬ等の論理素子レベルの設定、こ
れら論理素子のライブラリバージョン（例えばＣＭＯＳ
８等）の設定、ゲートアレイの外部端子の設定を決める
ことで、ゲートアレイの下地を設定する。
に対しＣＭＯＳやＴＴＬ等の論理素子レベルの設定、こ
れら論理素子のライブラリバージョン（例えばＣＭＯＳ
８等）の設定、ゲートアレイの外部端子の設定を決める
ことで、ゲートアレイの下地を設定する。
【００１８】機能設定部２では、データベース化された
実績ある回路の機能ブロック、例えばＢ８ＺＳ（Ｂｉｐ
ｏｌａｒ ｗｉｔｈ ８ Ｚｅｒｏｓ Ｓｕｂｓｔｉｔ
ｕｔｉｏｎ Ｃｏｄｅｓ）符号、ＡＭＩ（Ａｌｔｅｒｎ
ａｔｅ Ｍａｒｋ Ｉｎｖｅｒｓｉｏｎ Ｃｏｄｅｓ）
符号、ＣＭＩ（Ｃｏｄｅｄ Ｍａｒｋ Ｉｎｖｅｒｓｉ
ｏｎ Ｃｏｄｅｓ）符号の符号変換回路やバッファメモ
リ回路等を選び出し、ゲートアレイ設計仕様書にそって
機能端子の変更を行なう。既存のデータベースから選択
できるので、最初から回路図入力を行なったり、既存デ
ータを探し出しそのデータから必要な機能マクロをコピ
ーしたり、変更して使用する必要がなくなり、機能漏れ
等の不具合も無くなる。
実績ある回路の機能ブロック、例えばＢ８ＺＳ（Ｂｉｐ
ｏｌａｒ ｗｉｔｈ ８ Ｚｅｒｏｓ Ｓｕｂｓｔｉｔ
ｕｔｉｏｎ Ｃｏｄｅｓ）符号、ＡＭＩ（Ａｌｔｅｒｎ
ａｔｅ Ｍａｒｋ Ｉｎｖｅｒｓｉｏｎ Ｃｏｄｅｓ）
符号、ＣＭＩ（Ｃｏｄｅｄ Ｍａｒｋ Ｉｎｖｅｒｓｉ
ｏｎ Ｃｏｄｅｓ）符号の符号変換回路やバッファメモ
リ回路等を選び出し、ゲートアレイ設計仕様書にそって
機能端子の変更を行なう。既存のデータベースから選択
できるので、最初から回路図入力を行なったり、既存デ
ータを探し出しそのデータから必要な機能マクロをコピ
ーしたり、変更して使用する必要がなくなり、機能漏れ
等の不具合も無くなる。
【００１９】回路検証設定部３では、データベース化さ
れた実績ある回路の機能ブロックのシミュレーション用
テストパターンを選び出し、ゲートアレイ設計仕様書に
そって入力端子を合わせる等の変更を行なう。従って、
最初からテストパターンを入力したり、既存データから
必要なシミュレーション用テストパターンをコピーして
変更すると云った手順が無くなり、また検証漏れ等の不
具合が無くなる。
れた実績ある回路の機能ブロックのシミュレーション用
テストパターンを選び出し、ゲートアレイ設計仕様書に
そって入力端子を合わせる等の変更を行なう。従って、
最初からテストパターンを入力したり、既存データから
必要なシミュレーション用テストパターンをコピーして
変更すると云った手順が無くなり、また検証漏れ等の不
具合が無くなる。
【００２０】論理結合設定部４およびシミュレーション
結合設定部５では、上述のデータベースから選び出した
変更後の回路図並びにシミュレーション用テストパター
ンをコンソール画面上のワークエリア内で結合させるこ
とができる。
結合設定部５では、上述のデータベースから選び出した
変更後の回路図並びにシミュレーション用テストパター
ンをコンソール画面上のワークエリア内で結合させるこ
とができる。
【００２１】図２は図１の動作を示すフローチャートで
ある。
ある。
【００２２】次に、図１および図２を参照して本実施の
形態の動作をより詳細に説明する。
形態の動作をより詳細に説明する。
【００２３】図２において、＜初期設定＞のブロックは
ゲートアレイの下地を決める初期設定のフローである。
ゲートアレイの下地を決める初期設定のフローである。
【００２４】このブロックではまずＣＭＯＳ，ＴＴＬ等
のいずれかのレベルを設定し（ステップ１：Ｓ１）、次
に使用セル数の容量を決めるためのＣＭＯＳ８等のライ
ブラリバージョン（Ｖｅｒｓｉｏｎ）を設定する（ステ
ップ２：Ｓ２）。その後、入出力用の外部端子を設定し
（ステップ３：Ｓ３）、品名コード設定の仮登録を行な
う（ステップ４：Ｓ４）。ステップ５（Ｓ５）で初期設
定完了の判断を行ない、初期設定完了の確認後次の＜機
能設定＞のブロックへ進む。但し、途中で入力ミス等が
あるときはステップ１に戻る。
のいずれかのレベルを設定し（ステップ１：Ｓ１）、次
に使用セル数の容量を決めるためのＣＭＯＳ８等のライ
ブラリバージョン（Ｖｅｒｓｉｏｎ）を設定する（ステ
ップ２：Ｓ２）。その後、入出力用の外部端子を設定し
（ステップ３：Ｓ３）、品名コード設定の仮登録を行な
う（ステップ４：Ｓ４）。ステップ５（Ｓ５）で初期設
定完了の判断を行ない、初期設定完了の確認後次の＜機
能設定＞のブロックへ進む。但し、途中で入力ミス等が
あるときはステップ１に戻る。
【００２５】＜機能設定＞のブロックは既設計回路のデ
ータベースを呼び出し登録するフローである。実績のあ
るゲートアレイ回路図から機能毎に分割したデータ（回
路図）、例えば、Ｂ８ＺＳ，Ｂｕｆｆｅｒ Ｍｅｍｏｒ
ｙ等を登録させておく。ゲートアレイ設計仕様書に基づ
いて、これらの予め登録してある機能ブロックから必要
なデータ（回路図）を読み出し（ステップ６：Ｓ６）、
外部・内部端子の設定および機能追加等の変更を行ない
（ステップ７：Ｓ７）、これらのデータを登録しておく
（ステップ８：Ｓ８）。ステップ９（Ｓ９）でブロック
毎の機能設定完了の判断を行ない、機能設定完了の確認
後次の＜回路検証設定＞のブロックへ進む。但し、この
時点で設定ミスがあればステップ６に戻る。
ータベースを呼び出し登録するフローである。実績のあ
るゲートアレイ回路図から機能毎に分割したデータ（回
路図）、例えば、Ｂ８ＺＳ，Ｂｕｆｆｅｒ Ｍｅｍｏｒ
ｙ等を登録させておく。ゲートアレイ設計仕様書に基づ
いて、これらの予め登録してある機能ブロックから必要
なデータ（回路図）を読み出し（ステップ６：Ｓ６）、
外部・内部端子の設定および機能追加等の変更を行ない
（ステップ７：Ｓ７）、これらのデータを登録しておく
（ステップ８：Ｓ８）。ステップ９（Ｓ９）でブロック
毎の機能設定完了の判断を行ない、機能設定完了の確認
後次の＜回路検証設定＞のブロックへ進む。但し、この
時点で設定ミスがあればステップ６に戻る。
【００２６】＜回路検証設定＞のブロックは既設計回路
による回路検証のデータベースを呼び出し登録するフロ
ーである。実績のあるゲートアレイのシミュレーション
用テストパターンから機能毎に分割したシミュレーショ
ン用テストパターン、例えばＢ８ＺＳ，Ｂｕｆｆｅｒ
Ｍｅｍｏｒｙ等を登録させておく。回路図に基づいて必
要な回路検証ブロックのシミュレーション用テストパタ
ーンを読み出し（ステップ１０：Ｓ１０）、外部・内部
端子の設定および機能追加等の変更を行ない（ステップ
１１：Ｓ１１）、これらのデータを登録しておく（ステ
ップ１２：Ｓ１２）。
による回路検証のデータベースを呼び出し登録するフロ
ーである。実績のあるゲートアレイのシミュレーション
用テストパターンから機能毎に分割したシミュレーショ
ン用テストパターン、例えばＢ８ＺＳ，Ｂｕｆｆｅｒ
Ｍｅｍｏｒｙ等を登録させておく。回路図に基づいて必
要な回路検証ブロックのシミュレーション用テストパタ
ーンを読み出し（ステップ１０：Ｓ１０）、外部・内部
端子の設定および機能追加等の変更を行ない（ステップ
１１：Ｓ１１）、これらのデータを登録しておく（ステ
ップ１２：Ｓ１２）。
【００２７】ステップ１３（Ｓ１３）で回路検証設定完
了の判断を行ない、回路検証設定完了の確認後次の＜結
合設定＞のブロックへ進む。但し、この時点で設定ミス
があればステップ１０に戻る。
了の判断を行ない、回路検証設定完了の確認後次の＜結
合設定＞のブロックへ進む。但し、この時点で設定ミス
があればステップ１０に戻る。
【００２８】＜結合設定＞のブロックは回路図と回路検
証との各々の結合設定を行なうフローである。回路図の
結合は、ステップ１４（Ｓ１４）で機能ブロックの読み
出しを行ない、コンソールのワークエリア内で機能ブロ
ックの結合を行なう（ステップ１５：Ｓ１５）。変更が
あれば変更処理を行なう（ステップ１６：Ｓ１６）。
証との各々の結合設定を行なうフローである。回路図の
結合は、ステップ１４（Ｓ１４）で機能ブロックの読み
出しを行ない、コンソールのワークエリア内で機能ブロ
ックの結合を行なう（ステップ１５：Ｓ１５）。変更が
あれば変更処理を行なう（ステップ１６：Ｓ１６）。
【００２９】ステップ１７（Ｓ１７）で回路図の完了の
判断を行ない、回路図完了の確認後、登録を行なう（ス
テップ１８：Ｓ１８）。但し、この時点で回路図が完了
していなければステップ１４に戻る。
判断を行ない、回路図完了の確認後、登録を行なう（ス
テップ１８：Ｓ１８）。但し、この時点で回路図が完了
していなければステップ１４に戻る。
【００３０】ステップ１９（Ｓ１９）では回路検証ブロ
ックの読み出しを行ない、コンソールのワークエリア内
で回路検証ブロックの結合を行なう（ステップ２０：Ｓ
２０）。
ックの読み出しを行ない、コンソールのワークエリア内
で回路検証ブロックの結合を行なう（ステップ２０：Ｓ
２０）。
【００３１】変更があれば変更処理を行なう（ステップ
２１：Ｓ２１）。ステップ２２（Ｓ２２）で回路検証完
了の判断を行ない、回路検証完了確認後登録を行ない
（ステップ２３：Ｓ２３）、処理を終了する。但し、ス
テップ２２で回路検証が完了していない場合はステップ
１９に戻る。上述の動作をコンソールの画面上でモニタ
しながら行なうことができる。
２１：Ｓ２１）。ステップ２２（Ｓ２２）で回路検証完
了の判断を行ない、回路検証完了確認後登録を行ない
（ステップ２３：Ｓ２３）、処理を終了する。但し、ス
テップ２２で回路検証が完了していない場合はステップ
１９に戻る。上述の動作をコンソールの画面上でモニタ
しながら行なうことができる。
【００３２】
【発明の効果】以上説明したように、本発明のゲートア
レイ設計シミュレータは、既設計の回路図が機能ブロッ
ク毎にデータベース化され、かつ回路検証用のテストパ
ターンも機能ブロック毎にデータベース化されているの
で、ゲートアレイ設計仕様書にもとづく新規の回路図作
成および回路検証用のテストパターンもこれら機能ブロ
ックを任意に変更および結合させることにより品質の安
定した回路を簡易的に設計できるという効果を有してい
る。
レイ設計シミュレータは、既設計の回路図が機能ブロッ
ク毎にデータベース化され、かつ回路検証用のテストパ
ターンも機能ブロック毎にデータベース化されているの
で、ゲートアレイ設計仕様書にもとづく新規の回路図作
成および回路検証用のテストパターンもこれら機能ブロ
ックを任意に変更および結合させることにより品質の安
定した回路を簡易的に設計できるという効果を有してい
る。
【図１】本発明のゲートアレイ設計シミュレータの一つ
の実施の形態を示す機能ブロック図である。
の実施の形態を示す機能ブロック図である。
【図２】図１の動作を示すフローチャートである。
１ 初期設定部 ２ 機能設定部 ３ 回路検証設定部 ４ 論理結合設定部 ５ シミュレーション結合設定部
Claims (5)
- 【請求項１】 設計済みの回路図とこれを検証したシミ
ュレーション結果とを機能毎にブロック化したデータベ
ースを有し、新規回路図の設計仕様に応じて前記データ
ベースの変更と結合とにより前記新規回路図の設計およ
び検証を行なうことを特徴とするゲートアレイ設計シミ
ュレータ。 - 【請求項２】 ゲートアレイ下地の初期設定条件を行な
う初期設定手段と；ライブラリから機能ブロックを読み
出し、回路変更と登録を行なう機能設定手段と；検証用
ライブラリから回路検証ブロックを読み出し、検証手順
の変更と登録を行なう回路検証設定手段と；前記機能設
定部で登録した回路データを結合し、回路図を合成する
論理結合設定手段と；前記回路検証設定部で登録した回
路検証データを結合し、シミュレーションを実行するシ
ミュレーション結合設定手段と；を有し、これら手段を
コンソール上で実行させることを特徴とするゲートアレ
イ設計シミュレータ。 - 【請求項３】 前記初期設定手段が、 前記ゲートアレイ下地のレベル設定と、ライブラリのバ
ージョン設定と、外部端子の設定と、品名コードの設定
とを行なう機能を備えたことを特徴とする請求項２記載
のゲートアレイ設計シミュレータ。 - 【請求項４】 前記機能設定手段が、 標準回路のデータを有する機能ライブラリと、標準論理
素子のデータを有する標準ライブラリと、これらライブ
ラリからデータを読み出し回路変更と登録を行なうワー
クライブラリとを備えたことを特徴とする請求項２又は
請求項３記載のゲートアレイ設計シミュレータ。 - 【請求項５】 前記回路検証設定手段が、 論理検証用のテストパターンを有するテストベンチライ
ブラリと、標準論理素子のデータを有する標準ライブラ
リと、これらライブラリからデータを読み出しテストパ
ターンの変更と登録を行なうワークライブラリと、事前
シミュレーションを行なう簡易シミュレータとを備えた
ことを特徴とする請求項２，３又は４記載のゲートアレ
イ設計シミュレータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9122024A JPH10312405A (ja) | 1997-05-13 | 1997-05-13 | ゲートアレイ設計シミュレータ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9122024A JPH10312405A (ja) | 1997-05-13 | 1997-05-13 | ゲートアレイ設計シミュレータ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10312405A true JPH10312405A (ja) | 1998-11-24 |
Family
ID=14825708
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9122024A Pending JPH10312405A (ja) | 1997-05-13 | 1997-05-13 | ゲートアレイ設計シミュレータ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10312405A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100488803B1 (ko) * | 2002-12-12 | 2005-05-12 | 한국전자통신연구원 | 가상블록을 이용한 시뮬레이션 장치 및 방법 |
| JP2006153604A (ja) * | 2004-11-29 | 2006-06-15 | Fujitsu Ltd | テストパターン生成装置、回路設計装置、テストパターン生成方法、回路設計方法、テストパターン生成プログラム、回路設計プログラム |
| JP2008276628A (ja) * | 2007-05-02 | 2008-11-13 | Sony Corp | 回路最適化情報管理装置およびその方法、並びにプログラム |
-
1997
- 1997-05-13 JP JP9122024A patent/JPH10312405A/ja active Pending
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100488803B1 (ko) * | 2002-12-12 | 2005-05-12 | 한국전자통신연구원 | 가상블록을 이용한 시뮬레이션 장치 및 방법 |
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| JP4588421B2 (ja) * | 2004-11-29 | 2010-12-01 | 富士通株式会社 | テストパターン生成装置、回路設計装置、テストパターン生成方法、回路設計方法、テストパターン生成プログラム、回路設計プログラム |
| JP2008276628A (ja) * | 2007-05-02 | 2008-11-13 | Sony Corp | 回路最適化情報管理装置およびその方法、並びにプログラム |
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