JP2003028936A - 半導体装置のテストパターン編集方法 - Google Patents

Abstract

(57)【要約】 【課題】 複数の機能ブロックを有する半導体装置につ
いて、各機能ブロックのテストパターン数の増加を抑制
する。 【解決手段】 機能ブロックを検証するために使用され
るテストパターンを編集する方法であって、半導体装置
のピンと各機能ブロックの関係を明確にする第１のステ
ップと、各機能ブロック単位でテストパターンを分類す
る第２のステップと、各機能ブロック間の情報から合成
する対象の機能ブロックを選択する第３のステップと、
選択された合成対象機能ブロックにおいて合成できるテ
ストパターンを分類する第４のステップと、選択された
合成対象機能ブロックにおいてテストパターンを合成す
る第５のステップと、合成したテストパターンを検証す
る第６のステップからなる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、複数の機能ブロ
ックを有する半導体装置について、各機能ブロックを検
証するために使用するテストパターンの編集方法に関す
るものである。

【０００２】

【従来の技術】従来、半導体装置の設計は、一部門で行
われることがほとんどであったが、近年では、半導体装
置回路を構成する機能ブロック単位に、複数の部門で設
計されることが多くなってきた。その結果、各部門毎に
半導体装置の機能検証が実施されることになり、ひいて
は、検証用パターンも機能ブロック毎に作成されること
になってきた。一方、設計の一部門で設計する場合でも
同様に、半導体装置回路を構成する機能ブロックが多く
なると、半導体装置の機能検証を実施する場合に、全機
能ブロックを一度に詳細に機能検証するのではなく、機
能ブロック単位での検証を実施するのが一般である。こ
の場合でも、各機能ブロック毎に検証用パターンが作成
されることになる。

【０００３】

【発明が解決しようとする課題】このように、旧来は、
一つの半導体装置に関して全体を検証する検証用パター
ンはせいぜい数十本以下であったのが、近年は、各機能
ブロック毎に、けた違いの検証用パターンが生み出され
る場合が出てきている。その上、半導体装置の開発工期
が短くなってきて、検証用パターンの作成に十分な時間
を割けないという問題も生じてきている。

【０００４】一般に、この検証用パターンを変換して出
荷テスト用のテストパターンを作成しているので、検証
用パターン数の増加は、テストパターン数の増加を招く
ことになる。そして、テストパターン数が増加すると、
半導体測定装置のテストパターンのためのメモリ不足、
テスト時間の増加という問題が発生する。さらに、検査
用パターンからテストパターンへの変換の煩雑さ、ある
いは出来上がったテストパターンの取り扱いの煩雑さに
伴って、種々のミスを発生させることとなっている。

【０００５】この発明は上記のような問題点を解消する
ものであり、検証用パターン数若しくはテストパターン
数の増加を抑制することを目的とし、その解決策とし
て、テストパターンを修正・合成かつ再検証するテスト
パターン編集方法を提供するものである。

【０００６】

【課題を解決するための手段】請求項１の発明は、複数
の機能ブロックを有する半導体装置に関して、各機能ブ
ロックを検証するために使用されるテストパターンを編
集する方法であって、半導体装置のピンと各機能ブロッ
クの関係を明確にする第１のステップと、各機能ブロッ
ク単位でテストパターンを分類する第２のステップと、
各機能ブロック間の情報から合成する対象の機能ブロッ
クを選択する第３のステップと、選択された合成対象機
能ブロックにおいて合成できるテストパターンを分類す
る第４のステップと、選択された合成対象機能ブロック
においてテストパターンを合成する第５のステップから
なることを特徴とする。

【０００７】請求項２の発明は、請求項１の発明におい
て、第１のステップは、半導体装置のピンを、全ての機
能ブロックで使用しているピンα、複数の機能ブロック
で使用しているピンβ、一つの機能ブロックで使用して
いるピンγに分類することを特徴とする。

【０００８】請求項３の発明は、請求項１の発明におい
て、第２のステップは、着目する機能ブロック以外の入
力信号値が等しく出力信号値が“Ｘ”即ち測定しなくて
良いという条件、テストする際の周波数、及びタイミン
グ条件によってテストパターンを分類することを特徴と
する。

【０００９】請求項４の発明は、請求項３の発明におい
て、テストパターンを分類する際、着目する機能ブロッ
ク以外の入力信号値を修正してテストパターンを分類す
ることを特徴とする。

【００１０】請求項５の発明は、請求項２の発明におい
て、第４のステップは、テストパターンのグループの中
の任意の｛ｘ｝と｛ｙ｝に対して、第１のステップの共
通ピンα及びβで該当があれば、そのピンα、βの入力
信号、タイミングについて一致しているか否かを確認
し、一致した場合は、それ以外のピンδの信号値、タイ
ミングが一致しているか否かを確認し、一致した場合に
合成可能なグループとして分類することを特徴とする。

【００１１】請求項６の発明は、請求項５の発明におい
て、合成可能なグループとして分類する際、信号値又は
タイミングが一致しない場合、信号値又はタイミングが
一致するように修正することを特徴とする。

【００１２】請求項７の発明は、請求項１の発明におい
て、第５のステップは、タイミング条件を見ながら、各
機能ブロック毎で合成した後、機能ブロック同士の合成
を実施し、最終周期が異なる場合は、短い方にダミーを
加えることを特徴とする。

【００１３】請求項８の発明は、請求項１の発明におい
て、第５のステップで、圧縮記述を有するテストパター
ンが存在する場合、各々のテストパターンを相互に展開
又は編集してテストパターンを合成することを特徴とす
る。

【００１４】請求項９の発明は、請求項１の発明におい
て、合成したテストパターンに対して、シミュレーショ
ンパターンに戻し、シミュレーションを実施することを
特徴とする。

【００１５】請求項１０の発明は、請求項１の発明にお
いて、合成したテストパターンに対して、半導体測定装
置により再検証し、また期待値の取り込みを行うことを
特徴とする。

【００１６】

【発明の実施の形態】実施の形態１．図２は、この発明
の実施の形態によるテストパターン編集方法が適用され
る半導体装置を示すブロック図である。図２において、
半導体装置１００は、複数の機能ブロックＸ，Ｙ，Ｚ，
・・・を有しており、機能ブロックＸに関しては例えば
入出力ピンIN1,IN2,・・・,IN5,OUT4が接続され、機能ブロ
ックＹに関しては入出力ピンIN5,IN6,OUT5が接続されて
いる。なお、V1,V2,V3は電源ピン等の全ての機能ブロッ
クに共通のピンである。

【００１７】次に、各機能ブロックに対して作成される
検証用パターンと、テストパターンに関しての定義及び
説明を行う。

【００１８】論理シミュレーションに使用したイベント
記述の検証用パターンをシミュレーションパターンと呼
び、シミュレーションパターンから周期毎にサンプリン
グされ半導体測定装置（テスタ）に使用されるフォーマ
ットに変換されたものをテストパターンと呼ぶことにす
る。但し、ここでは、テストパターンは、特定のテスタ
に限定するものでなく、共通的なものとして捕らえても
差し支えない。以下の実施の形態の説明において、テス
トパターンの方が説明し易いので、テストパターンを使
って説明するが、本質的にシミュレーションパターンも
同様のことが言え、異なる場合だけ明示する。

【００１９】図３はテストパターンの記述例を示す図で
ある。図３のように、テストパターンの記述には、
（Ａ）と（Ｂ）の２種類がある。（Ａ）の場合は、半導
体装置ピン（ここでは、図２の半導体装置にアクセスす
る全ピンのこと）に対して周期毎に全て値が設定されて
いる。（Ｂ）の場合は、該当する機能ブロック（ここで
は機能ブロックＸ）についてのピンと共通ピンに対して
のみ値が設定されている。なお、（Ａ）の場合、着目す
る機能ブロックＸ以外のＰ範囲に関し、入力については
その値は固定値であり、出力についてはdon't care
（“Ｘ”と記す）であることがほとんどである。

【００２０】図４は図３のテストパターンのタイミング
情報を示す図である。図４において、タイミングが１
（ＴＧ１）の場合、テストレート（周波数）は１０ｎｓ
であり、ＩＮ１ピンへの入力はＮＲＺ（Non Return to
Zero）信号で立上がりが４ｎｓを意味し、また、ＩＮ２
ピンへの入力はＲ０（Return to ０）信号で立上がりが
０ｎｓ，立ち下がりが５ｎｓを意味している。

【００２１】図５はシミュレーションパターンの記述例
を示す図であり、図３のテストパターン（図４のタイミ
ング情報）に対応したものである。１：ＩＮ１，２：Ｉ
Ｎ２，・・・は信号番号の定義を意味し、信号番号、変
化時刻、信号値がイベントに基づいて記述されている。

【００２２】次に、この発明の実施の形態１によるテス
トパターン編集方法の手順を、図１のフローチャートに
基づいて説明する。

【００２３】（ステップ１）．まず、全半導体装置ピン
に対して３種類のピンの用途（下記の、、）を明
らかにする。すなわち、直接入力あるいは半導体装置設
計のＣＡＤデータの情報に基づいて、半導体装置ピンと
機能ブロックの関係を明確にしておく。 全ての機能ブロックで使用しているピンα 複数の機能ブロックで使用しているピンβ（どの機
能ブロックで使用しているかを明確にする） 一つの機能ブロックで使用しているピンγ 例えば、図２の半導体装置１００において、Ｖ１，Ｖ
２，Ｖ３は全機能ブロックで使用しているピンαとし
て、ＩＮ５は複数の機能ブロックＸ，Ｙで使用している
ピンβとして、ＩＮ１，ＩＮ２，ＯＵＴ４は一の機能ブ
ロックＸで使用しているピンγとして分類される。

【００２４】（ステップ２）．次に、順に１つの機能ブ
ロックに着目し、着目した機能ブロック以外の入力信号
値が等しく、出力信号値がdon't careであるという条件
（テストパターンが図３の（Ｂ）の場合、設定されてい
ない信号は同じと見なされる）によって、更に、テスト
する際の周波数、タイミング条件によって、テストパタ
ーンを分類する。図６は上述の条件によってテストパタ
ーンを分類した結果を示す例示図である。グループ１、
２は機能ブロックＸに着目（ＴＧ＝１、２）し、グルー
プ３は機能ブロック３に着目（ＴＧ＝１）して分類した
結果を示す。ここで、異なるグループに分類されても、
入力信号値を変更したい場合は、信号値を変更してグル
ープを変えることができる。また、テストパターンが図
３の（Ｂ）の場合も、設定されていない信号を設定する
ことができるし、また、放置することもできる。

【００２５】（ステップ３）．テストパターンを合成で
きる機能ブロックの組み合わせ又は合成すべきでない機
能ブロックの組み合わせが予め分かっている場合、ま
た、合成対象から外したいテストパターンがある場合、
外部からその情報を与える。例えば、図２の半導体装置
１００において、機能ブロックＸと機能ブロックＺとは
相互に干渉する可能性が高いとして、当該２つの機能ブ
ロックの組み合わせを外す場合等である。

【００２６】（ステップ４）．上記のように、ステップ
３の条件を満足する、合成を試みる機能ブロックの組み
合わせ（例えば機能ブロックＸ，Ｙ）の候補が抽出され
ると、当該候補の機能ブロックにおけるステップ２のグ
ループ単位で、合成できるテストパターンを分類する。
仮に、その単位を機能ブロックＸと機能ブロックＹのテ
ストパターンのグループ｛ｘ１，…，ｘｎ｝と｛ｙ１，
…，ｙｍ｝とする。このグループの中から、任意の
｛ｘ｝と｛ｙ｝に対して、ステップ１の共通ピンα及び
βで該当があれば、そのピンα、βの入力信号、タイミ
ング（周期、波形）について一致しているか否かを確認
する。一致していない場合は、メッセージ出力し、信号
値を変更するか、別のグループとして処理する。一致し
た場合は、更に、機能ブロックＸと機能ブロックＹ以外
のピンδの信号値と、タイミング（波形）が一致してい
るか否かを確認し、合成可能なグループとして分類す
る。ここで、タイミングが一致していない場合、外部よ
り修正を加えることができる。

【００２７】（ステップ５）．ステップ４により同一グ
ループとなったテストパターンを合成する。仮に、｛ｘ
１，ｘ２｝と｛ｙ１｝が合成可能なグループとして同一
グループとなったとする。まず、最初の合成は、各機能
ブロック毎に実施する。この例では、機能ブロックＸ，
機能ブロックＹで合成を実施するので、図７（ａ）に示
すように機能ブロックＸのテストパターンｘ１の後ろに
テストパターンｘ２が繋がれる。機能ブロックＹの場合
はテストパターンｙ１のみ存在するので図７（ｂ）に示
すようになる．次に、図７（ｃ）に示すように機能ブロ
ック同士の合成を実施する。この例では、機能ブロック
Ｘのテストパターン（ｘ１＋ｘ２）と機能ブロックＹの
テストパターンｙ１が合成される。この時、最終周期
（シミュレーションパターンの場合は時間）が異なる場
合は、短い方にダミー（信号はホールド状態）を加え
る。こうして、同一グループの合成がすんだら、更に、
タイミング（周期）の異なるグループのものを繋いでい
く。例えば、図７（ｃ）の場合、テストパターン（ｘ
１，ｘ２）とテストパターンｙ１の後に、タイミングを
切り換えて（ＴＧ１→ＴＧ２）、テストパターンｘ３と
テストパターンｙ２の合成したものを繋げる。こうし
て、機能ブロックＸと機能ブロックＹに関しての合成が
できあがる。なお、合成した情報はレポートとして出力
する。また、合成したくない場合は、取りやめることが
できる。

【００２８】（ステップ６）．更に合成を続けたい場
合、ステップ４に戻って合成を掛けることができる。従
って、最初のテストパターンから考えると、３つ以上の
複数ブロックの合成も可能であることになる。ただし、
ステップ５の合成において、異なるタイミングのものも
合成すると、複数ブロックの合成が実行し辛くなるの
で、複数ブロックの合成の場合、タイミングは後からス
テップ８で処理する。

【００２９】（ステップ７）．合成したテストパターン
に対して、シミュレーションパターンに戻して論理シミ
ュレーションを実施し、期待値が変化していないこと、
不良検出率が低下していないことを確認する。この結
果、合成を中止することも出来る。この後、またステッ
プ４に戻って合成の処理を進めることができる。

【００３０】（ステップ８）．こうして出来上がったテ
ストパターンに対して、最後に単純に繋げて、１本にし
たい場合は、それも可能である。

【００３１】以上の処理において、テストパターンの中
身を確認し、修正を掛けることができ、また、検証しな
がら合成を進めていくことができるので、信頼性の高い
合成が実現できる。

【００３２】以上のように実施の形態１によれば、テス
トパターンを適切に編集及び合成し、その数を削減する
ことにより、テスト効率の良いテストパターンが作成で
きる効果がある。具体的には、機能ブロック毎に１つず
つテストしていたのが、同時にテスト実行できることに
なり、テスト時間が短縮される。同様に、テスタのパタ
ーンメモリも有効にパターンロードできることになり、
パターンメモリの使用領域が従来に比べて少なくなる。
また、テスタ固有のフォーマットにテストパターンを変
換する場合にも、その数の削減により作業が用意とな
り、ミスが低減される。更には、テスタ上で取り扱うテ
ストパターン数が減ることで、テスト作業時のテストパ
ターンの取り扱いミスが低減される。これは、テストパ
ターン数が多いとテスト抜けが懸念され、細心の注意が
必要となるためである。

【００３３】また、テストパターンは本来、１つの半導
体装置に対し、設計段階から十分なテスト容易化によ
り、最適なものが検討されるべきである。本実施の形態
によれば、機能の組み合わせでもって多機能なものを短
期に開発する場合に、各機能ブロックから持ち寄った検
証用パターンから、容易に半導体装置ピンに対するテス
トパターンを作成でき、またテスト効率の良いテストパ
ターンを作成することができる。

【００３４】実施の形態２．実施の形態１では、テスト
パターンとして単純なパターンを想定してきたが、実際
のテストパターンでは、テスタのパターンメモリの制限
から、ループ又はリピートと呼ばれる圧縮記述が行われ
ている。実施の形態２では、上記のような圧縮記述の場
合に対応して、実施の形態１のステップ５において、テ
ストパターンの合成に関する編集機能を追加したもので
ある。

【００３５】図８（ａ）は実施の形態２による編集を行
う前の圧縮記述を有するテストパターン、図８（ｂ）は
実施の形態２による編集を行った後のテストパターンを
示す図である。ここでは、合成しようとするテストパタ
ーン（≠シミュレーションパターン）にループ又はリピ
ートの記述を有する場合、以下に述べる処理を行う。

【００３６】（１）一方のテストパターンにループ又は
リピートの記述があり、他方のテストパターンにループ
又はリピートがない場合は、他方のテストパターンの当
該周期にダミーを挿入し、信号をホールド状態にさせて
おく。例えば、図８（ａ）の機能ブロックＸのａｂ間が
リピート１０回の場合、図８（ｂ）のように、機能ブロ
ックＸのリピート９回に対応する機能ブロックＹのテス
トパターンにダミーを挿入する。

【００３７】（２）両方のテストパターン共にリピート
の場合、共に２ベクタに展開し、リピート回数が少ない
方が、端数として２ベクタ目にダミーを挿入してホール
ド状態にする。例えば、図８（ａ）の機能ブロックＸの
ｃｄ間がリピート１１回、機能ブロックＹがリピート３
回の場合、図８（ｂ）のように、リピート回数の少ない
機能ブロックＹのテストパターンにダミーを挿入する。

【００３８】（３）両方のテストパターン共にループの
場合、ループベクタが同数なら、上記（２）と同様に処
理し、ループベクタが異なれば、最小公倍数のベクタ数
でループさせ、余ったベクタはダミーを挿入してベクタ
を合わす。例えば、図８（ａ）の機能ブロックＸのｅｆ
間が２ベクタでループ７回、機能ブロックＹが３ベクタ
でループ４回の場合、図８（ｂ）のように、共に６ベク
タでループを２回し、機能ブロックＹのテストパターン
にダミーを２ベクタ挿入する。

【００３９】（４）テストパターンの一方がリピート、
他方がループの場合、まずループ回数にリピートを合わ
せてリピートを展開、又はダミーも入れて処理し、リピ
ートに処理残のベクタがあった場合は、他方のループの
次にダミーを挿入する。例えば、図８（ａ）の機能ブロ
ックＸのｇｈ間がリピート２０回、機能ブロックＹが２
ベクタでループ８回の場合、図８（ｂ）のように、機能
ブロックＸのｇｈ間を３ベクタに展開し、２ベクタをル
ープ８回とし、残りの１ベクタをリピート４回として機
能ブロックＹのループ８回の次にダミーを挿入する。

【００４０】（５）上記（１）〜（４）で処理が定義さ
れていない場合は、当該部分のリピート又はループを一
旦、ＮＯＰ（圧縮記述のないベタパターン）に展開し
て、改めて圧縮する。

【００４１】上記処理を施しながら、テストパターンの
合成を実施する。この際、合成しないで単純にテストパ
ターンを繋いだ場合のベクタ数と、合成した結果のベク
タ数を比較して、最終的に合成するかどうかを選択でき
る。合成した場合は、テストパターン中にダミーを挿入
することから、再検証を必要とするため、シミュレーシ
ョンパターンに変換し、実施の形態１のステップ７の検
証を確実に実施することになる。

【００４２】実施の形態１では、圧縮記述を有するテス
トパターンを想定しておらず、俗に言うベタパターンの
ため、実質的にはテスタのパターンメモリに収まりきれ
ない場合が出てくる。これに対して、実施の形態２によ
れば、通常テスタで使用されている圧縮記述を有するテ
ストパターンを合成することができるので、より実効性
が高まる。またテスタのパターンメモリの不足解消に対
して、更に効果が高まる。

【００４３】実施の形態３．上記実施の形態では、ステ
ップ７における検証ツールとして論理シミュレーション
を使用したが、半導体装置の回路規模が大きい場合など
に対応して、シミュレーションの代わりにテスタを用い
て検証を実施し、更にテスタから期待値を新たに取り込
むことで期待値パターンを作成できるようにしたのが実
施の形態３である。

【００４４】図９は実施の形態３によるテストパターン
検証方法を示すフローチャートである、図９に基づい
て、実施の形態３の動作を以下説明する。実施の形態１
のテストパターンの合成（ステップ５及びステップ６）
が終了した後、検証を実施する段階に入ると、検証ツー
ルの選択を行う。ここで、論理シミュレーションが準備
できない場合などにテスタを選択すると、合成したテス
トパターンをテスタの専用記述に変換し、既に実機評価
等を終えた半導体装置においてＧＯ／ＮＧ判定の検証を
行うことができる（ステップ１０）。この場合、ＮＧな
らば合成したテストパターンに対して新しい期待値を取
り込むことで、期待値パターンを作成することが可能と
なる。

【００４５】上記実施の形態１及び２では、再検証にシ
ミュレーションを用いていたが、シミュレーションのモ
デルが準備出来ない場合、あるいは、合成により検証対
象の回路規模が大きくなり、シミュレーションの実行時
間が増加したり、実行できない場合、代わりにテスタを
用いることで、検証可能となる。更に、期待値の取り込
みも容易であることから、簡単にテストパターンの期待
値を修正することが可能となる。

【００４６】

【発明の効果】請求項１から請求項７の発明によれば、
テストパターンを適切に編集、合成し、その数を削減す
ることで、テスト効率の良いテストパターンが作成され
る。具体的には、複数の機能ブロック毎にテストしてい
たのが、同時にテスト実行できることになり、テスト時
間が短縮される。また、半導体測定装置のパターンメモ
リも有効にパターンロードできることになり、パターン
メモリの使用領域が従来に比べて少なくなる。更に、半
導体測定装置固有のフォーマットにテストパターンを変
換する場合にも、その数の削減により作業が用意とな
り、ミスが低減される。更には、半導体測定装置上で取
り扱うテストパターン数が減ることで、テスト作業時の
テストパターンの取り扱いミスが低減される。

【００４７】請求項８の発明によれば、通常テストで使
用されている圧縮記述を有するテストパターンを合成す
ることができるので、より実効性が高まる。また半導体
測定装置のパターンメモリの不足解消に対して効果が高
まる。

【００４８】請求項９の発明によれば、合成して出来た
テストパターンの再検証を実施することにより、信頼性
のあるテストパターンを作成することが出来る。

【００４９】請求項１０の発明によれば、シミュレーシ
ョンのモデルが準備出来ない場合、あるいは、合成によ
り検証対象の回路規模が大きくなり、シミュレーション
の実行時間が増加したり、実行できない場合、代わりに
半導体測定装置を用いることで、検証可能となる。ま
た、期待値の取り込みも容易であることから、簡単にテ
ストパターンの期待値を修正することが可能となる。

【図面の簡単な説明】

【図１】 この発明の実施の形態１によるテストパター
ン編集方法を説明するためのフローチャート図である。

【図２】 この発明の実施の形態によるテストパターン
編集方法が適用される半導体装置を示すブロック図であ
る。

【図３】 テストパターンの記述例を示す図である。

【図４】 図３のテストパターンのタイミング情報を示
す図である。

【図５】 シミュレーションパターンの記述例を示す図
である。

【図６】 テストパターンを分類した結果を示す図であ
る。

【図７】 選択された合成対象機能ブロックにおいて合
成できるテストパターンを分類し合成した図である。

【図８】 実施の形態２によるテストパターン編集を説
明するためのテストパターンを示す図である。

【図９】 実施の形態３によるテストパターン検証方法
を示すフローチャートである。

【符号の説明】

１００ 半導体装置。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 加茂 宣卓 東京都千代田区丸の内二丁目２番３号 三 菱電機株式会社内 Ｆターム(参考） 2G132 AA15 AB01 AC11 AE23 AG01 AL09 5B046 AA08 BA09 JA03 JA05 5B048 AA20 DD05 DD15

Claims (10)

【特許請求の範囲】
1. 【請求項１】 複数の機能ブロックを有する半導体装置
   に関して、各機能ブロックを検証するために使用される
   テストパターンを編集する方法であって、半導体装置の
   ピンと各機能ブロックの関係を明確にする第１のステッ
   プと、各機能ブロック単位でテストパターンを分類する
   第２のステップと、各機能ブロック間の情報から合成す
   る対象の機能ブロックを選択する第３のステップと、選
   択された合成対象機能ブロックにおいて合成できるテス
   トパターンを分類する第４のステップと、選択された合
   成対象機能ブロックにおいてテストパターンを合成する
   第５のステップからなる半導体装置のテストパターン編
   集方法。
2. 【請求項２】 上記第１のステップは、半導体装置のピ
   ンを、全ての機能ブロックで使用しているピンα、複数
   の機能ブロックで使用しているピンβ、一つの機能ブロ
   ックで使用しているピンγに分類することを特徴とする
   請求項１に記載の半導体装置のテストパターン編集方
   法。
3. 【請求項３】 上記第２のステップは、着目する機能ブ
   ロック以外の入力信号値が等しく出力信号値が“Ｘ”即
   ち測定しなくて良いという条件、テストする際の周波
   数、及びタイミング条件によってテストパターンを分類
   することを特徴とする請求項１に記載の半導体装置のテ
   ストパターン編集方法。
4. 【請求項４】 上記テストパターンを分類する際、着目
   する機能ブロック以外の入力信号値を修正してテストパ
   ターンを分類することを特徴とする請求項３に記載の半
   導体装置のテストパターン編集方法。
5. 【請求項５】 上記第４のステップは、テストパターン
   のグループの中の任意の｛ｘ｝と｛ｙ｝に対して、第１
   のステップの共通ピンα及びβで該当があれば、そのピ
   ンα、βの入力信号、タイミングについて一致している
   か否かを確認し、一致した場合は、それ以外のピンδの
   信号値、タイミングが一致しているか否かを確認し、一
   致した場合に合成可能なグループとして分類することを
   特徴とする請求項２に記載の半導体装置のテストパター
   ン編集方法。
6. 【請求項６】 上記合成可能なグループとして分類する
   際、信号値又はタイミングが一致しない場合、信号値又
   はタイミングが一致するように修正することを特徴とす
   る請求項５に記載の半導体装置のテストパターン編集方
   法。
7. 【請求項７】 上記第５のステップは、タイミング条件
   を見ながら、各機能ブロック毎で合成した後、機能ブロ
   ック同士の合成を実施し、最終周期が異なる場合は、短
   い方にダミーを加えることを特徴とする請求項１に記載
   の半導体装置のテストパターン編集方法。
8. 【請求項８】 上記第５のステップにおいて、圧縮記述
   を有するテストパターンが存在する場合、各々のテスト
   パターンを相互に展開又は編集してテストパターンを合
   成することを特徴とする請求項１に記載の半導体装置の
   テストパターン編集方法。
9. 【請求項９】 上記合成したテストパターンに対して、
   シミュレーションパターンに戻し、シミュレーションを
   実施することを特徴とする請求項１に記載の半導体装置
   のテストパターン編集方法。
10. 【請求項１０】 上記合成したテストパターンに対し
    て、半導体測定装置により再検証し、また期待値の取り
    込みを行うことを特徴とする請求項１に記載の半導体装
    置のテストパターン編集方法。