JPH03158779A - Ｌｓｉのテストパタン作成方式 - Google Patents
Ｌｓｉのテストパタン作成方式Info
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- JPH03158779A JPH03158779A JP1296756A JP29675689A JPH03158779A JP H03158779 A JPH03158779 A JP H03158779A JP 1296756 A JP1296756 A JP 1296756A JP 29675689 A JP29675689 A JP 29675689A JP H03158779 A JPH03158779 A JP H03158779A
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- 230000015572 biosynthetic process Effects 0.000 title abstract 3
- 238000004088 simulation Methods 0.000 claims abstract description 31
- 238000000605 extraction Methods 0.000 claims abstract description 23
- 238000000034 method Methods 0.000 claims description 19
- 230000007261 regionalization Effects 0.000 abstract 1
- 238000006243 chemical reaction Methods 0.000 description 4
- 238000010586 diagram Methods 0.000 description 2
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- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
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- G01R31/317—Testing of digital circuits
- G01R31/3181—Functional testing
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は論理回路に含まれるＬＳＩのテストパタンを作
成する方式に関し、特に論理回路全体の論理シミュレー
ション結果から対象となるＬＳＩのテストパタンを作成
する方式に関する。
成する方式に関し、特に論理回路全体の論理シミュレー
ション結果から対象となるＬＳＩのテストパタンを作成
する方式に関する。
ＬＳＩの機能等を検査するシステムにおいては、検査対
象となるＬＳＩが正常な状態のときのその入力ピンの状
態値とそれに対応する出力ピンの状態値との組からなる
多数のテストパタンを事前に準備してお（必要がある。
象となるＬＳＩが正常な状態のときのその入力ピンの状
態値とそれに対応する出力ピンの状態値との組からなる
多数のテストパタンを事前に準備してお（必要がある。
このようなＬＳＩのテストパタンの作成方式としては、
従来より各種の方式が知られているが、その１つに、そ
のＬＳＩを含む論理回路の設計終了時等に実施される論
理回路全体の論理シミュレーションの結果から、対象と
なるＬＳＩのテストパタンを作成する方式がある。そし
て、従来、この種のＬＳＩのテストパタン作成方式では
、論理回路中のテストパタン作成対象ＬＳＩの入出力ピ
ンの指定を行った後にシミュレーション人力バタンを人
力して論理回路全体の論理シミュレーションを行い、こ
の論理シミュ【／−シシン過程において、上記指定され
た入出力ピンの状態値の情報をシミュレーション人力バ
タンの１クロツク毎に全クロック分を収集し、それをテ
ストパタンに変換する方式が採用されていた。
従来より各種の方式が知られているが、その１つに、そ
のＬＳＩを含む論理回路の設計終了時等に実施される論
理回路全体の論理シミュレーションの結果から、対象と
なるＬＳＩのテストパタンを作成する方式がある。そし
て、従来、この種のＬＳＩのテストパタン作成方式では
、論理回路中のテストパタン作成対象ＬＳＩの入出力ピ
ンの指定を行った後にシミュレーション人力バタンを人
力して論理回路全体の論理シミュレーションを行い、こ
の論理シミュ【／−シシン過程において、上記指定され
た入出力ピンの状態値の情報をシミュレーション人力バ
タンの１クロツク毎に全クロック分を収集し、それをテ
ストパタンに変換する方式が採用されていた。
［発明が解決しようとする課題］
上述した従来のＬＳＩのテストパタン作成方式は、論理
回路の論理シミュレーション結果を利用して対象となる
ＬＳＩのテストパタンを得ることができるという利点を
持つ。
回路の論理シミュレーション結果を利用して対象となる
ＬＳＩのテストパタンを得ることができるという利点を
持つ。
ところで、論理回路中の個々のＬＳＩに着目すると、論
理回路の稼働中、常時そのＬＳＩが稼働している場合は
少なく、非稼働の状態にある期間も長い。然るに、上述
した従来のＬＳＩのテストパタン作成方式は、対象とな
るＬＳＩの入出力ピンの状態値の情報を、論理回路への
シミュレーション人力バタンの全クロック分について収
集しているために、対象となるＬＳＩが実際に稼働して
いないときの無駄な情報まで収集していることになり、
テストパタンの作成効率上に問題がある。
理回路の稼働中、常時そのＬＳＩが稼働している場合は
少なく、非稼働の状態にある期間も長い。然るに、上述
した従来のＬＳＩのテストパタン作成方式は、対象とな
るＬＳＩの入出力ピンの状態値の情報を、論理回路への
シミュレーション人力バタンの全クロック分について収
集しているために、対象となるＬＳＩが実際に稼働して
いないときの無駄な情報まで収集していることになり、
テストパタンの作成効率上に問題がある。
本発明はこのような従来の問題点を解決したもので、そ
の目的は、テストパタン作成対象ＬＳＩが実際に稼働し
ている間のその入出力ピンの状態値の情報のみを収集し
て効率良くテストパタンの作成を行うことができるＬＳ
Ｉのテストパタン作成方式を提供することにある。
の目的は、テストパタン作成対象ＬＳＩが実際に稼働し
ている間のその入出力ピンの状態値の情報のみを収集し
て効率良くテストパタンの作成を行うことができるＬＳ
Ｉのテストパタン作成方式を提供することにある。
〔課題を解決するための手段）
本発明は上記の目的を達成するために、テストパタン作
成対象となるＬＳＩを含む論理回路の論理シミュレーシ
ョン中に前記ＬＳＩの入出力ピンの状態値の情報を収集
し、この収集した情報に基づいて前記ＬＳＩのテストパ
タンを作成するＬＳＩのテストパタン作成方式において
、前記ＬＳＩの状態値抽出条件を設定する抽出条件設定
手段と、この抽出条件設定手段で設定された条件が成立
する間、前記ＬＳＩの入出力ピンの状態値の情報を前記
論理シミュレーション中に収集する状態値収集手段とを
設け、この状態値収集手段で収集された情報に基づいて
前記ＬＳＩのテストパタンを作成するように構成されて
いる。
成対象となるＬＳＩを含む論理回路の論理シミュレーシ
ョン中に前記ＬＳＩの入出力ピンの状態値の情報を収集
し、この収集した情報に基づいて前記ＬＳＩのテストパ
タンを作成するＬＳＩのテストパタン作成方式において
、前記ＬＳＩの状態値抽出条件を設定する抽出条件設定
手段と、この抽出条件設定手段で設定された条件が成立
する間、前記ＬＳＩの入出力ピンの状態値の情報を前記
論理シミュレーション中に収集する状態値収集手段とを
設け、この状態値収集手段で収集された情報に基づいて
前記ＬＳＩのテストパタンを作成するように構成されて
いる。
Ｃ作用〕
本発明のＬＳＩのテストパタン作成方式においては、論
理シミュレーションの行われる論理回路に含まれるテス
トパタン作成対象ＬＳＩの入出力ピンの状態値を抽出す
る条件を、抽出条件設定手段が設定し、この設定された
条件が成立する間、状態値収集手段がそのＬＳＩの人出
力ピンの状態値の情報を論理シミュレーション中に収集
し、この収集された情報に基づいて前記ＬＳＩのテスト
パタンか作成される。
理シミュレーションの行われる論理回路に含まれるテス
トパタン作成対象ＬＳＩの入出力ピンの状態値を抽出す
る条件を、抽出条件設定手段が設定し、この設定された
条件が成立する間、状態値収集手段がそのＬＳＩの人出
力ピンの状態値の情報を論理シミュレーション中に収集
し、この収集された情報に基づいて前記ＬＳＩのテスト
パタンか作成される。
〔実施例）
次に、本発明の実施例について図面を参照して詳細に説
明する。
明する。
第１図を参照すると、本発明のＬＳＩのテストパタン作
成方式の一実施例は、人出力ピン指定手段３と、抽出条
件設定手段５と、論理シミュレーション手段８と、状態
（直情報収集手段９と、テストパタン変換手段ＩＩとか
ら構成されている。
成方式の一実施例は、人出力ピン指定手段３と、抽出条
件設定手段５と、論理シミュレーション手段８と、状態
（直情報収集手段９と、テストパタン変換手段ＩＩとか
ら構成されている。
論理シミュレーション手段８は、論理回路ｌの構成情報
とシミュレーション人力バタン７とヲ入力し、論理回路
１の全体を、シミュレーション入力バタン７を使って論
理シミュレーションする手段である。ここで、論理回路
１の構成情報には、テストパタン作成対象ＬＳＩ２の構
成情報が含まれており、論理シミュレーション８はその
テストパタン作成対象ＬＳＩ２の論理シミュレーション
も同時に行うことになる。
とシミュレーション人力バタン７とヲ入力し、論理回路
１の全体を、シミュレーション入力バタン７を使って論
理シミュレーションする手段である。ここで、論理回路
１の構成情報には、テストパタン作成対象ＬＳＩ２の構
成情報が含まれており、論理シミュレーション８はその
テストパタン作成対象ＬＳＩ２の論理シミュレーション
も同時に行うことになる。
入出力ピン指定手段３は、論理回路１に含まれているテ
ストパタン作成対象ＬＳＩ２の入出力ピンを指定する為
の手段であり、その指定を含む入出力ピン情報４を状態
値情報収集手段９に与える。
ストパタン作成対象ＬＳＩ２の入出力ピンを指定する為
の手段であり、その指定を含む入出力ピン情報４を状態
値情報収集手段９に与える。
抽出条件設定手段５は、論理回路ｌに含まれているテス
トパタン作成対象ＬＳＩ２の状態値を抽出する条件を設
定する為の手段であり、設定された条件を示す状態値抽
出条件６を状態値情報収集手段９に与える。本発明では
、この抽出条件設定手段５を使って、テストパタン作成
対象ＬＳＩ２が実際に稼働していると判定できる条件を
設定するものである。第２図に状態値抽出条件の設定例
を示す、論理回路１が、テストパタン作成対象■、ＳＩ
２以外に、例えば、ロジックＡ、ロジンクＡからの入力
を保持しテストパタン作成対象ＬＳＩ２の人力ピンＰに
データを入力するレジスタＣ。
トパタン作成対象ＬＳＩ２の状態値を抽出する条件を設
定する為の手段であり、設定された条件を示す状態値抽
出条件６を状態値情報収集手段９に与える。本発明では
、この抽出条件設定手段５を使って、テストパタン作成
対象ＬＳＩ２が実際に稼働していると判定できる条件を
設定するものである。第２図に状態値抽出条件の設定例
を示す、論理回路１が、テストパタン作成対象■、ＳＩ
２以外に、例えば、ロジックＡ、ロジンクＡからの入力
を保持しテストパタン作成対象ＬＳＩ２の人力ピンＰに
データを入力するレジスタＣ。
テストパタン作成対象ＬＳＩ２のチップ・セレクト信号
Ｃ５を保持するレジスタＤ１ およびテストパタン作成
対象ＬＳＩ２の出力を受けるロジックＢを含む場合、レ
ジスタＣまたはレジスタＤのレジスタ値が初期状態と異
なった値を示すとき、テストパタン作成対象ＬＳＩ２は
実際に稼働していると考えられる。そこで、この場合に
は、「レジスタＣまたはレジスタＤのレジスタ値が初期
状態と異なる値であるｊという条件を状態値抽出条件と
して設定すれば、その条件が成立しているときテストパ
タン作成対象ＬＳＩ２が実際に稼動していると判定でき
ることになる。
Ｃ５を保持するレジスタＤ１ およびテストパタン作成
対象ＬＳＩ２の出力を受けるロジックＢを含む場合、レ
ジスタＣまたはレジスタＤのレジスタ値が初期状態と異
なった値を示すとき、テストパタン作成対象ＬＳＩ２は
実際に稼働していると考えられる。そこで、この場合に
は、「レジスタＣまたはレジスタＤのレジスタ値が初期
状態と異なる値であるｊという条件を状態値抽出条件と
して設定すれば、その条件が成立しているときテストパ
タン作成対象ＬＳＩ２が実際に稼動していると判定でき
ることになる。
再び第１図を参照すると、状態値情報収集手段９は、抽
出条件設定手段５で設定された状態値抽出条件６が成立
する間、入出力ピン指定手段３からの入出力ピン情報４
で指定されたテストパタン作成対象ＬＳＩ２の入出力ピ
ンの状態値の情報を、論理シミニレ−ジョン中の論理シ
ミニレ−ジョン手段８から収集し、状態値情報１０とし
て出力する手段である。一般に論理シミュレーション手
段８はシミュレーション入カバタンフの全入カバタンに
ついて論理シミュレーションを繰り返すので、状態値情
報収集手段９もその間継続して条件成立の判定、状態値
情報１０の収集を行うものである。
出条件設定手段５で設定された状態値抽出条件６が成立
する間、入出力ピン指定手段３からの入出力ピン情報４
で指定されたテストパタン作成対象ＬＳＩ２の入出力ピ
ンの状態値の情報を、論理シミニレ−ジョン中の論理シ
ミニレ−ジョン手段８から収集し、状態値情報１０とし
て出力する手段である。一般に論理シミュレーション手
段８はシミュレーション入カバタンフの全入カバタンに
ついて論理シミュレーションを繰り返すので、状態値情
報収集手段９もその間継続して条件成立の判定、状態値
情報１０の収集を行うものである。
テストパタン変換手段１１は、状態値情報収集手段９で
収集された状態値情報ｌＯをテストパタン１２に変換す
る手段である。
収集された状態値情報ｌＯをテストパタン１２に変換す
る手段である。
本実施例は、上述の如く構成されているため、テストパ
タン作成対象ＬＳＩ２の入出力ピンを指定する入出力ピ
ン情報４を入出力ピン指定手段３を使って生成すると共
に、抽出条件設定手段５を使ってテストパタン作成対象
ＬＳ１２が稼働中であることを示す条件を状態値抽出条
件６として設定した後、論理シミュレーション手段８．
状態値情報収集手段９およびテストパタン変換手段１１
を動作させれば、テストパタン作成対象ＬＳＩ２を含む
論理回路１の論理シミュレーションが論理シミュレーシ
ョン手段８で行われ、その過程においてテストパタン作
成対象ＬＳＩ２が稼働状態になると、状態値情報収集手
段９においてテストパタン作成対象ＬＳＩ２の指定され
た入出力ピンの状態値の情報が収集され、この収集され
た情報に基づいてテストパタン変換手段１１でテストパ
タン１２が作成されることになる。
タン作成対象ＬＳＩ２の入出力ピンを指定する入出力ピ
ン情報４を入出力ピン指定手段３を使って生成すると共
に、抽出条件設定手段５を使ってテストパタン作成対象
ＬＳ１２が稼働中であることを示す条件を状態値抽出条
件６として設定した後、論理シミュレーション手段８．
状態値情報収集手段９およびテストパタン変換手段１１
を動作させれば、テストパタン作成対象ＬＳＩ２を含む
論理回路１の論理シミュレーションが論理シミュレーシ
ョン手段８で行われ、その過程においてテストパタン作
成対象ＬＳＩ２が稼働状態になると、状態値情報収集手
段９においてテストパタン作成対象ＬＳＩ２の指定され
た入出力ピンの状態値の情報が収集され、この収集され
た情報に基づいてテストパタン変換手段１１でテストパ
タン１２が作成されることになる。
〔発明の効果〕
以上説明したように、本発明のＬＳＩのテストパタン作
成方式においては、テストパタン作成対象となるＬＳＩ
の入出力ピンの状態値を抽出する条件を設定する抽出条
件設定手段と、この抽出条件設定手段で設定された条件
が成立する間、前記ＬＳＩの人出力ピンの状態値の情報
を論理シミュレーション中に収集する状態値収集手段と
を備えているので、テストパタン作成対象ＬＳＩが実際
に稼働していると判定できる条件を抽出条件として設定
しておくことにより、テストパタン作成対象ＬＳＩが実
際に稼働しているときの存効な情報のみを収集して効率
良くテストパタンを作成することができる効果がある。
成方式においては、テストパタン作成対象となるＬＳＩ
の入出力ピンの状態値を抽出する条件を設定する抽出条
件設定手段と、この抽出条件設定手段で設定された条件
が成立する間、前記ＬＳＩの人出力ピンの状態値の情報
を論理シミュレーション中に収集する状態値収集手段と
を備えているので、テストパタン作成対象ＬＳＩが実際
に稼働していると判定できる条件を抽出条件として設定
しておくことにより、テストパタン作成対象ＬＳＩが実
際に稼働しているときの存効な情報のみを収集して効率
良くテストパタンを作成することができる効果がある。
第１図は本発明の一実施例の構成図および、第２図は抽
出条件の設定例の説明図である。 図において、 ■・・・論理回路 ２・・・テストパタン作成対象ＬＳＩ ３・・・入出力ピン指定手段 ４・・・入出力ピン情報 ５・・・抽出条件設定手段 ６・・・状態値抽出条件 ７・・・シミュレーション入力バタン ８・・・論理シミュレーション手段 ９・・・状態値情報収集手段 １０・・・状態値情報 １１・・・テストパタン変換手段 １２・・・テストパタン
出条件の設定例の説明図である。 図において、 ■・・・論理回路 ２・・・テストパタン作成対象ＬＳＩ ３・・・入出力ピン指定手段 ４・・・入出力ピン情報 ５・・・抽出条件設定手段 ６・・・状態値抽出条件 ７・・・シミュレーション入力バタン ８・・・論理シミュレーション手段 ９・・・状態値情報収集手段 １０・・・状態値情報 １１・・・テストパタン変換手段 １２・・・テストパタン
Claims (1)
- 【特許請求の範囲】 テストパタン作成対象となるＬＳＩを含む論理回路の論
理シミュレーション中に前記ＬＳＩの入出力ピンの状態
値の情報を収集し、該収集した情報に基づいて前記ＬＳ
Ｉのテストパタンを作成するＬＳＩのテストパタン作成
方式において、前記ＬＳＩの状態値抽出条件を設定する
抽出条件設定手段と、 該抽出条件設定手段で設定された条件が成立する間、前
記ＬＳＩの入出力ピンの状態値の情報を前記論理シミュ
レーション中に収集する状態値収集手段とを設け、 該状態値収集手段で収集された情報に基づいて前記ＬＳ
Ｉのテストパタンを作成することを特徴とするＬＳＩの
テストパタン作成方式。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1296756A JPH03158779A (ja) | 1989-11-15 | 1989-11-15 | Ｌｓｉのテストパタン作成方式 |
| US08/404,126 US5465383A (en) | 1989-11-15 | 1995-03-14 | System for forming test patterns for large scale integrated circuits |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1296756A JPH03158779A (ja) | 1989-11-15 | 1989-11-15 | Ｌｓｉのテストパタン作成方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03158779A true JPH03158779A (ja) | 1991-07-08 |
Family
ID=17837711
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1296756A Pending JPH03158779A (ja) | 1989-11-15 | 1989-11-15 | Ｌｓｉのテストパタン作成方式 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5465383A (ja) |
| JP (1) | JPH03158779A (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3212423B2 (ja) * | 1993-09-30 | 2001-09-25 | 富士通株式会社 | テストパターン作成装置 |
| JP3063706B2 (ja) * | 1997-09-30 | 2000-07-12 | 日本電気株式会社 | 故障診断装置及びプログラムを記録した機械読み取り可能な記録媒体 |
| JPH11202028A (ja) * | 1998-01-14 | 1999-07-30 | Mitsubishi Electric Corp | Ｉｃテスタ |
Family Cites Families (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4097797A (en) * | 1974-10-17 | 1978-06-27 | Burroughs Corporation | Apparatus for testing electrical circuit units such as printed circuit cards |
| US4313200A (en) * | 1978-08-28 | 1982-01-26 | Takeda Riken Kogyo Kabushikikaisha | Logic test system permitting test pattern changes without dummy cycles |
| US4590581A (en) * | 1983-05-09 | 1986-05-20 | Valid Logic Systems, Inc. | Method and apparatus for modeling systems of complex circuits |
| US4656632A (en) * | 1983-11-25 | 1987-04-07 | Giordano Associates, Inc. | System for automatic testing of circuits and systems |
| US4759021A (en) * | 1985-01-31 | 1988-07-19 | Hitachi, Ltd. | Test pattern generator |
| JPH0746127B2 (ja) * | 1986-05-20 | 1995-05-17 | 三菱電機株式会社 | 半導体試験装置 |
| US5126966A (en) * | 1986-06-25 | 1992-06-30 | Ikos Systems, Inc. | High speed logic simulation system with stimulus engine using independent event channels selectively driven by independent stimulus programs |
| EP0255118B1 (en) * | 1986-07-30 | 1999-06-09 | Hitachi, Ltd. | Pattern generator |
| US4817093A (en) * | 1987-06-18 | 1989-03-28 | International Business Machines Corporation | Method of partitioning, testing and diagnosing a VLSI multichip package and associated structure |
| GB8805120D0 (en) * | 1988-03-03 | 1988-03-30 | Hewlett Packard Co | Testing digital circuits |
| US5095483A (en) * | 1989-04-28 | 1992-03-10 | International Business Machines Corporation | Signature analysis in physical modeling |
| US5068812A (en) * | 1989-07-18 | 1991-11-26 | Vlsi Technology, Inc. | Event-controlled LCC stimulation |
-
1989
- 1989-11-15 JP JP1296756A patent/JPH03158779A/ja active Pending
-
1995
- 1995-03-14 US US08/404,126 patent/US5465383A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US5465383A (en) | 1995-11-07 |
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