JPS63120380A - フイルタ回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ この発明はデータ画像処理分野において用いられる２次
元フィルタ回路の新規な構成に関する。

［従来の技術］ 画像処理の分野ではフィルタ操作と呼ばれる処理が多く
使用される。このフィルタ操作は、画面内である特定の
特徴ををする形状などを抽出したり、画面内の明暗が急
激に変化する境界部分を抽出したりするために用いられ
る。以下、最も一般的な例としてマツチドフィルタをと
りあげ、フィルタ操作について説明する。

画像処理の分野における“マツチドフィルタ法２は画面
内に散在する特定の強度分布と形状とを持つ物体領域を
抽出するために広く用いられている手法である。

第６Ａ図ないし第６Ｃ図は一般的な画像のデジタル処理
のプロセスを示す図である。以下、まず一般的な画像の
デジタル処理のプロセスについて説明する。

まずたとえば顕微鏡を通してテレビカメラより被測定物
である赤血球の拡大像や金属表面粒子の拡大像が得られ
る（第６Ａ図）。これらの被測定物例に対して最も多く
適用される画像処理の目的は、その粒子等の数を計数す
ることである。粒子数の計数という煩雑な作業は従来、
熟練した作業者により行なわれてきているが、近年画像
処理技術が発展するに伴って自動化されつつある。これ
らの処理は次のように行なわれている。まず、テレビカ
メラから得られるアナログ映像信号をＡＤ（アナログ−
デジタル）変換器を用いてデジタル化する。これは第６
Ｂ図に示されるように、画面をたとえば２５６×２５６
個の升目に細分化し、それぞれの升（これは通常画素と
呼ばれる）にその画像信号の強度値をデジタルデータと
して割り振ることに対応する。このとき、画面の細分化
が大きいほど、すなわち画素数が多いほど画像の分解能
は良い。一般的には２５６Ｘ２５　Ｂ、５１２×５１２
などの画素数が用いられる。続いて画像の明度について
成るしきい値を設定し、それぞれの画素がそのしきい値
よりも大きいか小さいかを判定し、その大小に応じて１
”、“０”の信号に置換える（第６Ｃ図）。これを画像
の２値化と呼ぶ。この後、２値化された画面データのう
ちの１”の画素数を数える。この方法は画面内での計数
すべき物体の明度が背景明度（図の斜線部）よりも明る
い（または暗い）という性質を利用している。゛しかし
ながら、被測定物体の明度は必ずしも一定のしきい値に
よって分離できるほど落ち着いた値をとらない。たとえ
ば照明の微妙な違いによっても物体の明度は大きく変化
する。またさらには、異形状の混入物が同一画面内に存
在することも多い。そのため成る特定の形状で成る特定
の明度分布を有する物体の映像のみを強調し分離する方
法として″マツチドフィルタ法”と呼ばれる手法が多く
用いられている。

第７Ａ図および第７Ｂ図はマツチドフィルタ法を説明す
るための図である。以下、第７Ａ図および第７Ｂ図を参
照してマツチドフィルタ法について説明する。

第７Ａ図に示されるように、テレビカメラにより得られ
た画像情報は既にデジタル化され、画素単位に成る明度
値を持ったデータとなっている。

このデジタル化された画像１に対し第７Ｂ図に示すよう
なＮｘＮ　（Ｎは奇数とする）の画素からなるフィルタ
２を作用させる。このフィルタ２には、抽出したい物体
の形状が明度パターンとして予め表現されている。今、
フィルタ２の中に表現界れる１行１列の位置明度値をＦ
（１，Ｊ）、元の画像１のｊ行ｉ列の位置の画素データ
をｄ（ｆ、ｊ）と表現する。フィルタ２を画像１に作用
させる方法は以下のようなものである。すなわち、フィ
ルタ２を画面１の成る位置に当てて互いに重なり合う画
像１の画素データｄとフィルタ２の画素データＦとの掛
算を重なり合うＮＸＮ個の画素のすべてに対して行ない
、これらの掛算結果をすべて加え合わせてフィルタ２を
当てている領域の中心データとする。その後フィ・ルタ
を１列分ずらしながら（第７Ａ図の矢印方向）同一の操
作を繰返していく。この操作を数式で表わすと次式とな
る。

この操作を行なった後の画面は、そのフィルタの２の画
素データパターンＦ　（１，Ｊ）にマツチングする形状
を有する画像領域のみが強調される。

第８図はマツチドフィルタを適用した具体的な一例を示
す図である。

テレビカメラを通して得られた画面上には抽出したい物
体Ｉとこの物体ｌに類似した形状を有する類似物体■と
が現われている（第８図ａ）。このテレビ画面」二の画
像をデジタル化するとそのＸ方向に沿って物体Ｉ、■の
明度パターンに対応した明度分布が得られる（第８図ｂ
）。この第８図（ｂ）に示されるデジタル化された明度
分布に対し、抽出したい物体工の形状および明度分布を
予め求めた明度パターン（模擬パターン）を有するフィ
ルタ（第８図（Ｃ））を作用させると、抽出したい物体
ｌの有する明度パターンのみが強調される明度分布が得
られる（第８図（ｄ））。このフィルタにより強調され
た明度分布を成るしきい値で大小比較することにより抽
出したい物体ｌのみを抽出した画像の２値化を行なうこ
とができる。

以上、フィルタ操作の概念を「マツチドフィルタ」操作
を一例として説明したが、この他の代表的なフィルタ操
作としては均一化処理や、ラプラシアンフィルタと呼ば
れる境界線抽出処理などがある。これらのフィルタは第
８図（ｅ）に示したようなフィルタの係数値および大き
さを適宜変更することにより実現される。均一化処理用
フィルタの一例を第９図に、ラプラシアンフィルタの一
例を第１０図にそれぞれ示す。これらのフィルタ処理の
手法はマツチドフィルタについて説明したものと同様で
ある。

［発明が解決しようとする問題点］ 上述のフィルタリングの操作の実施方法としては、（１
）コンピュータを用いた方法、（２）専用のＩＣを用い
て回路を構成してフィルタリングを行なう方法とが従来
からある。

上述の方法のうちコンピュータを用いて行なう方法は、
デジタル化した画像データをすべてフレームメモリと呼
ばれるメモリに一旦蓄えた後、式（１）にて表現される
計算をプログラムにて行なう方法であり、フィルタ画素
の明度パターン形状やフィルタリング以後の操作などを
プログラムの変更により簡単に選択することができると
いう汎用性がある。しかしながらこの方法においては、
処理速度はコンピュータの能力に依存しており、一般に
遅い。

第１１図は専用ＩＣを用いてフィルタリング操作を行な
う際に用いられるＩＣの構成を示すブロック図である。

第１１図において、専用のＩＣは、フィルタからの画素
データＦＤと画像からの画素データＩＤとを受けて掛算
する掛算器５と、掛算器５出力とレジスタ７からの総和
値とを加え合わせてレジスタ７へ与える加算器６と、加
算器６からの総和出力を受けて記憶する記憶するレジス
タ７とから構成される。この専用ＩＣの構成においては
、まず最初に画像からの画素データＩＤとそれに対応す
るフィルタからの画素データＦＤとが掛算器５へ与えら
れ、そこで掛は合わされた後、加算器６へ与えられる。

加算器６は、掛算器５からの出力とレジスタ７からの１
回前までの総和値とを受けて加算してレジスタ７へ与え
る。レジスタ７は加算器６からの総和値を受けて記憶す
る。

この操作がフィルタの画素数であるＮＸＮ回繰返された
後、レジスタ７から積和出力Ｄｏｕｔが出力され、これ
により画像のフィルタリングが行なわれる。

この専用ＩＣを用いて回路を構成してフィルタリングを
行なう方法は、画像のフィルタリングの操作をコンピュ
ータより分離し、さらに処理速度を上げようと意図する
ものである。一般に市販されている画像処理装置はこの
方式を用いている。

しかしながら、この方式もＮＸＮ回の演算が終了するま
でデータをレジスタ７に蓄え続ける方式であるために、
−ｑフレームメモリに画面上の画像データを蓄える方式
をとらざるを得ず、テレビ画像のデータと同じ速度での
処理（ｉ／３０秒で１画面の処理）という速度には至ら
ない。

以上のように従来のフィルタリングの方法においては、
テレビ画面を実時間で処理する速度を得ることができな
い。しかしながら近年オートメーション設備の高速化に
伴ってフィルタ処理をメモリを介挿することなく実時間
で処理することの要求が高まりつつある。

それゆえ、この発明の目的は上述の従来のフィルタ回路
におけるフィルタリングの操作の問題点を除去し、メモ
リを介挿することなく、テレビ画面と同一速度でデータ
処理を行なうことのできるフィルタ回路を提供すること
である。

［問題点を解決するための手段］ この発明に係るフィルタ回路は、テレビ画面の画像信号
から時系列的に抽出された画素データを、互いに縦続接
続され、各々が１行ｑ列の画素データに対するフィルタ
リングを行なうｐ個の基本フィルタ回路を用いてｐ行ｑ
列のフィルタの定数パターンに基づいたフィルタリング
操作を行なうように構成される。基本フィルタ回路の各
々は、与えられた画素データを画面１行分（１水平走査
期間）に相当する時間遅延させて次段の基本フィルタ回
路へ出力する第１の遅延手段と、各々が与えられた画素
データを受け、フィルタの定数パターンの対応する定数
倍して出力する互いに並列に接続されるｑ個の掛算器と
、ｑ個の掛算器の各々に対して設けられ、加算器と第２
の遅延手段とからなる互いに直列に接続されるｑ個の絹
とを備え、各加算器は対応する掛算器出力と前段の回路
からの出力とを受けて加算して同一組の第２の遅延手段
へ出力し、第２の遅延手段は同一組の加算器出力を受は
画面の１列に相当する時間（１サンプリング時間）遅延
させ、次の組の加算器へ出力するように構成される。

［作用］ 各基本フィルタ回路は時系列的に与えられる１行ｑ列の
画素データに対するフィルタリング操作を行ない、隣接
する基本フィルタ回路が隣接する行の同一列の画素デー
タのフィルタリングを行なうので、この基本フィルタ回
路を９個縦続接続することによりｐ行ｑ列の画素データ
に対するフィルタリング操作をメモリを介挿することな
く高速（画像サンプリング速度と同一の速度）で行なう
ことが可能となる。

［発明の実施例］ 今、第２Ａ図に示されるようなｍＸｍ　（ｍ行用列）の
画面データに対し第２Ｂ図に示されるような３Ｘ３　（
３行３列）のフィルタ操作を行なう場合を一例として説
明する。ここで第２Ｂ図に示されるフィルタの定数パタ
ーンＦ１〜Ｆ９は、このフィルタを“マツチドフィルタ
′として使用する場合には、抽出したい物体の形状およ
び明度パターンに応じて、またその他のフィルタとして
用いる場合には所定の定数として予め設定されている。

第１図はこの発明の一実施例であるフィルタの構成を示
すブロック図である。この第１図に示されるフィルタの
構成はｍ行用列の画素からなる画面データに３Ｘ３　（
３行３列）のフィルタ操作を行なうためのものである。

第１図において、この発明の一実施例であるフィルタは
、互いに縦続接続され、各々が１行３列の画素データ列
に対するフィルタ操作を行なう基本フィルタ回路１００
ａ、１００ｂおよび１００Ｃから構成される。基本フィ
ルタ回路１００ａは第１行目の画素データ列に対するフ
ィルタ処理を行ない、基本フィルタ回路１００ｂは第２
行目の画素データ列に対するフィルタ処理を行ない、基
本フィルタ回路１００ｃは第３行目の画素データ列に対
するフィルタ処理を行なう。

第１行目の基本フィルタ回路１００ａは、与えられた画
素データを、それぞれフィルタの第１行目の子め定めら
れた定数列Ｆｌ、Ｆ２およびＦ３との掛算を行なって出
力する掛算器２０ａ、２１ａおよび２２ａと、掛算器２
０ａ出力と接地端子出力（情報“０″）との加算を行な
・って出力する加算器３０ａと、加算器３０ａ出力を受
けて１りロック期間遅延させて出力する遅延回路４０ａ
と、遅延回路４０ａ出力と掛算器２１ａ出力とを受けて
加算を行なって出力する加算器３１ａと、加算器３１ａ
出力を受けて１クロック期間遅延させて出力する遅延回
路４１ａと、遅延回路４１ａ出力と掛算器２２ａ出力と
を受けて加算を行なって出力する加算器３２ａと、加算
器３２ａ出力を受けて１クロック期間遅延させて出力す
る遅延回路４２ａとから構成される。ここで１クロック
期間ｄは、各回路の動作タイミングを与えるクロック信
号の周期であり、各回路は同一の周期を有するクロック
信号により同期して駆動される。この１クロック期間ｄ
遅延させることにより画素データが１列遅延されること
になる。

第２行目の基本フィルタ回路１００ｂは第１行目の基本
フィルタ回路１００ａと同様の構成を有し、与えられた
画素データを（ｍ−３）ｄ期間遅延させて第１行目の基
本フィルタ回路１００ａへ伝達させる遅延回路１０ｂと
、与えられた画素データをそれぞれフィルタの第２の定
数パターンＦ４、Ｆ５およびＦ６との掛算を行なって出
力する掛算器２０ｂ、２１ｂおよび２２１）と、掛算器
２０ｂ、２１ｂおよび２２ｂのそれぞれに対応して設け
られる、加算器３０ｂおよび１ｄ遅延回路４０ｂと、加
算器３１ｂおよび１ｄ遅延回路４１ｂと、加算器３１ｃ
および１ｄ遅延回路４０ｂから構成される。

第３行目の基本フィルタ回路１００ｃは、時系列的に与
えられる画素データを受け、（ｍ−３）ｄ遅延させて基
本フィルタ回路１００ｂへ出力する遅延回路１０ｃと、
時系列的に与えられる画素データＤｉｎを受け、それぞ
れフィルタの３行目の定数列Ｆ７．Ｆ８およびＦ９との
掛算を行なって出力する掛算器２０ｃ、２１ｅおよび２
２ｅと、掛算器２０ｃ、２１ｃおよび２２ｅのそれぞれ
に対応して設けられる加算器３０ｅおよび１ｄ遅延回路
４０ｃと、加算器３１ｃおよび１ｄ遅延回路４１Ｃと、
加算器３２ｅおよび１ｄ遅延回路４２Ｃとから構成され
る。加算器３０ｅ５，３１ｃおよび３２ｅおよび遅延回
路４０ｅ、４１ｅおよび４２Ｃは互いに交互に直列に接
続され、１ｄの遅延回路４２ｃより３行３列のフィルタ
処理の結果Ｄｏｕｔを出力する。１ｄ遅延回路４０ａ、
４１ａ。

４２ａ、４０ｂ、４１ｂ、４２ｂ、４０ｃ、４１ｃ、４
２ｃに対しては通常のレジスタが用いられ、それ以上の
遅延時間を有する遅延回路にはシフトレジスタが使用さ
れる。

第３図はテレビカメラから得られる画像信号を時系列的
に画素データに抽出するプロセスを示す図である。第３
図に示されるように、テレビカメラから得られる画像信
号（アナログ信号）そのものは時系列であり、１水平走
査期間Ｈごとに同期（水平）信号が挿入されている（第
３図（ａ））ので、この水平同期信号をタイミング信号
として１水平走査期間Ｈをｍ個に分割するように予め定
められたサンプリング周波数でサンプリングした後高速
ＡＤ変換すれば、第３図（ｂ）に示されるようなデジタ
ルデータが時系列的に得られる。このようにして得られ
た時系列デジタル画素データを第４図に示されるような
１列の画素データとしてマツチドフィルタの入力データ
Ｄｉｎとして利用する。このように、テレビカメラから
得られるアナログ画像信号を高速ＡＤ変換することによ
り１列の時系列データとして画面データが得られるため
余分なメモリは全く必要としない。

第２Ａ図および第２Ｂ図に示されるように画面データの
フィルタ操作においてフィルタ操作後に得られるべきデ
ータ列は１行目には ＡＪＩ　＋ＱＪ２＋０３Ｆ３十０．ｙｎ＋ｒＦ４＋（Ｉ
ｎｔｚｆ　左ｆ　Ｃ２ｍ＋３１：ｌ　＋　（Ａｘｒ＊＋
ｔ　７ｍ７　ｔＱｘｍ＋ｘ　７”５’　＋Ｑｘｔｎ＋３
脣　−−−−（２）２行目に対しては ４ｚＦ７−ｒ’Ｑｓ’Ｆ２＋ＱｔｔＦ３ｉｒｓ＋２７：
１１−寸ａｓｓ＋３Ｔ’ｒ＋　ＱＩＩｌ＋＋７−．４　
＋　１２藷＋：ｚ　Ｆ　７　＋　Ｄｘｐｎ＋３７”　Ｓ
＋ρ枢ｆ’％　７”７−−−−（３）そして最後には （ａ（ｓ−ｚ）　＃１１−２　Ｆ　ｌ　＋　Ｑ（ｒｓ−
ｘ＞ｍ−ｔ　Ｆ２　＋　Ａ（＃−ｚ）　ｒｎ　Ｆ　３↑
　久（横−Ｉ）準−２Ｆ仝すα（端−Ｑ轡−１戸り十山
、−７．□Ｔ乙士０＝−−−，Ｆ７すｎ−−−ｔ７Ｊす
へ絢岸！タ　　　　−−−−−（４）である。今、ｄを
フィルタの各回路を駆動するクロック信号の周期とし第
４図に示される時系列画素データに対する３行３列のフ
ィルタ操作を行なう場合の動作について説明する。第１
図に示されるフィルタの回路入力Ｄｉｎには第４図に示
される１列の時系列画素データが１クロツク期間ｄごと
に１画素データずつ与えられる。今、フィルタに画素デ
ータａ１が最初に入力された後時間２（ｍ−３）ｄ経過
後の動作について考えてみる。

時刻ｔ−２Ｃｍ−３）ｄにおいては、時刻を一〇におい
て与えられた画素データａ１が遅延回路１０ｂより第１
行目の基本フィルタ回路１００ａへ与えられる。この画
素データａ１はすぐに掛算器２０ａ、２１ａ、２２ａで
それぞれＦｌ、　　Ｆ２およびＦ３と掛算される。今必
要なのは画素データａ１とフィルタの定数Ｆ１との掛算
値すなわち掛算器２０ａ出力のみであるので、画素デー
タａ１とフィルタの定数Ｆ１との積ａ１・Ｆｌとの積の
流れのみを問題とする。この掛算器２０ａの出力は加算
器３０ａへ与えられた後遅延回路４０ａに格納される。

時刻ｔ　−（２（ｍ−３）　＋１１　　ｄ・のときに、
遅延回路１０ｂより画素データａ２がフィルタ回路１０
０ａへ与えられ、掛算器２１ａでａ２・Ｆ２の積がとら
れ加算器３１ａの一方入力へ与えられる。このとき加算
器３１．２の他方入力には遅延回路４０ａからのａｌ・
Ｆｌの値が与えられるので、遅延回路４１ａには掛算器
２１ａ出力と遅延回路４０ａ出力すなわちａ　１．　Ｆ
　１　＋　ａ　２　Ｆ　２のデータが与えられ、１クロ
ツク期間ｄの間そこで格納される。

時刻ｔ　−（２Ｃｍ−３）　＋２１　ａのときに、遅延
回路１０ｂより画素データａ３が基本フィルタ回路１０
０ａへ与えられる。画素データａ３は掛算器２２ａへ与
えられ、そこでフィルタの定数Ｆ３との積がとられ加算
器３２ａへ与えられる。加算器３２ａは遅延回路４１ａ
出力と掛算器２２ａ出力との加算を行なって遅延回路４
２ａへ与える。

したがってこのとき遅延回路４２ａにはａｌＦ１＋ａ２
Ｆ２＋ａ３Ｆ３が与えられる。

時刻ｔ−２（ｍ−３）　＋３１　ｄにおいては、第２行
目の基本フィルタ回路１００ｂに遅延回路１０Ｃより次
の行の画素データａ、？１第１が与えられる。

この画素データａヶ、は掛算器２０ｂで定数Ｆ４との掛
算がとられ加算回路３０ｂへ与えられる。

加算器３０ｂは掛算器２０ｂ出力と遅延回路４２ａ出力
との加算を行なうので、加算器３０ｂ出力は、ａｌＦ１
＋ａ２Ｆ２＋ａ３Ｆ３＋ａ、、、Ｆ４となり、この値が
遅延回路４０ｂへ与えられる。同様の動作を続けること
により、第１図のマツチドフィルタの加算器と遅延回路
からなる出力データラインを、演算されたデータが１ク
ロツクごとに図の右側へ進んでいき、各加算器により次
に加え合わされるべき画素データとフィルタの定数との
積の項が加えられていく。遅延回路１０ｂ、１０Ｃによ
り行なわれる（ｍ−３）ｄの遅延が常に正しい積和演算
が行なわれてゆくように画素データ列を１行ずつずらす
働きを行なっている。

画素データａ１が入力データＤｉｎとして入力されてか
らｉ２　（ｍ−３）＋９）ｄ時間経過後に、上式（２）
で表わされる出力データＤｏｕｔが得られる。その後は
１クロツクｄごとにフィルタを１列ずつずらして積和演
算を行なった結果が順次得られることになる。このとき
、式（２）で表わされるデータが得られるまでの時刻に
おいては不必要なデータが与えられるため、この不必要
なデータと必要なデータとの区別するためには、たとえ
ば図示しないが最初の画素データａ１が入力されたとき
からのクロック数をカウントし、（２（ｍ−３）＋９１
ｄ時間後に現われたデータを出力するカウンタ手段を設
けておけば容易に不必要なデータと必要なデータとの区
別を行なうことができる。

また−Ｆ述のカウンタ手段に代えて最初の画素データａ
１と同期した指示ビットを発生して画素データａ１が受
ける遅延時間と同一の遅延時間だけ遅延させる遅延回路
を別に設け、この別に設けた遅延回路から画素データａ
１と同期して発生された指示ビットが与えられたときに
マツチドフィルタから出力されたデータを順次出力する
ように構成しても同様の効果を得ることができる。

上述のフィルタの回路構成の最大の特徴は、テレビカメ
ラからの画像信号（ビデオ信号）をそのままＡＤ変換し
た時系列データを入力し、クロック信号に従って積和演
算結果が得られることであり、このクロック信号として
ＡＤ変換する際のサンプリング周波数と同一周波数を有
するクロックを用いれば完全なフィルタリングの実時間
処理が可能となる。また、各基本フィルタ回路１００　
ａ。

１００ｂ、１００ｃは同一の回路構成となっており、実
用に供する場合には、１種類の回路基板を複数個製作し
、これを縦続接続するだけでよい。

近年のＩＣ化（集積化）技術の発展により、基本のフィ
ルタ回路をＬＳＩ化することは可能であり、その場合に
は３個のＬＳＩで構成することができ、コンパクトな構
成にすることが可能となる。

また上述の説明では３行３列のフィルタ操作を例にとっ
て述べてきたが、ＮＸＮ　（Ｎ行Ｎ列）のフィルタ操作
についても簡単に拡張することができる。すなわち、そ
の場合には、基本フィルタ回路をＮ個縦続接続し、各基
本フィルタ回路の内部構成においては、各演算器（掛算
器、加算器、および１ｄ遅延回路）がＮ個に増加される
ことになる。この場合出力データのラインにおける遅延
時間がＮｄになるために、画素データを１行分遅延させ
るための遅延回路１０ｂ、１０ｃの遅延時間は（ｍ−Ｎ
）ｄとなる。

第５図はこの発明に従うフィルタ回路の具体的構成の一
例を示す詳細ブロック図である。第５図においては７行
７列のフィルタリング操作が可能となる回路の構成を示
し、第５図に示される基本フィルタ回路において１行７
列のフィルタ操作が可能となり、７行７列のフィルタ操
作のためには第５図に示される回路を７個縦続接続する
ことにより実現される。

第５図の基本フィルタ回路において、与えられた画素デ
ータを１行分遅延させるための遅延回路は、クロック信
号ＣＬＫＩに応答して動作し、与えられたデータを１ク
ロック期間遅延させて出力するレジスタＲ１と、クロッ
ク信号ＣＬＫ３に応答して動作し、与えられたデータを
１クロック期間遅延させて出力するレジスタＲ２と、ク
ロックＣＬＫ３に応答して動作するシフトレジスタ群１
０′とから構成される。シフトレジスタ群１０′は、ク
ロック信号ＣＬＫ３に応答して所定期間遅延させて出力
するシフトレジスタＳＲＩ、ＳＲ２゜ＳＲ３およびＳＲ
４と、クロック信号ＣＬＫ３に応答し動作し与えられた
データを１クロック期間遅延させて出力する遅延レジス
タＲ３，Ｒ４およびＲ５とから構成される。ここで入力
データを約１行分に相当する時間遅延させて出力するた
めの遅延回路１０′にはシフトレジスタが組合わせて用
いられているが、１クロツタ期間の遅延回路がクロック
信号の整合などのために第１図に示される構成に比べて
多く設けられていためにシフトレジスタはＭ−７段とは
なっていない。なお、上述の構成において画素データと
して画面を５１２行５１２列の画素すなわちＭ−５１２
の場合に適用する基本フィルタ回路を想定しているため
、各シフトレジスタＳＲＩ〜ＳＲ４の遅延時間は１２５
ｄ　（ｄはクロック信号ＣＬＫ３の周期）に想定されて
いる。このシフトレジスタ群り０′出力はバッファＢ３
を介して画素データＯＤとして次段の隣接する基本フィ
ルタ回路へ与えられる。

画素データとフィルタの定数との掛算を行なうための掛
算器は、プログラム可能な読出専用メモリ　（ＰＲＯＭ
）Ｐｉ、Ｐ２．Ｐ３．Ｐ４と、各ＦＲＯＭ出力を受けて
１クロック期間遅延させるデータレジスタＤＲＩ、ＤＲ
２，ＤＲ３およびＤＲ４から構成される。各ＦＲＯＭＰ
Ｉ〜Ｐ４はそれぞれ画素データをそのアドレス信号とし
て受け、その画素データ（すなわちアドレス）と予め定
められたフィルタの定数との掛算の結果がそのアドレス
のデータとなるように各ＰＲＯＭＰ　１〜Ｐ４に記憶さ
れている。データレジスタＤＲＩの出力は加算器Ｓ１お
よびＳ７へ与えられ、データレジスタＤＲ２の出力は加
算器Ｓ２およびＳ６へ与えられ、データレジスタＤＲ３
の出力は加算器Ｓ３およびＳ５へ与えられ、データレジ
スタＤＲ４出力を加算器Ｓ４へ与えられる。

掛算器からの出力を加え合わせていくための加算器と遅
延回路の組は、加算器８２〜Ｓ７と遅延器Ｄ１〜Ｄ８と
から構成される。遅延回路Ｄ１〜Ｄ８はクロック信号Ｃ
Ｌ　Ｋ　２に同期して動作し、与えられたデータを１ク
ロック期間遅延させて出力する。上述の構成において、
画素データは８ビツトで表現され、積和演算結果は１６
ビツトで表現される構成となっている。

第５図の構成においては、さらに１ビツトの信号が画素
データと同じ遅延時間を経験するような回路が設けられ
る。すなわち画素データの先頭ビットを指示するための
先頭指示データラインが設けられている。先頭指示ビッ
トＩＦＤを次段の基本フィルタ回路へ伝達するための遅
延経路は、クロック信号ＣＬＫＩに同期して動作するフ
リップフロップ５０ａと、クロック信号ＣＬＫ３に同期
して動作するフリップフロップ５０ｂと、クロック信号
ＣＬＫ３に同期して動作するシフトレジスタＳＲ５と、
クロック信号ＣＬＫ３に同期して動作するフリップフロ
ップ５０ｅ、５０ｄ、５０ｅとから構成される。このフ
リップフロップ５０８〜５０ｅとシフトレジスタＳＲ５
の直列接続された経路により、先頭指示ビット画素デー
タの１行分に相当する遅延時間が与えられる。この経路
を経た先頭指示ビットはバッファＢ２を介して出力ビッ
１−ＯＰＤとして次段の基本フィルタ回路へ与えられる
。次段からの先頭指示ピッ）Ｉｃｌｅｐは、クロック信
号ＣＬＫ２に同期して動作するフリップフロップ５０ｆ
、５０ｇ、５０ｈ、５０ｔ。

５０　Ｊ−５０ｋ、５０１＋　　５０ｍを介してバッフ
ァＢ６へ与えられた後、出刃先頭指示ビット０ｅｌａｐ
として出力される。これにより、出力データライン上の
画素データが経験する遅延時間と同一の遅延時間を先頭
指示ピッ）Ｉｅｌｃｐが経験することができる。この基
本フィルタ回路が第１行目の基本フィルタ回路として用
いられる場合には、１行分の画素データの遅延時間を経
験する必要はないので、フリップフロップ５０ｂ出力を
受けるためのクロック信号ＣＬＫ３に同期して動作する
フリップフロップ５０ｎが設けられ、フリップフロップ
５０ｎ出力はスイッチＳＷの一方端子へ与えられる。切
換スイッチＳＷの他方端子には遅延フリップフロップ５
０ｆ出力が与えられ、その回路構成に応じて切換スイッ
チＳＷの端子が切替えられ、そのいずれかの出力がフリ
ップフロップ５０ｇへ与えられる構成となっている。こ
れにより先頭指示ビット■ｐｄは画素データが受ける遅
延時間と同一の遅延時間を経験することができる。した
がって、画素データの先頭ビットと同時に１パルスを先
頭指示ビットＩＰＤとして入力すれば、フィルタリング
処理後の最初の画素データが最終段の基本フィルタ回路
から出力されるときに同時に出力されてくるため、フィ
ルタリング処理後の出力データの出現するタイミングを
クロック信号の計数により求める必要がなく、容易に必
要とされる画素データ列の先頭の位置を判定することが
可能となる。

この先頭指示ビットの発生の方法としては、たとえば画
面の垂直同期信号の後に与えられるサンプリングパルス
に同期してパルスを発生させるようにすれば容易に先頭
画素データの先頭ビットと同期して発生させることが可
能となる。

ここでクロック信号ＣＬＫＩは入力クロック信号ＩＣＬ
ＫをインバータＩＮＤを介したクロック信号であり、ク
ロック信号ＣＬＫ２は入力クロック信号ＩＣＬにをバッ
ファＰ１を介したクロック信号であり、クロック信号Ｃ
ＬＫ３は入力クロック信号ＩＣＬにのバッファＢ１を介
したまたはバッファＢ５．Ｂ６を介した信号である。ク
ロック信号ＣＬＫ３はバッファＢ４を介して次段の基本
フィルタ回路の入力信号０ＣＬＫとして伝達される。し
たがって、各回路は互いに同期した動作を行なうことが
できる。この人力クロック信号ｌｃ、にとしては、画面
の画像データから画素データが時系列的に与えられるの
で、この画素データＤｉｎが与えられるごとにクロック
信号を同時に入力させて各回路の動作状態を変化させる
構成とするため、通常、画像信号をデジタル変換する際
のサンプリング周波数と同一の周波数を有するクロック
信号が用いられる。もちろんこのクロック信号は高速Ａ
Ｄ変換器のザンプリング動作と同期して発生される必要
がある。たとえば、ビデオからの画像信号を５１２行５
１２列の画素に分割する場合、そのサンプリング周波数
は１２．５ＭＨｚとなる。したがって入力クロック信号
ＩＣＬＫ　も１２．５ＭＨｚの周波数となる。このとき
基本フィルタ回路に含まれるすべての回路は１２．５Ｍ
Ｈｚのクロック周波数で動作するように高速なＩＣで構
成される。

［発明の効果〕 以上のようにこの発明によれば、画素データを１行分に
相当する時間遅延させるための第１の遅延回路と、デー
タを１列に相当する期間（１クロック期間）遅延させる
ための第２の遅延回路と、画素データとフィルタの定数
との掛算を行なう掛算器と、掛算器出力と遅延型出力と
を加算する加算器とを巧妙に組合わせて基本フィルタ回
路を構成し、この基本フィルタ回路を縦続接続すること
によりフィルタを構成し、画像信号（ビデオ信号）をＡ
Ｄ変換して得られる時系列画素データを入力し、この画
素データがフィルタを一巡することによりフィルタリン
グ処理の結果が得られる回路構成となっているので、フ
レームメモリを必要とせず、フィルタリングの実時間処
理が可能となる。

また、このフィルタの回路構成においては、同一の基本
フィルタ回路を繰返１７て縦続接続１７ているだけであ
るので、その製作および：ＪｙＪｔｌｌｆ等が容易であ
り、かつ各回路構成も簡易なものであり、ＬＳＩ化にも
適した回路構成となっている。

またこの発明によるフィルタの構成はフィルタリング操
作を実時間で行なうことができるため、各種の画像処理
装置、特に同一形状の物体を抽出しその個数や面積を計
数するといった処理の自動化に有効であり、たとえば血
液その他の体液の顕微鏡による検査工程や細胞培養検査
工程や金属表面の粒度検査等の各種検査工程の自動化に
は特に有効である。

【図面の簡単な説明】

第１図はこの発明の一実施例であるフィルタの構成を示
すブロック図である。第２Ａ図は第１図に示されるフィ
ルタが適用される画面の構成を示す図でありｍ行用列の
画素データに分割した状態を示す図である。第２Ｂ図は
第１図に示されるフィルタが適用されるフィルタの構成
を示す図であり、３行３列のフィルタの構成を示す図で
ある。 第３図は画像信号を時系列的に抽出するためのプロセス
を示す図である。第４図は第２Ａ図に示される画面をＡ
Ｄ変換して時系列的に１列の画素データ列に変換したと
きに得られる画素データ列の配置を示す図である。第５
図はこの発明によるフィルタの具体的構成の一例を示す
図である。第６Ａ図ないし第６Ｃ図は画面」二の画像の
２値化のプロセスを示す図である。第７Ａ図および第７
Ｂ図は２値化された画像のマツチドフィルタリングの手
法を示す図である。第８図はマツチドフィルタ法を用い
た画像の処理の具体的な例を示す図である。第９図は均
一化処理フィルタの構成の一例を示す図である。第１０
図はラプラシアンフィルタの構成の一例を示す図である
。第１１図は従来のフィルタ法に用いられる専用ＩＣの
構成を示す図である。 図において、１０ｂ、１０ｅ、１０は画素データを１行
分遅延させるための遅延、回路、２０ａ。 ２１ａ、　　２２ａ、　　２０ｂ、　　２１ｂ、　　２
２ｂ、　　２０ｅ、２１ｃおよび２２ｃは掛算器、３０
ａ、３１ａ、　　３２ａ、　　３０ｂ、　　３１ｂ、　
　３１ｅ、　　３０ｃ。 ３１ｃ、３２ｅは足算器、４０　ａ、　　４１　ａ、　
　４２ａ、　　４０ｂ、　　４１ｂ、　　４２ｂ、　　
４０ｃ、　　４１ｃ。 ４２ｃは１りｏ　ツク遅延回路、１００ａ、１００ｂ、
１００ｃは基本フィルタ回路、Ｐｉ、Ｐ２゜Ｐ３．Ｐ４
はＰＲＯＭ、ＤＲＩ、ＤＲ２，ＤＲ３゜ＤＲ４はデータ
レジスタ、ＤＩ、Ｄ２．Ｄ３．Ｄ４、Ｄ５．ＤＢ、Ｄ？
、Ｄ８は１クロツク遅延用のレジスタ、ＳＲＩ、ＳＲ２
，ＳＲ３，ＳＲ４゜ＳＲ５はシフトレジスタ、Ｒ１，Ｒ
２，Ｒ３，Ｒ４、Ｒ５は１クロツク遅延用のレジスタ、
５０ａ〜５０＋ｕは１クロツク遅延用のフリップフロッ
プである。 なお、図中、同一符号は同一または相当部分を示す。 萬フＡ図 第２８図 第６Ａ図 第６Ｂ図 第６Ｃ図 第７Ａ図 第７８０ 第８０

Claims (3)

【特許請求の範囲】
1. （１）ｍ行ｎ列（ｍ、ｍは自然数）のマトリクス状に配
   列された画素からなる画面から前記画面に含まれる被測
   定対象物の画像情報を予め定められたｐ行ｑ列（ｐ、ｑ
   はそれぞれｐ＜ｍ、ｑ＜ｎの自然数）の定数パターンに
   基づいてデジタル的に処理する画像処理用のフィルタ回
   路であって、前記画像から画素データを時系列的に抽出
   して出力する時系列出力手段と、 互いに縦続接続され、各々が１行ｑ列の画素データに対
   して前記定数パターンに基づいて抽出操作を行なうｐ個
   の基本フィルタ回路とを備え、前記基本フィルタ回路の
   各々は、 与えられた画素データを前記画像の１行に相当する時間
   遅延させて次段の基本フィルタ回路へ与える第１の遅延
   手段と、 各々が与えられた画素データと前記定数パターンの対応
   する定数とを掛算して出力するｑ個の互いに並列に設け
   られる掛算器と、 前記掛算器の各々に対応して設けられる、加算器と前記
   加算器出力を受ける第２の遅延手段とからなるｑ個の組
   とを備え、前記ｑ個の組は互いに直列に接続され、前記
   ｑ個の加算器の各々は対応する掛算器出力と前段の回路
   からの出力との和をとって同一組の第２の遅延手段へ出
   力し、かつ前記第２の遅延手段は同一組の加算器出力を
   受けて前記画像の１列に相当する時間遅延させて次の組
   の加算器へ与える、フィルタ回路。
2. （２）前記掛算器の各々は、与えられる画素データをそ
   のアドレス入力とし、前記アドレスの各々に対して前記
   定数パターンの対応する定数と前記画素データとの積が
   記憶されるプログラマブル読出専用メモリで構成される
   、特許請求の範囲第１項記載のフィルタ回路。
3. （３）前記時系列出力手段からの１行の画素データの最
   初のビット位置を示す先頭指示ビットを発生する手段と
   、 前記先頭指示ビット発生手段の先頭指示ビットを受けて
   前記先頭の画素データが受ける遅延時間と同一の時間遅
   延させる第３の遅延手段をさらに備える、特許請求の範
   囲第１項または第２項に記載のフィルタ回路。